TWI505466B - 用於進階互補式金屬氧化物半導體之單層摻雜物嵌入應力源 - Google Patents

用於進階互補式金屬氧化物半導體之單層摻雜物嵌入應力源 Download PDF

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Description

用於進階互補式金屬氧化物半導體之單層摻雜物嵌入應力源
本發明係關於一種半導體結構及一種製造該半導體結構之方法。更特定言之，本發明係關於一種用於n通道場效電晶體(nFET)及/或p通道場效電晶體(pFET)之嵌入應力源元件，該嵌入應力源元件提供低電阻，同時能夠阻止摻雜物向外擴散。本發明亦提供一種製造包括該嵌入應力源元件之半導體結構的方法。
已廣泛使用半導體器件基板內之機械應力來調整諸如驅動電流之器件效能。舉例而言，在常見的矽技術中，電晶體之通道係沿著矽的{110}平面定向。在此配置中，當通道在膜方向上受壓縮應力及/或在垂直於通道之方向上受拉伸應力時，電洞遷移性得以增強，而當矽膜在膜方向上受拉伸應力及/或在垂直於通道之方向上受壓縮應力時，電子遷移性得以增強。因此，可在p通道場效電晶體(pFET)及/或n通道場效電晶體(nFET)之通道區域中有利地產生壓縮及/或拉伸應力以增強此類器件之效能。
一種用於產生所要的受應力之矽通道區域之可能方法為在互補金屬氧化物半導體(CMOS)器件之源極及汲極區域內形成嵌入SiGe或Si:C應力源(亦即，應力井)以在位於該源極區域與該汲極區域之間的通道區域中誘發壓縮或拉伸應變。舉例而言，已證明，藉由在源極與汲極區域中使用嵌入SiGe應力源，可在p通道矽電晶體中顯著增強電洞遷移性。對於n通道矽電晶體，亦已證明，藉由使用選擇性Si:C(其中C係可取代的)，可增強電子遷移性。
當前最佳狀態之CMOS技術依靠藉由高溫加工步驟(最常見的是在嵌入磊晶及各種離子植入步驟之後)將源極及汲極摻雜物活化及向內擴散至通道之周邊中。通常，在足夠的摻雜物活化與來自經高度摻雜的源極及汲極區域之最小化的擴散之間得到一權衡以形成活性接面。大多數情況下，該權衡的結果是使電晶體效能降級的高電阻接面。
本發明提供一種用於nFET及/或pFET之嵌入應力源元件，其中該嵌入應力源元件具有低電阻且減輕摻雜物之向外擴散(out diffusion)。因而可使用本發明之嵌入應力源元件來定製及定位一FET內之摻雜物。在本發明之一些實施例中，藉由在該嵌入應力源元件的頂上形成一半導體罩來提供一低接觸電阻FET結構。本發明之嵌入應力源元件在該嵌入應力源元件之一上層內包括被稱為原子層摻雜物(ALDo)的摻雜物之一單層，摻雜物之該單層與該FET之源極及汲極擴展區域直接接觸。
在本發明之一實施例中，提供一種半導體結構，該半導體結構包括位於一半導體基板的一上表面上之至少一FET閘極堆疊。該半導體結構之該至少一FET閘極堆疊包括位於該半導體基板內該至少一FET閘極堆疊的佔據區處之一源極擴展區域及一汲極擴展區域。一器件通道亦存在於該源極擴展區域與該汲極擴展區域之間且存在於該至少一閘極堆疊下方。該結構進一步包括位於該至少一FET閘極堆疊之相對側上且位於該半導體基板內之嵌入應力源元件。該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的一晶格常數且在該器件通道中賦予一應變；及一第二磊晶摻雜半導體材料之一上層，該上層位於該下層的頂上。與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有較低的摻雜物含量。該結構進一步包括位於該等嵌入應力源元件中之每一者之該上層內的摻雜物之至少一單層。摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸以提供較低的擴展電阻。
在本發明之另一實施例中，提供一種CMOS結構，該CMOS結構包括位於一半導體基板的一上表面上之至少一pFET閘極堆疊及至少一nFET閘極堆疊。該至少一pFET閘極堆疊及該至少一nFET閘極堆疊中之每一者包括位於該半導體基板內該至少一pFET閘極堆疊及該至少一nFET閘極堆疊兩者的佔據區處之一源極擴展區域及一汲極擴展區域。該結構進一步包括位於該源極擴展區域與該汲極擴展區域之間且位於該等閘極堆疊中之每一者下方的一器件通道。pFET嵌入應力源元件位於該至少一pFET閘極堆疊之相對側上且位於該半導體基板內，且nFET嵌入應力源元件位於該至少一nFET閘極堆疊之相對側上且位於該半導體基板內。該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的晶格常數且在該器件通道中賦予一應變；及一第二磊晶摻雜半導體材料之一上層，該上層位於該下層的頂上。在所揭示之該結構中，與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有較低的摻雜物含量。該結構進一步包括位於該等嵌入應力源元件中之每一者之該上層內的摻雜物之至少一單層。摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸。
本發明亦提供一種製造上文所提及之結構之方法。該方法包括：在一半導體基板之一上表面上形成至少一FET閘極堆疊；在該半導體基板內該至少一FET閘極堆疊的佔據區處形成一源極擴展區域及一汲極擴展區域；在該至少一FET閘極堆疊之相對側上且在該半導體基板內形成凹入區域；及大體上在該等凹入區域內形成嵌入應力源元件，其中該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的晶格常數且在該器件通道中賦予一應變；一第二磊晶摻雜半導體材料之一上層，該上層位於該下層的頂上，其中與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有較低的摻雜物含量；及位於該上層內之摻雜物之至少一單層，摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸以降低源極及汲極電阻。
在以下描述中，闡述諸如特定結構、組件、材料、尺寸、加工步驟及技術之眾多特定細節以提供對本發明之一些態樣的理解。然而，一般熟習此項技術者應瞭解，可在無此等特定細節的情況下實踐本發明。在其他例子中，未詳細描述熟知結構或加工步驟以避免混淆本發明。
應理解，當將一作為層、區域或基板之元件稱為在另一元件「上」或「之上」時，該元件可直接在另一元件上或亦可存在介入元件。相比之下，當將一元件稱為「直接」在另一元件「上」或「之上」時，不存在任何介入元件。亦應理解，當將一元件稱為「連接」或「耦接」至另一元件時，該元件可直接連接或耦接至另一元件或可存在介入元件。相比之下，當將一元件稱為「直接連接」或「直接耦接」至另一元件時，不存在任何介入元件。
現將藉由參考以下論述及伴隨本申請案之圖式來更詳細描述本發明之實施例。為達成說明性目的而提供本申請案之圖式(本文中，在下文更詳細參考該等圖式)，且因而該等圖式並非按比例繪製。
首先參考圖1，其說明可在本發明之一實施例中使用之初始結構10。初始結構10包括半導體基板12，該半導體基板12包括至少一FET器件區域14。可將一第二器件區域(圖中未展示)形成至在圖1中所展示的該至少一FET器件區域14之周邊。半導體基板12亦可包括至少一隔離區域(未具體展示)。初始結構10進一步包括位於半導體基板12的至少一器件區域14之上表面上的至少一FET閘極堆疊18。在圖式中，為達成說明性目的，僅展示單一FET閘極堆疊。
在本發明中使用之至少一FET閘極堆疊18可包括至少一pFET閘極堆疊、至少一nFET閘極堆疊或位於半導體基板12的不同器件區域上之至少一pFET閘極堆疊及至少一nFET閘極堆疊之組合。當使用nFET閘極堆疊及pFET閘極堆疊之組合時，隔離區域通常存在於包括不同極性器件的器件區域之間。
至少一FET閘極堆疊18(通常經圖案化)包括(自底部至頂部)閘極介電質20、閘極電極22及選用之閘極電極罩24；本文中亦可將閘極電極罩24稱作介電質罩。至少一間隔物26(可將其稱作內間隔物)通常位於存在於初始結構10中的FET閘極堆疊中之每一者的側壁上。在一些實施例中，不存在任何間隔物26。
可藉由習知方法來形成在圖1中所展示的初始結構10，且初始結構10包括為熟習此項技術者所熟知之材料。舉例而言，初始結構10之半導體基板12可由包括(但不限於)以下各者之任何半導體材料組成：Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP及所有其他III/V族或II/VI族化合物半導體。半導體基板12之半導體材料具有取決於所使用的半導體材料之類型之晶格常數。半導體基板12亦可包含有機半導體或分層半導體，諸如Si/SiGe、絕緣體上覆矽(SOI)、絕緣體上覆SiGe(SGOI)或絕緣體上覆鍺(GOI)。在本發明之一實施例中，半導體基板12包括SOI基板，在該SOI基板中，諸如Si之頂部及底部半導體材料層由諸如內埋氧化物之內埋介電質間隔開。在本發明之較佳實施例中，半導體基板12由塊狀矽或絕緣體上覆矽組成。半導體基板12可經摻雜、未經摻雜或在其中含有經摻雜及未經摻雜的區域。半導體基板12可包括單一晶體定向，或半導體基板12可包括具有不同晶體定向的至少兩個共面之表面區域(此項技術中將後一種基板稱為混合式基板)。當使用混合式基板時，通常在{100}晶體表面上形成nFET，而通常在{110}晶體平面上形成pFET。可藉由此項技術中熟知之技術來形成混合式基板。舉例而言，參見共同擁有的美國專利第7,329,923號、美國公開案第2005/0116290號(日期為2005年6月2日)及美國專利第7,023,055號，其中每一者之全部內容以引用的方式併入本文中。
通常將至少一隔離區域(未具體展示)形成至半導體基板12中以在半導體基板12內形成器件區域。至少一隔離區域可為溝槽隔離區域或場氧化物隔離區域。利用為熟習此項技術者所熟知之習知溝槽隔離製程來形成溝槽隔離區域。舉例而言，可使用微影術、蝕刻及用溝槽介電質填充溝槽來形成溝槽隔離區域。視情況，可在溝槽填充之前在溝槽中形成襯裡，可在溝槽填充之後執行壓緊步驟，且平坦化製程亦可接在溝槽填充之後。可藉由執行濕式蝕刻製程(諸如用含氫氟酸之溶液進行蝕刻)來調整溝槽隔離區域之高度。可利用所謂的局部矽氧化製程來形成場氧化物。
各種器件區域可經摻雜(例如，藉由離子植入製程)以在不同器件區域內形成井區域。為清晰起見，在本申請案之圖式中未具體展示井區域。pFET器件之井區域通常包括n型摻雜物，且nFET器件之井區域通常包括p型摻雜物。相同導電類型器件之井區域的摻雜物濃度可能相同或不同。類似地，不同導電類型之井區域的摻雜物濃度可能相同或不同。
在加工半導體基板12之後，利用為熟習此項技術者所熟知之任何習知製程來形成至少一FET閘極堆疊18。在nFET及pFET閘極堆疊均存在之實施例中，可在形成第二極性FET閘極(未用作第一極性FET閘極堆疊之pFET抑或nFET)堆疊之前、期間或之後形成第一極性FET閘極堆疊(nFET抑或pFET)。據觀察，儘管圖1以及圖2至圖5展示單一FET器件區域14及單一FET閘極堆疊之存在，但亦可在一個以上器件區域存在時及/或在不同數目個FET閘極堆疊18的情況下實踐本發明。當一個以上閘極堆疊存在時，不同閘極堆疊可具有相同或不同的閘極介電質及/或閘極電極材料。利用阻隔遮罩來阻止一種類型之材料形成於一區域中，同時在不包括該阻隔遮罩的另一區域中形成該材料，可獲得不同的閘極介電質及閘極電極材料。當提供一個以上閘極堆疊時，可使用該等閘極堆疊來形成相同或不同導電類型之FET。
在一實施例中，藉由沈積各種材料層、後續接著藉由經由微影術及蝕刻來圖案化所沈積之材料層而形成至少一FET閘極堆疊18。在本發明之另一實施例中，藉由包括使用虛設閘極材料之替換閘極製程來形成至少一FET閘極堆疊18。
不論使用哪種技術來形成至少一FET閘極堆疊18，至少一FET閘極堆疊18均包括(自底部至頂部)閘極介電質20、閘極電極22及選用之閘極電極罩24。
閘極介電質20包括任何閘極絕緣材料，諸如氧化物、氮化物、氮氧化物或上述各者之多層堆疊。在本發明之一實施例中，閘極介電質20為半導體氧化物、半導體氮化物或半導體氮氧化物。在本發明之另一實施例中，閘極介電質20包括介電金屬氧化物，介電金屬氧化物具有大於氧化矽的介電常數(例如，3.9)之介電常數。通常，所使用之閘極介電質20具有大於4.0之介電常數，其中大於8.0之介電常數較為典型。本文中將此類介電材料稱作高k介電質。例示性高k介電質包括(但不限於)HfO2 、ZrO2 、La2 O3 、Al2 O3 、TiO2 、SrTiO3 、LaAlO3 、Y2 O3 、HfOx Ny 、ZrOx Ny 、La2 Ox Ny 、Al2 Ox Ny 、TiOx Ny 、SrTiOx Ny 、LaAlOx Ny 、Y2 Ox Ny 、上述各者之矽酸鹽及上述各者之合金。亦可使用此等高k材料之多層堆疊作為閘極介電質20。每一x值獨立地為0.5至3，且每一y值獨立地為0至2。
閘極介電質20之厚度可取決於用以形成閘極介電質20之技術而變化。通常，閘極介電質20具有1 nm至10 nm之厚度，其中2 nm至5 nm之厚度較為典型。當使用高k閘極介電質作為閘極介電質20時，該高k閘極介電質可具有約為1 nm或小於1 nm之有效氧化物厚度。
可藉由此項技術中熟知之方法來形成閘極介電質20。在本發明之一實施例中，可藉由諸如以下各者之沈積製程來形成閘極介電質20：化學氣相沈積(CVD)、物理氣相沈積(PVD)、分子束沈積(MBD)、脈衝式雷射沈積(PLD)、液體源霧化化學沈積(LSMCD)及原子層沈積(ALD)。或者，可藉由熱製程(諸如熱氧化及/或熱氮化)來形成閘極介電質20。
閘極電極22包含任何導電材料，包括(但不限於)：多晶矽、多晶矽鍺、元素金屬(例如，鎢、鈦、鉭、鋁、鎳、釕、鈀及鉑)、至少一元素金屬之合金、元素金屬氮化物(例如，氮化鎢、氮化鋁及氮化鈦)、元素金屬矽化物(例如，矽化鎢、矽化鎳及矽化鈦)及上述各者之多層組合。在一實施例中，閘極電極22由nFET金屬閘極組成。在另一實施例中，閘極電極22由pFET金屬閘極組成。在又一實施例中，閘極電極22由多晶矽組成。可單獨使用多晶矽閘極，或結合諸如金屬閘極電極材料及/或金屬矽化物閘極電極材料之另一導電材料而使用多晶矽閘極。
可利用習知沈積製程來形成閘極電極22，習知沈積製程包括(例如)化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PECVD)、蒸鍍、物理氣相沈積(PVD)、濺鍍、化學溶液沈積、原子層沈積(ALD)及其他類似沈積製程。當使用含Si材料作為閘極電極22時，藉由利用原位摻雜沈積製程，抑或藉由利用沈積，後續接著將適宜雜質引入至含Si材料中之步驟(諸如離子植入或氣相摻雜)，可用適宜雜質來摻雜含Si材料。在形成金屬矽化物時，使用習知矽化製程。
所沈積之閘極電極22通常具有10 nm至100 nm之厚度，其中20 nm至50 nm之厚度更為典型。
在本發明之一些實施例中，可在閘極電極22頂部形成選用之閘極電極罩24。選用之閘極電極罩24包括介電氧化物、氮化物、氮氧化物或上述各者之任何組合(包括多層堆疊)。在一實施例中，選用之介電電極罩24由氮化矽組成。當選用之閘極電極罩24存在時，利用為熟習此項技術者所熟知之習知沈積製程(例如，包括(舉例而言)CVD及PECVD)來形成選用之閘極電極罩24。或者，可藉由熱製程(諸如熱氧化及/或熱氮化)來形成選用之閘極電極罩24。選用之閘極電極罩24之厚度可取決於所使用之實際罩材料以及用於形成選用之閘極電極罩24之製程而變化。通常，選用之閘極電極罩24具有5 nm至200 nm之厚度，其中10 nm至50 nm之厚度較為典型。通常在閘極電極22由諸如多晶矽之含Si材料組成時使用選用之閘極電極罩24。
圖1中所展示之初始結構10亦可包括至少一間隔物26，該至少一間隔物26之基底位於半導體基板12之上表面上。至少一間隔物26之一邊緣位於至少一FET閘極堆疊18之一側壁上。至少一間隔物26包括諸如氧化物、氮化物、氮氧化物或上述各者之任何組合之任何介電材料。通常(但未必總是如此)，至少一間隔物26由不同於選用之閘極電極罩24之材料組成。在一實施例中，至少一間隔物26由氧化矽或氮化矽組成。在另一實施例中，至少一間隔物26包括一薄的內間隔物及一較寬的(相對於該內間隔物)外間隔物。在一此類實施例中，薄的內間隔物可由氧化矽組成，而較寬的外間隔物可由氮化矽組成。
可利用為熟習此項技術者所熟知之製程來形成至少一間隔物26。舉例而言，可藉由沈積間隔物材料，後續接著蝕刻來形成至少一間隔物26。至少一間隔物26在其基底處量測得之寬度通常為2 nm至50 nm，其中在其基底處量測得之5 nm至15 nm之寬度較為典型。
圖1中所展示之初始結構10進一步包括位於半導體基板12內該等FET閘極堆疊中之每一者的佔據區處之擴展區域28。在圖1中，標記為28的該等區域中之一區域為源極擴展區域，而標記為28的另一區域為汲極擴展區域。可利用為熟習此項技術者所熟知之擴展離子植入製程將擴展區域28形成至半導體基板12中。至少一FET閘極堆疊18及(若存在)至少一間隔物26在FET器件區域14中的擴展離子植入製程期間充當植入遮罩。
在植入擴展區域28之後，可使用退火來活化擴展區域28。可在離子植入步驟後的任何時間執行之退火通常係在大於800℃之溫度下執行，其中大於850℃之溫度較為典型。可利用任何習知退火製程來執行退火。可使用的退火之實例包括(例如)快速熱退火、爐管退火、雷射退火、微波退火或彼等技術之組合。退火之持續時間(亦即，退火時間)可取決於所利用之實際退火製程以及退火之溫度而變化。通常，執行退火達一時間段，該時間段為10分鐘或少於10分鐘。通常在惰性氣體環境(諸如氦氣、氮氣及/或氬氣)中執行退火。在一些實施例中，可利用合成氣體(氫氣及氮氣之混合物)來執行退火。
據觀察，半導體基板12之位於至少一FET閘極堆疊18下方之部分為器件通道40，該部分由擴展區域28界定。
在本發明之一些實施例中，執行在初始結構10之半導體基板12內形成選用之環形區域(圖中未展示)之選用之環形植入(halo implant)。可利用為熟習此項技術者所熟知之任何習知環形植入(諸如成角度的環形離子植入)來執行選用之環形植入。在選用之環形植入之後，通常在1350℃或低於1350℃之溫度下執行選用之環形活化退火。在一實施例中，選用之環形活化退火可包括雷射退火或快速熱退火。
參看圖2，展示在半導體基板12內至少一FET閘極堆疊18的佔據區處形成凹入區域30之後的圖1之結構。如在圖2中所展示，凹入區域30形成於FET閘極堆疊之相對側上；可將凹入區域30中之一者稱作源極溝槽，而可將另一凹入區域稱作汲極溝槽。利用為熟習此項技術者熟知之蝕刻技術來形成凹入區域30(例如，溝槽)。至少一FET閘極堆疊18及(若存在)至少一間隔物26在蝕刻製程期間充當蝕刻遮罩。蝕刻製程選擇性地移除半導體基板12之未受至少一FET閘極堆疊18及(若存在)至少一間隔物26保護的曝露部分。自基板12之頂部表面至凹入區域30之底部量測得的凹入區域30中之每一者之深度通常為20 nm至150 nm，其中30 nm至70 nm較為典型。
可用於形成凹入區域30中之每一者的蝕刻包括濕式蝕刻、乾式蝕刻或濕式與乾式蝕刻之組合。在一實施例中，使用各向異性蝕刻來形成凹入區域30中之每一者。在另一實施例中，使用各向同性蝕刻來形成凹入區域30中之每一者。在又一實施例中，可使用各向異性蝕刻與各向同性蝕刻之組合來形成凹入區域30中之每一者。當使用乾式蝕刻來形成凹入區域30中之每一者時，乾式蝕刻可包括反應性離子蝕刻(RIE)、電漿蝕刻、離子束蝕刻及雷射切除中之一者。當使用濕式蝕刻來形成凹入區域30中之每一者時，濕式蝕刻包括選擇性地蝕刻半導體基板12之曝露的FET器件區域14之任何化學蝕刻劑，諸如氫氧化銨。在一些實施例中，可使用結晶蝕刻製程來形成凹入區域30中之每一者。
在圖2中所說明之實施例中，該蝕刻在半導體基板12內提供具有大體上筆直的側壁32之凹入區域30。大體上筆直的側壁32可具有某種斜度。
在一替代實施例(圖中未展示)中，可形成具有琢面凹入區域之結構。可利用乾式蝕刻製程，後續接著橫向濕式蝕刻製程，來形成該替代結構。橫向濕式蝕刻製程可包括(例如)氫氧化銨。
參看圖3，展示在凹入區域30中之每一者內形成嵌入應力源元件34之後的圖2之結構。嵌入應力源元件34中之每一者包括第一磊晶摻雜半導體材料之下層36及第二磊晶摻雜半導體材料之上層38。所形成的嵌入應力源元件中之每一者的至少上層38在其中包括n型或p型摻雜物之至少一單層42，該至少一單層42與FET閘極堆疊18的源極/汲極擴展區域28中之一者的一邊緣部分直接接觸。在本發明之一些實施例中，嵌入應力源元件34中之每一者的下層36亦可在其中包括n型或p型摻雜物之至少一單層。在本申請案之圖式中未展示此特定實施例。
如上文所陳述，嵌入應力源元件34中之每一者的下層36由第一磊晶摻雜半導體材料組成。第一磊晶摻雜半導體材料具有不同於半導體基板12的晶格常數之晶格常數，且因此，第一磊晶摻雜半導體材料能夠增強在器件通道40中的電子遷移性。在本發明之一實施例中，且在半導體基板12由矽組成時及在pFET閘極堆疊存在時，第一磊晶摻雜半導體材料之下層36由SiGe或SiGe:C組成。在本發明之另一實施例中，且在半導體基板12由矽組成時及在nFET閘極堆疊存在時，第一磊晶摻雜半導體材料之下層36由碳化矽(Si:C)組成。
在下層36內之摻雜物可為用於pFET閘極堆疊之p型摻雜物或用於nFET閘極堆疊之n型摻雜物。術語「p型摻雜物」表示來自元素週期表之IIIA族的原子，包括(例如)B、Al、Ga及/或In。在此等IIIA族元素中，且在本發明之一實施例中，使用B。術語「n型摻雜物」表示來自元素週期表之VA族的原子，包括(例如)P、As及/或Sb。在此等VA族元素中，且在本發明之一實施例中，使用P。注意，術語IIIB及VA係來自元素週期表之CAS版本。
不論在下層36內之摻雜物為哪種類型，存在於第一磊晶摻雜半導體材料之下層36中的摻雜物均在5E19個原子/立方厘米至1E21個原子/立方厘米之範圍中，其中1E20個原子/立方厘米至7E20個原子/立方厘米之摻雜物濃度較為典型。
第一磊晶摻雜半導體材料之下層36填充凹入區域30中之每一者的下部分且可向上延伸至(但不超過)擴展區域28之下表面。
利用為熟習此項技術者所熟知之任何原位摻雜磊晶生長製程將嵌入應力源元件34中之每一者的下層36形成至凹入區域30中。磊晶生長確保第一磊晶半導體材料之下層36為結晶的，且具有與半導體基板12的形成有下層36之表面之結晶結構相同的結晶結構。原位摻雜磊晶生長製程通常使用前驅體氣體混合物，該混合物中存在摻雜物原子。用來形成第一磊晶摻雜半導體材料之下層36之前驅體的類型為熟習此項技術者所熟知。
在下層36之上表面上而且在半導體基板12之不包括下層36之任何曝露側壁上形成嵌入應力源元件34中之每一者的上層38。嵌入應力源元件34中之每一者的上層38包括第二磊晶摻雜半導體材料，第二磊晶摻雜半導體材料可包括與下層36相同或不同(較佳相同)之磊晶半導體材料。每一嵌入應力源元件34之上層38通常具有與下層36相同之晶格常數。在第二磊晶摻雜半導體材料內之摻雜物與第一磊晶摻雜半導體材料之摻雜物為相同導電類型之摻雜物。然而，在第二磊晶摻雜半導體材料內之摻雜物含量大於在第一磊晶半導體材料內之摻雜物含量。因為與第二磊晶摻雜半導體材料之上層38相比，第一磊晶摻雜半導體材料之下層36具有較低的摻雜物含量，所以下層36能夠阻止摻雜物自上層38向外擴散。嵌入應力源元件34之上層38可具有為5E21個原子/立方厘米至3E22個原子/立方厘米之摻雜物濃度，其中8E19個原子/立方厘米至4E20個原子/立方厘米之摻雜物濃度較為典型。
上層38可部分地或完全地填充凹入區域30中之每一者的其餘部分。在一實施例中且如所展示，上層38與半導體基板12之上表面大體上共面。在另一實施例中(圖中未展示)，上層38具有位於半導體基板12的上表面之下的頂部表面。在又一實施例中(圖中亦未展示)，上層38可在半導體基板12之上表面的頂上延伸。
可藉由習知磊晶生長製程來形成嵌入應力源元件34中之每一者的上層38，習知磊晶生長製程包括上文關於下層36的第一磊晶半導體材料所提及之原位摻雜保形磊晶製程。任何已知之前驅體可用於形成上層38。在本發明之一些實施例中，嵌入應力源元件34中之每一者的上層及下層可在不破壞在此等層之形成之間的真空之情況下得以形成。在其他實施例中，藉由破壞在每一磊晶生長步驟之間的真空來形成嵌入應力源元件34中之每一者的上層及下層。
如上文所提及，嵌入應力源元件34中之每一者的至少上層38包括位於(亦即，嵌入於)其中之摻雜物(n型或p型)之至少一單層42，該至少一單層42連接至FET閘極堆疊18的源極/汲極擴展區域28中之至少一者。在本發明之一些實施例中，嵌入應力源元件34中之每一者的下層36亦可在其中包括n型或p型摻雜物之至少一單層。在本申請案之圖式中未展示此特定實施例。在至少一單層42內之摻雜物匹配在第一及第二磊晶摻雜半導體材料內之摻雜物。因而，舉例而言，當第一及第二磊晶摻雜半導體材料包括p型時，則單層42亦包括p型。類似地，當第一及第二磊晶摻雜半導體材料包括n型時，則單層42亦包括n型。
藉由中斷至少第二磊晶摻雜半導體材料之生長及在此之後利用快速熱化學氣相沈積(RTCVD)來沈積單層42，形成僅包括摻雜物原子的單層42。單層42為厚度為大致為0.5 nm至3 nm之薄層；亦可使用其他厚度。一旦形成單層42，第二磊晶摻雜半導體材料之生長就可繼續。可使用相同程序在下層內形成多個單層。強調可在第一及第二磊晶摻雜材料中之每一者內形成摻雜物之多個單層42，只要該等單層中之至少一者與擴展區域28中之至少一者的一邊緣直接接觸即可。
據觀察，在製造CMOS器件時，可將一種類型之嵌入應力源元件形成至pFET器件區域中，而可將另一種類型之嵌入應力源元件形成至nFET器件區域中。藉由遵循上文提及之用於在器件區域(pFET或nFET器件區域)中之一者中形成一種類型的嵌入應力源元件之程序，而在另一器件區域上利用一阻隔遮罩，可達成此操作。可移除該阻隔遮罩且可在包括該一種類型的嵌入應力源元件之器件區域的頂上形成一第二阻隔遮罩。可接著重複上文之程序以在不受該第二阻隔遮罩保護的器件區域內形成另一種類型之嵌入應力源元件。
因而強調本發明提供用於nFET之嵌入應力源元件及/或用於pFET之嵌入應力源元件。
現在參看圖4，展示在進一步CMOS加工之後的圖3之結構，進一步CMOS加工包括形成另一間隔物44(本文中可將其稱作相對於間隔物26之一外間隔物)及形成一源極區域及汲極區域(在本申請案之圖式中未具體展示)。本文中將該源極區域及該汲極區域統稱為源極/汲極區域。源極/汲極區域通常形成於嵌入應力源元件中之每一者的上層38內。在本發明之一些實施例中且在形成另一間隔物44之前，可自該結構移除選用之閘極電極罩24。可利用蝕刻劑來執行選用之閘極電極罩24之移除，該蝕刻劑相對於至少一間隔物26、底層閘極電極22及嵌入應力源元件的上層38之上表面而選擇性地移除閘極電極罩材料。此類蝕刻劑之實例包括(但不限於)反應性離子蝕刻。
利用與用來形成至少一間隔物26的製程相同或不同之製程來形成間隔物44。間隔物44可由與至少一間隔物26相同或不同之介電材料組成。在一實施例中，間隔物44由與至少一間隔物26相比而言不同之介電材料組成。在一實施例中，間隔物44為定義矽化物接近度之間隔物。可藉由習知矽化物製程及蝕刻來形成間隔物44。
在一些實施例中且在形成間隔物44之前，可移除至少一間隔物26且將間隔物42形成為與至少一FET閘極堆疊18之側壁直接接觸。在所說明之實施例中，間隔物44之一橫向邊緣與至少一間隔物26之一側壁直接接觸。
在形成間隔物44之後，將源極/汲極區域形成至嵌入應力源元件中之每一者的至少上層38中。利用源極/汲極離子植入製程(後續接著退火)來形成源極/汲極區域。間隔物44充當離子植入遮罩。
現參看圖5，說明在上層38的最上表面之頂上形成半導體罩50之後的圖4之結構。半導體罩50包括具有與半導體基板12的晶格常數相同之晶格常數的半導體材料。因而，且在本發明之一實施例中，半導體罩50及半導體基板12均由Si組成。利用非摻雜式磊晶生長製程來形成半導體罩50。
現在可執行進一步CMOS加工，其包括形成金屬半導體合金觸點(圖中未展示)。利用能夠在半導體材料之頂上形成金屬半導體合金之任何製程來形成金屬半導體合金觸點。在本發明之一實施例中，利用矽化物製程來形成金屬半導體合金觸點。矽化物製程可與另一間隔物44之外邊緣自對準。矽化物製程包括形成一金屬，該金屬能夠在與半導體材料反應時形成金屬半導體合金。用來形成金屬半導體合金觸點區域之金屬可包括(但不限於)鉭、鈦、鎢、釕、鈷、鎳或彼等材料之任何合適組合。可在該金屬的頂上形成諸如氮化鈦或氮化鉭之擴散障壁。執行退火，其導致在金屬與底層半導體材料之間的反應，從而形成金屬半導體合金區域。通常，在至少250℃或250℃以上之溫度下執行退火。可使用單一退火步驟或多個退火步驟。在執行退火之後移除任何未反應的金屬及選用之擴散障壁。在一些實施例中，當選用之閘極電極罩24被移除且閘極電極22由含Si材料組成時，可直接在閘極電極22的頂上形成金屬半導體合金觸點。
現在參看圖6，圖6說明可利用上文提及的基本加工步驟來形成之CMOS結構100。具體言之，圖6中所說明之CMOS結構100包括位於半導體基板12的上表面上之至少一pFET閘極堆疊18'及至少一nFET閘極堆疊18"。隔離區域102存在於該至少一pFET閘極堆疊18'與該至少一nFET閘極堆疊18"之間。
該至少一pFET閘極堆疊18'及該至少一nFET閘極堆疊18"中之每一者包括如上文所提及之閘極介電質20、閘極電極22及選用之介電質罩24。間隔物26亦可存在於該等閘極堆疊中之每一者的側壁上。該等FET閘極堆疊中之每一者進一步包括位於半導體基板12內該至少一pFET閘極堆疊18'及該至少一nFET閘極堆疊18"兩者之佔據區處的一源極擴展區域及一汲極擴展區域(統稱為擴展區域28)。器件通道40位於該等FET閘極堆疊中之每一者的擴展區域28之間。pFET嵌入應力源元件34'位於至少一pFET閘極堆疊18'之相對側上且位於半導體基板12內，且nFET嵌入應力源元件34"位於至少一nFET閘極堆疊18"之相對側上且位於半導體基板12內。該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層(36'、36")，該下層具有一晶格常數，該晶格常數不同於半導體基板12的晶格常數且在器件通道40中賦予一應變；及一第二磊晶摻雜半導體材料之一上層(38'、38")，該上層位於該下層的頂上，其中與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有較低的摻雜物含量。摻雜物之至少一單層(42'、42")位於該等嵌入應力源元件中之每一者的上層內，摻雜物之該至少一單層與擴展區域28之一邊緣直接接觸。亦可在圖6中所展示之嵌入應力源元件(34'、34")中之每一者的頂上形成如圖5中所展示之半導體材料罩。
儘管已關於本發明之較佳實施例而特定展示及描述本發明，但熟習此項技術者應理解，在不脫離本發明之精神及範疇的情況下可在形式及細節上作出前述及其他改變。因此，意欲本發明不限於所描述及說明之確切形式及細節，而是屬於所附申請專利範圍之範疇內。
10．．．初始結構
12．．．半導體基板
18．．．FET閘極堆疊
18'．．．pFET閘極堆疊
18"．．．nFET閘極堆疊
20．．．閘極介電質
22．．．閘極電極
24．．．選用之閘極電極罩/選用之介電電極罩/選用之介電質罩
26．．．間隔物
28．．．汲極/源極擴展區域
30．．．凹入區域
32．．．側壁
34．．．嵌入應力源元件
34'．．．pFET嵌入應力源元件
34"．．．nFET嵌入應力源元件
36．．．第一磊晶摻雜半導體材料之下層
36'．．．pFET嵌入應力源元件之第一磊晶摻雜半導體材料之下層
36"．．．nFET嵌入應力源元件之第一磊晶摻雜半導體材料之下層
38．．．第二磊晶摻雜半導體材料之上層
38'．．．pFET嵌入應力源元件之第二磊晶摻雜半導體材料之上層
38"．．．nFET嵌入應力源元件之第二磊晶摻雜半導體材料之上層
40．．．器件通道
42．．．摻雜物之單層
42'．．．p型摻雜物之單層
42"．．．n型摻雜物之單層
44．．．間隔物
50．．．半導體罩
100．．．CMOS結構
102．．．隔離區域
圖1為描繪可在本發明之一實施例中使用之一初始結構之圖像表示(經由橫截面視圖)，該結構包括位於一半導體基板的上表面上之至少一FET閘極堆疊。
圖2為描繪在該半導體基板內形成凹入區域之後的圖1之結構之圖像表示(經由橫截面視圖)，該等凹入區域位於該至少一FET閘極堆疊的佔據區處。
圖3為描繪在用一嵌入應力源元件填充該等凹入區域中之每一者之後的圖2之結構之圖像表示(經由橫截面視圖)，該嵌入應力源元件包括一第一磊晶摻雜半導體材料之一下層及一第二磊晶摻雜半導體材料之一上層，其中至少該第二磊晶摻雜半導體材料之該上層包括摻雜物之至少一單層，摻雜物之該至少一單層與該至少一FET閘極堆疊之源極/汲極擴展區之一邊緣部分直接接觸。
圖4為描繪在該嵌入應力源元件之上表面上形成一半導體材料罩之後的圖3之結構之圖像表示(經由橫截面視圖)。
圖5為描繪在進一步CMOS加工步驟之後的圖4之結構的圖像表示(經由橫截面視圖)，該等進一步CMOS加工步驟包括形成間隔物以及形成源極區域及汲極區域(本文中統稱為源極/汲極區域)。
圖6為描繪可藉由使用在圖1至圖5中所展示的基本加工步驟來形成的一CMOS結構之圖像表示(經由橫截面視圖)。
10．．．初始結構
12．．．半導體基板
18．．．FET閘極堆疊
20．．．閘極介電質
22．．．閘極電極
24．．．選用之閘極電極罩/選用之介電電極罩/選用之介電質罩
26．．．間隔物
28．．．汲極/源極擴展區域
40．．．器件通道

Claims (15)

  1. 一種半導體結構，其包含：位於一半導體基板之一上表面上之至少一FET閘極堆疊，該至少一FET閘極堆疊包括：一源極擴展區域及一汲極擴展區域，該源極擴展區域及該汲極擴展區域位於該半導體基板內該至少一FET閘極堆疊之一佔據區處；及一器件通道，該器件通道位於該源極擴展區域與該汲極擴展區域之間且位於該至少一FET閘極堆疊下方；位於該至少一FET閘極堆疊之相對側上且位於該半導體基板內之嵌入應力源元件，其中該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的一晶格常數且在該器件通道中賦予一應變；及一第二磊晶摻雜半導體材料之一上層，該上層位於該下層的頂上，其中與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有一較低的摻雜物含量；及位於該等嵌入應力源元件中之每一者之該上層內的摻雜物之至少一單層，摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸。
  2. 如請求項1之半導體結構，其中該半導體基板為塊狀Si或一絕緣體上覆矽。
  3. 如請求項1之半導體結構，其中該至少一FET閘極堆疊為一pFET閘極堆疊，且其中該等嵌入應力源元件中之每一 者的該下層包括SiGe或SiGe：C；或其中該至少一FET閘極堆疊為一nFET閘極堆疊，且其中該等嵌入應力源元件中之每一者的該下層包括Si：C。
  4. 如請求項3之半導體結構，其中該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一p型摻雜物且摻雜物之該單層亦為p型；或其中該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一n型摻雜物且摻雜物之該單層亦為n型。
  5. 如請求項1之半導體結構，其進一步包含位於該等嵌入應力源元件中之每一者的頂上的一半導體罩，其中該半導體罩具有一晶格常數，該晶格常數匹配該半導體基板的該晶格常數但不同於該等嵌入應力源元件中之每一者的至少該下層之該晶格常數。
  6. 如請求項1之半導體結構，其進一步包含在該等嵌入應力源元件中之每一者之該下層內的摻雜物之至少一單層，其中在該下層內之摻雜物之該至少一單層具有與在該上層內之該單層之摻雜物為相同導電類型之摻雜物。
  7. 一種半導體結構，其包含：位於一半導體基板之一上表面上之至少一pFET閘極堆疊及至少一nFET閘極堆疊，該至少一pFET閘極堆疊及該至少一nFET閘極堆疊中之每一者包括：一源極擴展區域及一汲極擴展區域，該源極擴展區域及該汲極擴展區域位於該半導體基板內該至少一pFET閘極堆疊及該至少一nFET閘極堆疊兩者之一佔據區處；及一器件通道，該 器件通道位於該源極擴展區域與該汲極擴展區域之間且位於該等閘極堆疊中之每一者下方；位於該至少一pFET閘極堆疊之相對側上且位於該半導體基板內之pFET嵌入應力源元件，及位於該至少一nFET閘極堆疊之相對側上且位於該半導體基板內之nFET嵌入應力源元件，其中該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的一晶格常數且在該器件通道中賦予一應變；及一第二磊晶摻雜半導體材料之一上層，該上層位於該下層的頂上，其中與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有一較低的摻雜物含量；及位於該等嵌入應力源元件中之每一者之該上層內的摻雜物之至少一單層，摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸。
  8. 如請求項7之半導體結構，其中該等pFET嵌入應力源元件中之每一者的該下層包括SiGe或SiGe：C；或其中該等nFET嵌入應力源元件中之每一者的該下層包括Si：C。
  9. 如請求項8之半導體結構，其中該等pFET嵌入應力源元件之該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一p型摻雜物且摻雜物之該單層亦為p型；或其中該等nFET嵌入應力源元件之該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一n型摻雜物且 摻雜物之該單層亦為n型。
  10. 如請求項7之半導體結構，其進一步包含位於該等嵌入應力源元件中之每一者的頂上的一半導體罩，其中該半導體罩具有一晶格常數，該晶格常數匹配該半導體基板的該晶格常數但不同於該等嵌入應力源元件中之每一者的至少該下層之該晶格常數。
  11. 一種製造一結構之方法，其包含：在一半導體基板之一上表面上形成至少一FET閘極堆疊；在該半導體基板內該至少一FET閘極堆疊之該佔據區處形成一源極擴展區域及一汲極擴展區域；在該至少一FET閘極堆疊之相對側上且在該半導體基板內形成凹入區域；及大體上在該等凹入區域內形成嵌入應力源元件，其中該等嵌入應力源元件中之每一者包括：一第一磊晶摻雜半導體材料之一下層，該下層具有一晶格常數，該晶格常數不同於該半導體基板的一晶格常數且在該器件通道中賦予一應變；一第二磊晶摻雜半導體之一上層，該上層位於該下層的頂上，其中與該第二磊晶摻雜半導體材料之該上層相比，該第一磊晶摻雜半導體材料之該下層具有一較低的摻雜物含量；及位於該上層內之摻雜物之至少一單層，摻雜物之該至少一單層與該源極擴展區域抑或該汲極擴展區域之一邊緣直接接觸。
  12. 如請求項11之方法，其中該等嵌入應力源元件之該下層 及該上層均藉由一原位摻雜磊晶生長製程來形成。
  13. 如請求項11之方法，其中摻雜物之該至少一單層藉由原子層沈積來形成，該原子層沈積藉由中斷該第二磊晶摻雜半導體材料之該上層的生長而發生。
  14. 如請求項11之方法，其中該至少一FET閘極堆疊為一pFET閘極堆疊，該等嵌入應力源元件中之每一者的該下層包括SiGe或SiGe：C，該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一p型摻雜物且摻雜物之該單層亦為p型。
  15. 如請求項11之方法，其中該至少一FET閘極堆疊為一nFET閘極堆疊，該等嵌入應力源元件中之每一者的該下層包括Si：C，該第一磊晶摻雜半導體材料及該第二磊晶摻雜半導體材料包括一n型摻雜物且摻雜物之該單層亦為n型。
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