JP6840199B2 - 半導体装置 - Google Patents
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Description
本実施の形態によるMOS型電界効果トランジスタ(以下単にMOSFETと呼ぶ)の製造工程を図面を参照して説明する。図1〜図7は、本実施の形態である半導体装置、例えばSOI基板上にnチャネル型MOSFETを有する半導体装置の製造工程中の断面図である。
前記実施の形態1では、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスによりMOSFETを形成する方法について説明したが、本実施の形態では、ソース・ドレイン領域を形成した後にゲート電極を形成するゲートラストプロセスにより形成されたMOSFETについて説明する。
本実施の形態では、前記実施の形態2と同様に、ゲートラストプロセスによりMOSFETを形成する場合について説明する。以下では、図13〜図17を用いて、オフセットスペーサを除去した領域に対してイオン注入を行い、ゲート電極の両端の直下のみにハロー領域を形成する、本実施の形態の半導体装置の製造工程について説明する。図13〜図17は、本実施の形態の半導体装置の製造工程を説明する断面図である。
(1)(a)第1方向において互いに隣接する第1領域および第2領域を上面に有する支持基板と、前記支持基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
(b)前記半導体層上に第1膜を形成する工程と、
(c)前記第1膜を加工して、前記第1領域の直上に前記第1膜からなる犠牲パターンを形成する工程と、
(d)前記犠牲パターンから露出する前記半導体層上にエピタキシャル層を形成する工程と、
(e)前記エピタキシャル層に第1導電型の不純物を導入することで、前記第1方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
(f)前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第2絶縁膜を形成する工程と、
(g)前記第2絶縁膜の上面を一部除去し、露出させた前記犠牲パターンを除去することで、前記半導体層の上面を露出する開口部を前記第2絶縁膜に形成する工程と、
(h)前記(g)工程の後、前記支持基板の上方から前記開口部の直下の前記第1領域に前記第1導電型または第2導電型の不純物を導入することにより、第1拡散層を形成する工程と、
(i)前記(h)工程の後、前記開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
(2)前記ソース・ドレイン領域は前記第2領域の直上に形成されており、
前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第2領域よりも前記第1領域の方が高い、(1)記載の半導体装置の製造方法。
(3)(a)第1方向において互いに隣接する第1領域および第2領域を上面に有する支持基板と、前記支持基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
(b)前記第1領域の直上であって、前記半導体層上に第1膜を形成する工程と、
(c)前記第1膜を加工して、前記第1領域の直上に前記第1膜からなる犠牲パターンを形成する工程と、
(d)前記犠牲パターンの側壁を覆い、前記半導体層の上面に接する第3絶縁膜を形成する工程と、
(e)前記犠牲パターンおよび前記第3絶縁膜から露出する前記半導体層上にエピタキシャル層を形成する工程と、
(f)前記エピタキシャル層に第1導電型の不純物を導入することで、前記第1方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
(g)前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第2絶縁膜を形成する工程と、
(h)前記第2絶縁膜の上面を一部除去し、露出させた前記第3絶縁膜を除去することで、前記半導体層の上面を露出する第1開口部を前記第2絶縁膜と前記犠牲パターンとの間に形成する工程と、
(i)前記(h)工程の後、前記支持基板の上方から前記第1開口部の直下の前記第2領域に前記第1導電型または第2導電型の不純物を導入することにより、第1拡散層を形成する工程と、
(j)前記(i)工程の後、前記犠牲パターンを除去することで、前記半導体層の上面を露出する第2開口部を前記第2絶縁膜に形成する工程と、
(k)前記第2開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
(4)前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第1領域よりも前記第2領域の方が高い、(3)記載の半導体装置の製造方法。
(5)前記ソース・ドレイン領域は、前記第1方向において前記第1領域および前記第2領域を挟むように前記支持基板の上面に形成された、第3領域の直上に形成されており、
前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第3領域よりも前記第2領域の方が高い、(3)記載の半導体装置の製造方法。
(6)前記(h)工程の後であって、前記(j)工程の前に、前記支持基板の上方から前記第1開口部の直下の前記半導体層に前記第1導電型の不純物を、前記エピタキシャル層よりも低い濃度で導入することにより、エクステンション領域を形成する工程を有する、(3)記載の半導体装置の製造方法。
2 BOX膜
3 シリコン層
4 ゲート絶縁膜
5 ゲート電極
6 窒化シリコン膜
7 酸化シリコン膜
8、8a、8b 窒化シリコン膜
9、9a〜9c エピタキシャル層
10、10a エクステンション領域
11、11a ハロー領域
12、12a 拡散層
13 シリサイド層
14 エッチングストッパ膜
15 層間絶縁膜
16 ハロー領域
17 ゲート絶縁膜
18 ゲート電極
19 ハロー領域
D5 ダミーゲート電極(犠牲パターン)
OP1 開口部
OP2 開口部
OSS オフセットスペーサ
Qa〜Qd MOSFET
SW サイドウォール
Claims (15)
- 半導体基板と、
前記半導体基板上に形成されたBOX膜と、
前記BOX膜上に形成されたシリコン層と、
前記シリコン層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁上および前記シリコン層の上面上に形成された第1絶縁膜と、
前記ゲート電極および前記第1絶縁膜のそれぞれから露出する前記シリコン層の前記上面上に形成されたエピタキシャル層と、
前記第1絶縁膜を介して、前記ゲート電極の前記側壁上に形成された第2絶縁膜と、
前記シリコン層のうちの前記第1絶縁膜と重なる位置に形成されたエクステンション領域と、
前記ゲート電極および前記第1絶縁膜のそれぞれから露出する前記エピタキシャル層と、前記シリコン層のうちの前記エピタキシャル層と重なる位置に形成された拡散層と、
を含み、
前記エクステンション領域および前記拡散層のそれぞれは、第1導電型の不純物が導入された半導体領域であり、
前記拡散層の不純物濃度は、前記エクステンション領域の不純物濃度よりも高く、
断面視において、前記エピタキシャル層は、
上面と、
前記上面と前記シリコン層の前記上面との間に位置し、かつ、前記シリコン層の前記上面から前記エピタキシャル層の前記上面に向かうにつれ前記ゲート電極から遠ざかるように傾斜する側面と、
を有する、半導体装置。 - 請求項1において、
前記半導体基板は、シリコン(Si)から成り、
前記BOX膜は、酸化シリコン膜であり、
前記シリコン層は、1〜10Ωcmの抵抗を有する単結晶シリコンから成り、
前記BOX膜の膜厚は、10〜50nmであり、
前記シリコン層の膜厚は、5〜15nmである、半導体装置。 - 請求項2において、
前記エピタキシャル層の膜厚は、20〜50nmである、半導体装置。 - 請求項3において、
前記第1絶縁膜は、酸化シリコン膜であり、
前記第2絶縁膜は、窒化シリコン膜であり、
前記第1絶縁膜の厚さは、5nm程度である、半導体装置。 - 請求項1において、
前記拡散層には、シリサイド層が形成されており、
前記ゲート電極、前記エクステンション領域および前記拡散層から成る、前記第1導電型の電界効果トランジスタは、層間絶縁膜により覆われており、
前記拡散層に形成された前記シリサイド層には、前記層間絶縁膜を貫通する第1コンタクトプラグが接続されている、半導体装置。 - 請求項5において、
前記ゲート電極は、前記第1導電型の不純物がイオン注入されたドープトポリシリコン膜であり、
前記ゲート電極には、シリサイド層が形成されており、
前記ゲート電極に形成された前記シリサイド層には、前記層間絶縁膜を貫通する第2コンタクトプラグが接続されている、半導体装置。 - 請求項6において、
前記ゲート電極を構成する前記ドープトポリシリコン膜は、リン(P)またはヒ素(As)から成り、
前記エクステンション領域および前記拡散層のそれぞれを構成する前記半導体領域は、ヒ素(As)から成る、半導体装置。 - 請求項5において、
前記ゲート電極は、金属膜から成り、
前記ゲート電極は、高誘電率絶縁膜から成る前記ゲート絶縁膜を介して、前記シリコン層上に形成されている、半導体装置。 - 請求項8において、
前記金属膜は、TiN膜であり、
前記高誘電率絶縁膜は、ハフニウム(Hf)を含有する絶縁膜である、半導体装置。 - 請求項1において、
前記エクステンション領域は、前記シリコン層のうちの前記第1絶縁膜および前記第2絶縁膜と重なる位置に形成されている、半導体装置。 - 請求項10において、
断面視において、前記エクステンション領域の厚さは、前記拡散層の厚さよりも薄い、半導体装置。 - 請求項11において、
断面視において、前記シリコン層の前記上面からの前記エクステンション領域の深さは、前記シリコン層の前記上面からの前記拡散層の深さよりも小さい、半導体装置。 - 請求項12において、
前記エクステンション領域は、前記拡散層と、前記シリコン層のうちの前記ゲート電極の直下に形成されるチャネル領域との間に形成されている、半導体装置。 - 請求項13において、
前記エクステンション領域は、前記シリコン層のうちの前記ゲート電極と重なる位置には形成されないよう、前記拡散層と、前記チャネル領域との間に形成されている、半導体装置。 - 請求項14において、
前記シリコン層のうちの前記第1絶縁膜および前記第2絶縁膜と重なる部分はダメージを受けているが、前記シリコン層のうちの前記エピタキシャル層と重なる部分はダメージを受けていない、半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012011213 | 2012-01-23 | ||
JP2012011213 | 2012-01-23 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018187920A Division JP6574885B2 (ja) | 2012-01-23 | 2018-10-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019220702A JP2019220702A (ja) | 2019-12-26 |
JP6840199B2 true JP6840199B2 (ja) | 2021-03-10 |
Family
ID=57009229
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016106983A Active JP6169222B2 (ja) | 2012-01-23 | 2016-05-30 | 半導体装置の製造方法 |
JP2017124946A Active JP6416329B2 (ja) | 2012-01-23 | 2017-06-27 | 半導体装置およびその製造方法 |
JP2018187920A Active JP6574885B2 (ja) | 2012-01-23 | 2018-10-03 | 半導体装置の製造方法 |
JP2019149802A Active JP6840199B2 (ja) | 2012-01-23 | 2019-08-19 | 半導体装置 |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016106983A Active JP6169222B2 (ja) | 2012-01-23 | 2016-05-30 | 半導体装置の製造方法 |
JP2017124946A Active JP6416329B2 (ja) | 2012-01-23 | 2017-06-27 | 半導体装置およびその製造方法 |
JP2018187920A Active JP6574885B2 (ja) | 2012-01-23 | 2018-10-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (4) | JP6169222B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6783703B2 (ja) * | 2017-05-29 | 2020-11-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0832040A (ja) * | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH11214686A (ja) * | 1998-01-27 | 1999-08-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2001015591A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 半導体装置の製造方法・半導体装置 |
JP2001326349A (ja) * | 2000-05-16 | 2001-11-22 | Toshiba Corp | 半導体装置の製造方法 |
US7187031B2 (en) * | 2002-05-31 | 2007-03-06 | Sharp Kabushiki Kaisha | Semiconductor device having a low dielectric constant film and manufacturing method thereof |
JP4197607B2 (ja) * | 2002-11-06 | 2008-12-17 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 |
US7125805B2 (en) * | 2004-05-05 | 2006-10-24 | Freescale Semiconductor, Inc. | Method of semiconductor fabrication incorporating disposable spacer into elevated source/drain processing |
JP2006196910A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体基板のインサイチュ洗浄方法及びこれを採用する半導体素子の製造方法 |
JP4851718B2 (ja) * | 2005-01-28 | 2012-01-11 | 株式会社東芝 | 半導体装置 |
JP2007103456A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体装置及びその製造方法 |
US20070128820A1 (en) * | 2005-12-05 | 2007-06-07 | Intel Corporation | Apparatus and method of fabricating a MOSFET transistor having a self-aligned implant |
JP2009076549A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
JP5222520B2 (ja) * | 2007-10-11 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2009158677A (ja) * | 2007-12-26 | 2009-07-16 | Renesas Technology Corp | 半導体装置の製造方法及び混成トランジスタ用半導体装置の製造方法 |
JP5275056B2 (ja) * | 2009-01-21 | 2013-08-28 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
JP2011222769A (ja) * | 2010-04-09 | 2011-11-04 | Renesas Electronics Corp | 半導体装置 |
-
2016
- 2016-05-30 JP JP2016106983A patent/JP6169222B2/ja active Active
-
2017
- 2017-06-27 JP JP2017124946A patent/JP6416329B2/ja active Active
-
2018
- 2018-10-03 JP JP2018187920A patent/JP6574885B2/ja active Active
-
2019
- 2019-08-19 JP JP2019149802A patent/JP6840199B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016174175A (ja) | 2016-09-29 |
JP6574885B2 (ja) | 2019-09-11 |
JP6169222B2 (ja) | 2017-07-26 |
JP2017163170A (ja) | 2017-09-14 |
JP2019004187A (ja) | 2019-01-10 |
JP6416329B2 (ja) | 2018-10-31 |
JP2019220702A (ja) | 2019-12-26 |
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---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200529 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200807 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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