JP5202354B2 - D級増幅装置 - Google Patents
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Description
外部から入力されるキャリアに同期して、第1クロックを生成する位相同期回路と、
前記第1クロックを波形整形する波形整形手段と、
前記波形整形された第1クロックを分周して電源用の第2クロックを生成する第1分周手段と、
前記第1分周手段より低い分周率で前記波形整形された第1クロックを分周して、第3クロックを生成する第2分周手段と、
前記第2クロックで動作するスイッチング電源と、
前記第3クロックに基づいて三角波を発生させる三角波発生手段と、
前記三角波発生手段によって発生された三角波を用いて、入力信号に対してパルス幅変調を行うパルス幅変調手段と、
前記パルス幅変調手段から出力された信号に応じて、前記スイッチング電源からの電圧をスイッチングさせて出力する出力手段と、
前記キャリアを検出しキャリア検出信号を出力する検出手段と、
前記キャリア検出信号を遅延させ、当該遅延させたキャリア検出信号を用いて前記位相同期回路の位相同期動作を制御する遅延手段と、
前記キャリア検出信号により制御されるミュート手段と、
を備えることを特徴とする。
上記目的を達成するため、本発明に係る他のD級増幅装置は、
外部から入力されるキャリアに同期して、第1クロックを生成する位相同期回路と、
前記第1クロックから電源用の第2クロックを生成する第1位相同期手段と、
前記第1クロックから前記第2クロックより高い周波数の第3クロックを生成する第2位相同期手段と、
前記第2クロックで動作するスイッチング電源と、
前記第3クロックに基づいて三角波を発生させる三角波発生手段と、
前記三角波発生手段によって発生された三角波を用いて、入力信号に応じてパルス幅変調を行うパルス幅変調手段と、
前記パルス幅変調手段から出力された信号に応じて、前記スイッチング電源からの電圧をスイッチングさせて出力する出力手段と、
前記キャリアを検出しキャリア検出信号を出力する検出手段と、
前記キャリア検出信号を遅延させ、当該遅延させたキャリア検出信号を用いて前記位相同期回路の位相同期動作を制御する遅延手段と、
前記キャリア検出信号により制御されるミュート手段と、
を備えることを特徴とする。
本発明に係るD級増幅装置の第1実施形態について、図面を参照しながら説明する。図1は本実施形態におけるD級増幅装置を示すブロック図である。図1において、キャリア32は、制御回路1に設けられたPLL回路(Phase-Locked Loop:位相同期回路)7とクロック検出回路8に接続される。クロック検出回路8は遅延回路9とミュート制御回路29に接続され、PLL回路7は遅延回路9に制御され、クロック(CLK)波形整形回路33を介して、電源回路2及び増幅回路3に接続される。電源回路2は、AC電源5が一次整流ブリッジ10に入力され、ハーフブリッジ用コンデンサ14に接続される。PLL回路7に接続されたクロック波形整形回路33に接続される分周回路11は駆動回路12に接続され、スイッチング素子13に接続される。スイッチング素子13及びハーフブリッジ用コンデンサ14にはトランス15が接続され、二次側整流ブリッジ16に接続され、さらに二次側平滑コンデンサ17に接続されて、増幅回路3に接続される。増幅回路3内では、誤差増幅器22にLPF(Low Pass Filter:LPF)20に接続された負帰還回路21と音声入力信号6とが接続されている。クロック波形整形回路33に接続される分周回路24がさらに三角波発生器25に接続され、誤差増幅器22とともに比較器23に接続され、駆動回路18に接続される。駆動回路18が接続されたスイッチング素子19にはLPF20が接続され、さらに出力ミュートスイッチ26が接続されて、スピーカ4に接続される。
になる。また、D級増幅回路で使用するクロックとして正確に50%のデューティが要求される場合には、基準クロックの周波数foはfampの2倍の周波数が必要で、さらに分周生成可能な周波数関係になっている必要がある。従って、周波数の関係としては、 fps ≦ famp 且つ 2×fps ≦ fo
になる。さらに、スイッチング電源用クロックの基本波及びその高調波とD級増幅回路用クロックの基本波及びその高調波との周波数差が可聴帯域の周波数とならない設定とする。従って、分周回路11、24は、上述した周波数を得るのに必要な分周率に設定する。
本発明に係るPLL回路の第2実施形態について、図面を参照しながら説明する。図2は本発明の第2実施形態におけるD級増幅装置を示すブロック図である。第2実施形態は、第1実施形態における分周回路11、24に代えて、PLL回路30、31を用いたものである。その他の構成及び動作は第1実施形態と同様であるため、ここでは同じ構成要素については同じ符号を付し、それぞれの構成要素の詳しい説明を省略する。
次に、本発明の第3の実施形態について、図面を参照しながら説明する。図3は第3の実施形態におけるD級増幅装置を示すブロック図である。図3において、キャリア32が制御回路1内のPLL回路7とクロック検出回路8に接続され、クロック検出回路8は遅延回路9とミュート制御回路29に接続され、PLL回路7は遅延回路9に制御され、電源回路2a及び増幅回路3aに接続される。電源回路2aは、AC電源5が一次整流ブリッジ10に入力され、ハーフブリッジ用コンデンサ14に接続される。
以上、本発明の実施形態について詳述したが、本発明は、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
Claims (3)
- 外部から入力されるキャリアに同期して、第1クロックを生成する位相同期回路と、
前記第1クロックを波形整形する波形整形手段と、
前記波形整形された第1クロックを分周して電源用の第2クロックを生成する第1分周手段と、
前記第1分周手段より低い分周率で前記波形整形された第1クロックを分周して、第3クロックを生成する第2分周手段と、
前記第2クロックで動作するスイッチング電源と、
前記第3クロックに基づいて三角波を発生させる三角波発生手段と、
前記三角波発生手段によって発生された三角波を用いて、入力信号に対してパルス幅変調を行うパルス幅変調手段と、
前記パルス幅変調手段から出力された信号に応じて、前記スイッチング電源からの電圧をスイッチングさせて出力する出力手段と、
前記キャリアを検出しキャリア検出信号を出力する検出手段と、
前記キャリア検出信号を遅延させ、当該遅延させたキャリア検出信号を用いて前記位相同期回路の位相同期動作を制御する遅延手段と、
前記キャリア検出信号により制御されるミュート手段と、
を備えることを特徴とするD級増幅装置。 - 外部から入力されるキャリアに同期して、第1クロックを生成する位相同期回路と、
前記第1クロックから電源用の第2クロックを生成する第1位相同期手段と、
前記第1クロックから前記第2クロックより高い周波数の第3クロックを生成する第2位相同期手段と、
前記第2クロックで動作するスイッチング電源と、
前記第3クロックに基づいて三角波を発生させる三角波発生手段と、
前記三角波発生手段によって発生された三角波を用いて、入力信号に応じてパルス幅変調を行うパルス幅変調手段と、
前記パルス幅変調手段から出力された信号に応じて、前記スイッチング電源からの電圧をスイッチングさせて出力する出力手段と、
前記キャリアを検出しキャリア検出信号を出力する検出手段と、
前記キャリア検出信号を遅延させ、当該遅延させたキャリア検出信号を用いて前記位相同期回路の位相同期動作を制御する遅延手段と、
前記キャリア検出信号により制御されるミュート手段と、
を備えることを特徴とするD級増幅装置。 - 前記入力信号と前記出力手段からの出力信号との誤差を出力する比較手段を更に備え、
前記パルス幅変調手段は、前記比較手段からの誤差出力に応じて前記パルス幅変調を行うことを特徴とする請求項1又は2に記載のD級増幅装置。
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