JP5190460B2 - ビデオデータのインターリーブされた記憶用のシステム - Google Patents
ビデオデータのインターリーブされた記憶用のシステム Download PDFInfo
- Publication number
- JP5190460B2 JP5190460B2 JP2009534581A JP2009534581A JP5190460B2 JP 5190460 B2 JP5190460 B2 JP 5190460B2 JP 2009534581 A JP2009534581 A JP 2009534581A JP 2009534581 A JP2009534581 A JP 2009534581A JP 5190460 B2 JP5190460 B2 JP 5190460B2
- Authority
- JP
- Japan
- Prior art keywords
- atom
- memory
- strip
- atoms
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
- H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Dram (AREA)
- Television Signal Processing For Recording (AREA)
- Memory System (AREA)
- Image Input (AREA)
Description
(i)ストリップが垂直タイル境界(例えば、2つの水平に隣接するタイル間の)にまたがらない場合には、左右のDRAMアドレスは、水平タイル境界にまたがってもよい。
(ii)ストリップが、垂直タイル境界にまたがる場合には、左右のDRAMアドレスは、水平タイル境界にまたがらなくてもよい。アドレスは、4つのバンクが同時にプリチャージされる可能性があるので、水平タイル境界にまたがってはならない。
(iii)要求されたストリップが、まさに1つのタイル境界を横断する場合には(例えば、タイル境界は、水平にせよ垂直にせよ)、(a)タイルの両方は、同時に開いてもよく、かつ(b)アクセスは、境界にまたがってもよい。
(iv)ストリップが、4つのタイルが出会うコーナーにまたがる場合には、優先権は、水平に隣接するタイル(互いに同時に開かれる水平に隣接するタイル)を有するタイル境界に与えてもよい)。上側のタイルペアにおける最後のアクセスがなされた場合には、下側のタイルをアクセスしてもよい。
(i)第1のアトムのすぐ右のアトムは、第2のアトムであってもよい。
(ii)要求されたストリップにおける第1のアトムのすぐ下のアトムは、第2のアトムであってもよい。フィールドアクセスの場合には、捜し出される第2のアトムは、フレームにおける第1のアトムから垂直に2走査ライン下のアトムであってもよい。
(iii)フレームアクセスの場合には、第2のアトムは、要求されたストリップにおける第1のアトムから垂直に2走査ライン下に位置してもよい。一般に、フィールドアクセスに関して、リストにおけるオプション(i)および(ii)だけを考慮してもよい。
(i)第1のアトムと反対のDRAM(例えば、左または右)に配置されていてもよく、
(ii)ストリップが垂直タイル境界にまたがる場合には、水平タイル境界を横断してはならず、
(iii)第1のアトムと第2のアトムとの間の行アドレスが同じである場合は、第1のアトムと同じ行アドレスを有してもよく、
(iv)DRAMから読み出されていなくてもよい。
Claims (21)
- 第1のメモリ部分および第2のメモリ部分を有するメモリ内に配置されると共にデータの最小アドレス指定可能単位であるアトムを読み出す方法であって、
(A)前記メモリを横断して前記アトムを配置するステップと、
(B)前記アトムの一部を横断して、読み出すべきデータの領域であるストリップを画定するステップと、
(C)前記ストリップ内で第1のアトムを指定するステップと、
(D)前記第1のアトムとペアリングされる1つまたは複数の第2のアトムを捜し出すステップであって、前記ペアリングが、ペアリストを用いて前記第1のアトムとペアとなる前記第2のアトムを特定することを意味するステップと、
(E)前記第1のアトムとペアリングされた場合に前記1つまたは複数の第2のアトムが正当なペアを形成するかどうかを判定するステップと、
(F)前記第1のメモリ部分および前記第2のメモリ部分から前記正当なペアを読み出すステップと、を含む方法。 - 前記ペアリストは、
(i)前記第1のアトムのすぐ右のアトムが前記第2のアトムであり、
(ii)前記ストリップにおける前記第1のアトムのすぐ下のアトムが前記第2のアトムであり、フィールドアクセスの場合には、前記第2のアトムは、フレームにおける前記第1のアトムから垂直に2走査ライン下のアトムであり、
(iii)フレームアクセスの場合には、前記第2のアトムは、前記ストリップにおける前記第1のアトムから垂直に2走査ライン下のアトムであると定義される、請求項1に記載の方法。 - ステップ(A)が、
前記第1のメモリ部分および前記第2のメモリ部分に前記アトムを配置するステップをさらに含む、請求項1または2に記載の方法。 - 前記第1のメモリ部分が、第1のダイナミックランダムアクセスメモリを含み、前記第2のメモリ部分が、第2のダイナミックランダムアクセスメモリを含む、請求項1から3のいずれかに記載の方法。
- 前記第1のダイナミックランダムアクセスメモリおよび前記第2のダイナミックランダムアクセスメモリに、バンクおよび列アドレスを供給するステップであって、前記第1のダイナミックランダムアクセスメモリが、前記第2のダイナミックランダムアクセスメモリから独立してアドレス指定されるステップをさらに含む、請求項4に記載の方法。
- ステップ(C)が、
前記ストリップ内に配置された左上アトムとして前記第1のアトムを指定するステップをさらに含む、請求項1から5のいずれかに記載の方法。 - ステップ(D)が、
前記第1のアトムのすぐ右のアトムもまた前記1つまたは複数の第2のアトムに指定するステップをさらに含む、請求項1に記載の方法。 - 前記第1のアトムのすぐ下のアトムもまた前記1つまたは複数の第2のアトムに含まれるように指定するステップをさらに含む、請求項7に記載の方法。
- フレームアクセスのために、前記ストリップにおける前記第1のアトムから垂直に2走査ライン下のアトムもまた前記1つまたは複数の第2のアトムに含まれるように指定するステップをさらに含む、請求項8に記載の方法。
- フィールドアクセスのために、前記ストリップにおける前記第1のアトムから垂直に2走査ライン下のアトムもまた前記1つまたは複数の第2のアトムに含まれるように指定するステップをさらに含む、請求項8に記載の方法。
- ステップ(E)が、
前記第1のアトムが左のダイナミックランダムアクセスメモリに配置され、かつ前記第2のアトムが右のダイナミックランダムアクセスメモリに配置された場合に、前記第2のアトムが前記正当なペアを形成するかどうかを判定するステップをさらに含む、請求項1から10のいずれかに記載の方法。 - ステップ(E)が、
前記第1のアトムと前記第2のアトムとの間に形成された前記ペアが水平タイル境界を横断しない場合に、前記第2のアトムが前記第1のアトムと前記正当なペアを形成するかどうかを判定するステップをさらに含む、請求項1から10のいずれかに記載の方法。 - ステップ(E)が、
前記第1のアトムおよび前記第2のアトムが前記メモリから読み出されなかった場合に、前記第2のアトムが前記第1のアトムと前記正当なペアを形成するかどうかを判定するステップをさらに含む、請求項1から10のいずれかに記載の方法。 - バンクおよび列アドレスを前記第1のメモリ部分および前記第2のメモリ部分に供給するステップをさらに含む、請求項1から13のいずれかに記載の方法。
- ステップ(B)が、
偶数または奇数の前記アトムを横断して前記ストリップを画定するステップをさらに含む、請求項1から14のいずれかに記載の方法。 - ステップ(F)が、
ラスタ走査順に、前記第1のメモリ部分および前記第2のメモリ部分から前記正当なペアを読み出すステップをさらに含む、請求項1から15のいずれかに記載の方法。 - ステップ(F)が、
1つまたは複数の正当なペアをバレルシフタに転送するステップをさらに含む、請求項1から16のいずれかに記載の方法。 - 前記1つまたは複数の正当なペアをラスタ走査順に前記バレルシフタに転送するステップをさらに含む、請求項17に記載の方法。
- ステップ(D)が、
前記第2のアトムがステップ(D)を実行する前に順序を外れて読み出され、前記第2のアトムを一時レジスタに記憶するステップをさらに含む、請求項1から18のいずれかに記載の方法。 - 前記メモリを横断してデータの最小アドレス指定可能単位であるアトムを配置するための手段と、
前記アトムの一部を横断して、読み出すべきデータの領域であるストリップを画定するための手段と、
前記ストリップ内で前記第1のアトムを指定するための手段と、
前記第1のアトムとペアリングされる1つまたは複数の第2のアトムを捜し出すための手段であって、前記ペアリングが、ペアリストを用いて前記第1のアトムとペアとなる前記第2のアトムを特定することを意味する手段と、
前記第1のアトムとペアリングされた場合に、前記1つまたは複数の第2のアトムが正当なペアを形成するかどうかを判定するための手段と、
第1のメモリ部分および第2のメモリ部分を有する前記メモリから前記正当なペアを読み出すための手段と、
を含む装置。 - 前記ペアリストは、
(i)前記第1のアトムのすぐ右のアトムが前記第2のアトムであり、
(ii)前記ストリップにおける前記第1のアトムのすぐ下のアトムが前記第2のアトムであり、フィールドアクセスの場合には、前記第2のアトムは、フレームにおける前記第1のアトムから垂直に2走査ライン下のアトムであり、
(iii)フレームアクセスの場合には、前記第2のアトムは、前記ストリップにおける前記第1のアトムから垂直に2走査ライン下のアトムであると定義される、請求項20に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/588,087 | 2006-10-26 | ||
US11/588,087 US7463267B2 (en) | 2006-10-26 | 2006-10-26 | System for interleaved storage of video data |
PCT/US2007/021087 WO2008063276A1 (en) | 2006-10-26 | 2007-09-28 | System for interleaved storage of video data |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012265291A Division JP5623494B2 (ja) | 2006-10-26 | 2012-12-04 | ビデオデータのインターリーブされた記憶用のシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010507868A JP2010507868A (ja) | 2010-03-11 |
JP5190460B2 true JP5190460B2 (ja) | 2013-04-24 |
Family
ID=39329569
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009534581A Expired - Fee Related JP5190460B2 (ja) | 2006-10-26 | 2007-09-28 | ビデオデータのインターリーブされた記憶用のシステム |
JP2012265291A Expired - Fee Related JP5623494B2 (ja) | 2006-10-26 | 2012-12-04 | ビデオデータのインターリーブされた記憶用のシステム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012265291A Expired - Fee Related JP5623494B2 (ja) | 2006-10-26 | 2012-12-04 | ビデオデータのインターリーブされた記憶用のシステム |
Country Status (7)
Country | Link |
---|---|
US (2) | US7463267B2 (ja) |
EP (1) | EP2092759B1 (ja) |
JP (2) | JP5190460B2 (ja) |
KR (1) | KR101243933B1 (ja) |
CN (1) | CN101653010B (ja) |
TW (1) | TWI399648B (ja) |
WO (1) | WO2008063276A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1332300C (zh) * | 2005-04-30 | 2007-08-15 | 广东威创日新电子有限公司 | 一种基于服务器端\客户端结构远程显示处理方法 |
KR101086417B1 (ko) * | 2006-11-27 | 2011-11-25 | 삼성전자주식회사 | 다이내믹 랜덤 액세스 메모리의 부분 액세스 장치 및 방법 |
KR101553651B1 (ko) * | 2009-10-13 | 2015-09-17 | 삼성전자 주식회사 | 다중 뱅크 메모리 액세스 장치 |
KR101639574B1 (ko) * | 2009-12-30 | 2016-07-14 | 삼성전자주식회사 | 적응적 뱅크 어드레스를 제공하는 디스플레이 시스템 및 그것의 어드레스 맵핑 방법 |
US8305384B2 (en) * | 2010-05-06 | 2012-11-06 | Himax Technologies Limited | System and method for storing and accessing pixel data in a graphics display device |
US8564603B2 (en) * | 2010-10-24 | 2013-10-22 | Himax Technologies Limited | Apparatus for controlling memory device and related method |
KR102135958B1 (ko) * | 2013-08-06 | 2020-07-20 | 삼성전자주식회사 | 복수 개의 메모리 컨트롤러를 이용한 영상 데이터 저장 방법 및 장치 |
US9690503B2 (en) * | 2015-06-26 | 2017-06-27 | Intel Corporation | Returning coherent data in response to a failure of a storage device when a single input/output request spans two storage devices |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3188593B2 (ja) * | 1993-07-14 | 2001-07-16 | 松下電器産業株式会社 | 画像データメモリ |
US5835952A (en) * | 1993-07-14 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Monolithic image data memory system and access method that utilizes multiple banks to hide precharge time |
JP3119994B2 (ja) * | 1994-04-28 | 2000-12-25 | 株式会社グラフィックス・コミュニケーション・ラボラトリーズ | 画像データの処理方法およびそれに用いる記憶装置ならびに画像データの処理装置 |
JPH0865686A (ja) * | 1994-06-15 | 1996-03-08 | Hitachi Ltd | 画像復号化装置 |
US6301299B1 (en) | 1994-10-28 | 2001-10-09 | Matsushita Electric Industrial Co., Ltd. | Memory controller for an ATSC video decoder |
US5581310A (en) * | 1995-01-26 | 1996-12-03 | Hitachi America, Ltd. | Architecture for a high definition video frame memory and an accompanying data organization for use therewith and efficient access therefrom |
JPH09106374A (ja) * | 1995-10-09 | 1997-04-22 | Namco Ltd | 画像メモリ装置 |
US5781201A (en) * | 1996-05-01 | 1998-07-14 | Digital Equipment Corporation | Method for providing improved graphics performance through atypical pixel storage in video memory |
US5781200A (en) | 1996-08-08 | 1998-07-14 | Ulsi Systems | Tile memory mapping for increased throughput in a dual bank access DRAM |
US5793693A (en) | 1996-11-04 | 1998-08-11 | Compaq Computer Corporation | Cache memory using unique burst counter circuitry and asynchronous interleaved RAM banks for zero wait state operation |
JPH10257422A (ja) * | 1997-03-13 | 1998-09-25 | Canon Inc | 画像記録再生装置 |
US6104416A (en) * | 1997-11-18 | 2000-08-15 | Stmicroelectronics, Inc. | Tiling in picture memory mapping to minimize memory bandwidth in compression and decompression of data sequences |
JP2001143464A (ja) | 1999-11-11 | 2001-05-25 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
US6803917B2 (en) | 2001-02-15 | 2004-10-12 | Sony Corporation | Checkerboard buffer using memory bank alternation |
US7016418B2 (en) | 2001-08-07 | 2006-03-21 | Ati Technologies, Inc. | Tiled memory configuration for mapping video data and method thereof |
KR100612414B1 (ko) * | 2003-04-28 | 2006-08-16 | 삼성전자주식회사 | 영상 데이터 처리 시스템 및 영상 데이터 독출/기입 방법 |
TWI317474B (en) * | 2003-09-25 | 2009-11-21 | Beyond Innovation Tech Co Ltd | Video data access method |
EP1569124A1 (en) * | 2004-02-26 | 2005-08-31 | Matsushita Electric Industrial Co., Ltd. | Memory interface and data processing |
KR100668302B1 (ko) | 2004-07-28 | 2007-01-12 | 삼성전자주식회사 | 비디오 디코더/엔코더에서의 메모리 맵핑 장치 및 그 방법 |
KR100666824B1 (ko) | 2005-03-02 | 2007-01-10 | (주)씨앤에스 테크놀로지 | 메모리에 이미지 데이터를 저장하는 방법 |
-
2006
- 2006-10-26 US US11/588,087 patent/US7463267B2/en active Active
-
2007
- 2007-09-28 JP JP2009534581A patent/JP5190460B2/ja not_active Expired - Fee Related
- 2007-09-28 CN CN2007800401522A patent/CN101653010B/zh not_active Expired - Fee Related
- 2007-09-28 EP EP07839106.7A patent/EP2092759B1/en active Active
- 2007-09-28 WO PCT/US2007/021087 patent/WO2008063276A1/en active Application Filing
- 2007-09-28 KR KR1020097010629A patent/KR101243933B1/ko not_active IP Right Cessation
- 2007-10-24 TW TW096139821A patent/TWI399648B/zh active
-
2008
- 2008-09-18 US US12/212,878 patent/US7852344B2/en not_active Expired - Fee Related
-
2012
- 2012-12-04 JP JP2012265291A patent/JP5623494B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI399648B (zh) | 2013-06-21 |
EP2092759B1 (en) | 2013-06-19 |
JP2013065343A (ja) | 2013-04-11 |
EP2092759A4 (en) | 2011-01-05 |
WO2008063276A1 (en) | 2008-05-29 |
US20090009523A1 (en) | 2009-01-08 |
US7463267B2 (en) | 2008-12-09 |
TW200836065A (en) | 2008-09-01 |
EP2092759A1 (en) | 2009-08-26 |
KR20090082910A (ko) | 2009-07-31 |
CN101653010A (zh) | 2010-02-17 |
JP2010507868A (ja) | 2010-03-11 |
US20080100635A1 (en) | 2008-05-01 |
JP5623494B2 (ja) | 2014-11-12 |
KR101243933B1 (ko) | 2013-03-18 |
US7852344B2 (en) | 2010-12-14 |
CN101653010B (zh) | 2013-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5623494B2 (ja) | ビデオデータのインターリーブされた記憶用のシステム | |
US7016418B2 (en) | Tiled memory configuration for mapping video data and method thereof | |
US7814294B2 (en) | Memory device, memory controller and memory system | |
JP5126360B2 (ja) | メモリ装置及びそれを制御するメモリコントローラ | |
US7737986B2 (en) | Methods and systems for tiling video or still image data | |
KR100817057B1 (ko) | 동일한 픽셀 데이터 그룹에 포함되는 픽셀 데이터들을메모리의 동일한 뱅크 어드레스로 매핑하는 매핑 방법 및비디오 시스템 | |
US20070124793A1 (en) | Memory controller for handling multiple clients and method thereof | |
US8704840B2 (en) | Memory system having multiple address allocation formats and method for use thereof | |
CN1280734C (zh) | 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 | |
CN102055973A (zh) | 存储器地址映射方法及存储器地址映射电路 | |
US20080044107A1 (en) | Storage device for storing image data and method of storing image data | |
JP2007018222A (ja) | メモリアクセス制御回路 | |
US8581918B2 (en) | Method and system for efficiently organizing data in memory | |
JPH10144073A (ja) | シンクロナスdramのアクセス機構 | |
KR101335367B1 (ko) | 메모리 제어 장치 및 방법 | |
JP3405079B2 (ja) | メモリ割り付け方法 | |
JP2007299211A (ja) | メモリ制御装置 | |
JP2008059496A (ja) | 動画像処理装置 | |
JPH0944396A (ja) | メモリ内の記憶場所の集合にアクセスする方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100906 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160201 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5190460 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
LAPS | Cancellation because of no payment of annual fees | ||
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |