JP2001143464A - 半導体記憶装置 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 84
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- 238000010586 diagram Methods 0.000 description 4
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- 230000001174 ascending effect Effects 0.000 description 2
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- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 設計の自由度が大きく且つ有効チップ面積の
削減が可能な半導体記憶装置を提供する。 【解決手段】 異なるバンクのメモリセルプレート２つ
から成るメモリセルプレート対は、双方のＩ／Ｏ端子が
同じ順番に割り付けられ、入出力アンプ２を共用する。
メモリセルプレート対１１及び１５と１３及び１７との
間、及び、１２及び１６と１４及び１８との間は、対応
する入出力バスで夫々接続され、Ｉ／Ｏ端子がシフト状
割り付けされたパッド１に、対応する入出力バスで夫々
接続される。
削減が可能な半導体記憶装置を提供する。 【解決手段】 異なるバンクのメモリセルプレート２つ
から成るメモリセルプレート対は、双方のＩ／Ｏ端子が
同じ順番に割り付けられ、入出力アンプ２を共用する。
メモリセルプレート対１１及び１５と１３及び１７との
間、及び、１２及び１６と１４及び１８との間は、対応
する入出力バスで夫々接続され、Ｉ／Ｏ端子がシフト状
割り付けされたパッド１に、対応する入出力バスで夫々
接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より詳細には、同期型ＤＲＡＭ（以下、ＳＤＲＡ
Ｍと呼ぶ）において、ＩＣチップサイズの削減に関する
ものである。
関し、より詳細には、同期型ＤＲＡＭ（以下、ＳＤＲＡ
Ｍと呼ぶ）において、ＩＣチップサイズの削減に関する
ものである。
【０００２】
【従来の技術】近年の半導体記憶装置は、高性能のマイ
クロプロセッサに対応するために、ますます高速化が要
求されて来ている。このため、ＤＲＡＭでは、内部タイ
ミングの制御をシステムクロックに同期して行う同期動
作技術、及び、チップ内のメモリを分割して独立に取り
扱うマルチバンク技術と共に、各入出力（以下、Ｉ／Ｏ
と呼ぶ）相互間の配線長のバラツキに基づく遅延差を均
等化するレイアウト技術（以下、均等化レイアウトと呼
ぶ）が提案されている。
クロプロセッサに対応するために、ますます高速化が要
求されて来ている。このため、ＤＲＡＭでは、内部タイ
ミングの制御をシステムクロックに同期して行う同期動
作技術、及び、チップ内のメモリを分割して独立に取り
扱うマルチバンク技術と共に、各入出力（以下、Ｉ／Ｏ
と呼ぶ）相互間の配線長のバラツキに基づく遅延差を均
等化するレイアウト技術（以下、均等化レイアウトと呼
ぶ）が提案されている。
【０００３】図３は、特開平１１−０９７６３３号公報
に記載の半導体記憶装置のレイアウト図である。半導体
記憶装置は、バンクＡを構成するメモリセルプレート対
６１、６２、バンクＢを構成するメモリセルプレート対
６３、６４、バンクＣを構成するメモリセルプレート対
６５、６６、バンクＤを構成するメモリセルプレート対
６７、６８を有し、更にデータを入出力する６４個の入
出力アンプ７２、及び、中央に配置される１６個のボン
ディングパッド７１を有する。この半導体記憶装置は、
各バンクが一対のメモリセルプレートから構成される４
バンク構成のシングルデータレート（以下、ＳＤＲと呼
ぶ）ＳＤＲＡＭである。各メモリセルプレートは夫々８
ｂｉｔのＩ／Ｏ端子が付属し、メモリセルプレート対は
相互に隣接して配置される。同じバンクのメモリセルプ
レート対は、そのバンクが入力アドレスにより選択され
た際に同時にアクティブな状態となり、メモリセルプレ
ート対の内の１６個のメモリセルが同時に選択される。
ボンディングパッド７１は、Ｉ／Ｏ番号の降順（Ｆ→
０）に並ぶ組と昇順（０→Ｆ）に並ぶ組とを有し、降順
に並ぶ組のボンディングパッドと昇順に並ぶ組のボンデ
ィングパッドとが交互に並んで割り付け（以下、シフト
状割り付けと呼ぶ）される。また、バンクＡ〜Ｄは、ボ
ンディングパッド７１と同じ順番で、シフト状に割り付
けされる。
に記載の半導体記憶装置のレイアウト図である。半導体
記憶装置は、バンクＡを構成するメモリセルプレート対
６１、６２、バンクＢを構成するメモリセルプレート対
６３、６４、バンクＣを構成するメモリセルプレート対
６５、６６、バンクＤを構成するメモリセルプレート対
６７、６８を有し、更にデータを入出力する６４個の入
出力アンプ７２、及び、中央に配置される１６個のボン
ディングパッド７１を有する。この半導体記憶装置は、
各バンクが一対のメモリセルプレートから構成される４
バンク構成のシングルデータレート（以下、ＳＤＲと呼
ぶ）ＳＤＲＡＭである。各メモリセルプレートは夫々８
ｂｉｔのＩ／Ｏ端子が付属し、メモリセルプレート対は
相互に隣接して配置される。同じバンクのメモリセルプ
レート対は、そのバンクが入力アドレスにより選択され
た際に同時にアクティブな状態となり、メモリセルプレ
ート対の内の１６個のメモリセルが同時に選択される。
ボンディングパッド７１は、Ｉ／Ｏ番号の降順（Ｆ→
０）に並ぶ組と昇順（０→Ｆ）に並ぶ組とを有し、降順
に並ぶ組のボンディングパッドと昇順に並ぶ組のボンデ
ィングパッドとが交互に並んで割り付け（以下、シフト
状割り付けと呼ぶ）される。また、バンクＡ〜Ｄは、ボ
ンディングパッド７１と同じ順番で、シフト状に割り付
けされる。
【０００４】
【発明が解決しようとする課題】上記公報に記載の技術
は、ボンディングパッド７１と共にメモリセルプレート
のＩ／Ｏ端子をシフト状に割り付けすることで、ボンデ
ィングパッドのＩ／Ｏ端子とメモリセルプレート対のＩ
／Ｏ端子とを接続する配線の長さを均等にしている。し
かし、全てのメモリセルプレート対をこのような均等化
レイアウトのために、ボンディングパッド７１と同じ順
番でＩ／Ｏ端子をシフト状に割り付けする必要があるの
で、各メモリ対内の配置について制約が大きい。つま
り、設計の自由度が失われるという問題がある。また、
入出力アンプ７２の数としては、各メモリセルプレート
のＩ／Ｏ端子の数と同数が必要となり、入出力アンプの
数の増加によって有効チップ面積が増大するという問題
もある。
は、ボンディングパッド７１と共にメモリセルプレート
のＩ／Ｏ端子をシフト状に割り付けすることで、ボンデ
ィングパッドのＩ／Ｏ端子とメモリセルプレート対のＩ
／Ｏ端子とを接続する配線の長さを均等にしている。し
かし、全てのメモリセルプレート対をこのような均等化
レイアウトのために、ボンディングパッド７１と同じ順
番でＩ／Ｏ端子をシフト状に割り付けする必要があるの
で、各メモリ対内の配置について制約が大きい。つま
り、設計の自由度が失われるという問題がある。また、
入出力アンプ７２の数としては、各メモリセルプレート
のＩ／Ｏ端子の数と同数が必要となり、入出力アンプの
数の増加によって有効チップ面積が増大するという問題
もある。
【０００５】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、設計
の自由度が大きく且つ有効チップ面積の削減が可能な半
導体記憶装置を提供することを目的とする。
する問題点を解決するためになされたものであり、設計
の自由度が大きく且つ有効チップ面積の削減が可能な半
導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、相互に隣接して配置さ
れる複数のメモリセルプレート対と、前記複数のメモリ
セルプレート対の入出力端子の数に対応して配置され
る、シフト状に入出力割り付けされる複数のボンディン
グパッド、及び、複数の入出力アンプとを有し、前記複
数のメモリセルプレート対の入出力端子と前記複数の入
出力アンプと前記複数のボンディングパッドとが対応す
る入出力バスを介して接続される半導体記憶装置におい
て、前記複数のメモリセルプレート対が同時にアクティ
ブな状態にならないメモリセルプレート２つから構成さ
れることを特徴とする。
め、本発明の半導体記憶装置は、相互に隣接して配置さ
れる複数のメモリセルプレート対と、前記複数のメモリ
セルプレート対の入出力端子の数に対応して配置され
る、シフト状に入出力割り付けされる複数のボンディン
グパッド、及び、複数の入出力アンプとを有し、前記複
数のメモリセルプレート対の入出力端子と前記複数の入
出力アンプと前記複数のボンディングパッドとが対応す
る入出力バスを介して接続される半導体記憶装置におい
て、前記複数のメモリセルプレート対が同時にアクティ
ブな状態にならないメモリセルプレート２つから構成さ
れることを特徴とする。
【０００７】本発明の半導体記憶装置は、メモリセルプ
レート対が同時にアクティブな状態とならないことによ
り、メモリセルプレート対のＩ／Ｏ端子のシフト状割り
付けに際してボンディングパッドと同じ順番で割り付け
する必要がないので、メモリセルプレート対のＩ／Ｏ割
り付けに関する均等化レイアウトの設計の自由度が大き
くなる。また、メモリセルプレート対は、異なるバンク
に属することにより、双方が同時にアクティブな状態に
ならないので、電源ラインからメモリセルプレート対に
流れる電流の最大値がメモリセルプレート１つ分である
ことから、電源ライン、及び、電源回路のパターン幅を
小さくできる。
レート対が同時にアクティブな状態とならないことによ
り、メモリセルプレート対のＩ／Ｏ端子のシフト状割り
付けに際してボンディングパッドと同じ順番で割り付け
する必要がないので、メモリセルプレート対のＩ／Ｏ割
り付けに関する均等化レイアウトの設計の自由度が大き
くなる。また、メモリセルプレート対は、異なるバンク
に属することにより、双方が同時にアクティブな状態に
ならないので、電源ラインからメモリセルプレート対に
流れる電流の最大値がメモリセルプレート１つ分である
ことから、電源ライン、及び、電源回路のパターン幅を
小さくできる。
【０００８】本発明の半導体記憶装置では、前記複数の
メモリセルプレート対で双方の入出力端子が同じ順番に
割り付けられることが好ましい。この場合、各メモリセ
ルプレート対で、相互にＩ／Ｏ端子の配線長が均等化す
る共通の入出力端子として取り扱うことができるので、
均等化レイアウトが容易になる。
メモリセルプレート対で双方の入出力端子が同じ順番に
割り付けられることが好ましい。この場合、各メモリセ
ルプレート対で、相互にＩ／Ｏ端子の配線長が均等化す
る共通の入出力端子として取り扱うことができるので、
均等化レイアウトが容易になる。
【０００９】また、本発明の半導体記憶装置は、ダブル
データレート（以下、ＤＤＲと呼ぶ）ＳＤＲＡＭとして
構成されることが好ましい。この場合、前記複数のメモ
リセルプレート対が、指定されたアドレスに対して、ク
ロック信号の立上り又は立下りで交互に選択される一対
の指定アドレス領域を夫々に有する。かかる構成によ
り、同一のクロック周波数に対して２倍のデータ処理能
力が得られる。
データレート（以下、ＤＤＲと呼ぶ）ＳＤＲＡＭとして
構成されることが好ましい。この場合、前記複数のメモ
リセルプレート対が、指定されたアドレスに対して、ク
ロック信号の立上り又は立下りで交互に選択される一対
の指定アドレス領域を夫々に有する。かかる構成によ
り、同一のクロック周波数に対して２倍のデータ処理能
力が得られる。
【００１０】更に、本発明の半導体記憶装置では、前記
複数のメモリセルプレート対が前記入出力アンプを共用
することが好ましい。この場合、メモリセルプレートの
Ｉ／Ｏに対応する入出力アンプの総数が減少すること
で、有効チップ面積を削減することができる。
複数のメモリセルプレート対が前記入出力アンプを共用
することが好ましい。この場合、メモリセルプレートの
Ｉ／Ｏに対応する入出力アンプの総数が減少すること
で、有効チップ面積を削減することができる。
【００１１】前記入出力バスに冗長配線を有することも
本発明の好ましい態様である。この場合、Ｉ／Ｏ相互間
の配線長が更に均等化する。
本発明の好ましい態様である。この場合、Ｉ／Ｏ相互間
の配線長が更に均等化する。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態例の半
導体記憶装置について図面を参照して説明する。図１
は、本発明の一実施形態例の半導体記憶装置のレイアウ
ト図である。本実施形態例の半導体記憶装置は、ＤＤＲ
−ＳＤＲＡＭとして構成され、１６ｂｉｔのデータが入
出力するＩ／Ｏ端子を備えるメモリセルプレート１１〜
１８、１６個のボンディングパッド１、及び、各メモリ
セルプレートのＩ／Ｏ端子とパッドとの間でデータを入
出力する６４個の入出力アンプ２を有し、各バンクＡ〜
Ｄが独立にアクティブな状態となる４バンク構成を有す
る。
導体記憶装置について図面を参照して説明する。図１
は、本発明の一実施形態例の半導体記憶装置のレイアウ
ト図である。本実施形態例の半導体記憶装置は、ＤＤＲ
−ＳＤＲＡＭとして構成され、１６ｂｉｔのデータが入
出力するＩ／Ｏ端子を備えるメモリセルプレート１１〜
１８、１６個のボンディングパッド１、及び、各メモリ
セルプレートのＩ／Ｏ端子とパッドとの間でデータを入
出力する６４個の入出力アンプ２を有し、各バンクＡ〜
Ｄが独立にアクティブな状態となる４バンク構成を有す
る。
【００１３】従来のＳＤＲ−ＳＤＲＡＭでは、クロック
信号の立上りで読出し動作又は書込み動作（以下、Ｒ／
Ｗと呼ぶ）が行われるのに対し、ＤＤＲ−ＳＤＲＡＭで
は、クロック信号の立上り及び立下りで夫々Ｒ／Ｗが行
われる。つまり、ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤ
ＲＡＭに比べて、同一のクロック周波数に対して２倍の
データ処理能力がある。
信号の立上りで読出し動作又は書込み動作（以下、Ｒ／
Ｗと呼ぶ）が行われるのに対し、ＤＤＲ−ＳＤＲＡＭで
は、クロック信号の立上り及び立下りで夫々Ｒ／Ｗが行
われる。つまり、ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤ
ＲＡＭに比べて、同一のクロック周波数に対して２倍の
データ処理能力がある。
【００１４】メモリセルプレート１１〜１８は、１６ｂ
ｉｔのデータを入出力する指定アドレス領域を選択する
列デコーダ及び行デコーダを有する。ＤＤＲ−ＳＤＲＡ
Ｍには、一般に１つの指定アドレスに対して、クロック
信号の立上りで選択されるＥＶＥＮ側、及び、クロック
信号の立下りで選択されるＯＤＤ側の２つの異なる指定
アドレス領域を有しこれらを指定アドレス領域対として
いる。本実施形態例では、各指定アドレス領域を、入出
力する１６ｂｉｔのデータに対して、第０ｂｉｔ〜第３
ｂｉｔまでを第１区分、第４ｂｉｔ〜第７ｂｉｔまでを
第２区分、第１１ｂｉｔ〜第８ｂｉｔまでを第３区分、
及び、第１５ｂｉｔ〜第１２ｂｉｔまでを第４区分とす
る４つの区分に分割している。
ｉｔのデータを入出力する指定アドレス領域を選択する
列デコーダ及び行デコーダを有する。ＤＤＲ−ＳＤＲＡ
Ｍには、一般に１つの指定アドレスに対して、クロック
信号の立上りで選択されるＥＶＥＮ側、及び、クロック
信号の立下りで選択されるＯＤＤ側の２つの異なる指定
アドレス領域を有しこれらを指定アドレス領域対として
いる。本実施形態例では、各指定アドレス領域を、入出
力する１６ｂｉｔのデータに対して、第０ｂｉｔ〜第３
ｂｉｔまでを第１区分、第４ｂｉｔ〜第７ｂｉｔまでを
第２区分、第１１ｂｉｔ〜第８ｂｉｔまでを第３区分、
及び、第１５ｂｉｔ〜第１２ｂｉｔまでを第４区分とす
る４つの区分に分割している。
【００１５】メモリセルプレート１１〜１８内には、指
定アドレス領域のＥＶＥＮ側とＯＤＤ側とが区分して配
置される。メモリセルプレート１１と１２、１３と１
４、１５と１６、及び、１７と１８は、夫々バンクＡ、
Ｂ、Ｃ、及び、Ｄを構成する。各メモリセルプレート
は、指定アドレス領域対を有し、各メモリセルプレート
対は、指定アドレス領域が第１と第４区分、及び、第２
と第３区分に夫々割り付けられる。ボンディングパッド
１は、JDEC等で標準化されたピン配置に対応させるため
に、図示のようにチップ上の中心からずれた位置に配置
される。ボンディングパッド１は、均等化レイアウトの
ために、シフト状割り付けされる。
定アドレス領域のＥＶＥＮ側とＯＤＤ側とが区分して配
置される。メモリセルプレート１１と１２、１３と１
４、１５と１６、及び、１７と１８は、夫々バンクＡ、
Ｂ、Ｃ、及び、Ｄを構成する。各メモリセルプレート
は、指定アドレス領域対を有し、各メモリセルプレート
対は、指定アドレス領域が第１と第４区分、及び、第２
と第３区分に夫々割り付けられる。ボンディングパッド
１は、JDEC等で標準化されたピン配置に対応させるため
に、図示のようにチップ上の中心からずれた位置に配置
される。ボンディングパッド１は、均等化レイアウトの
ために、シフト状割り付けされる。
【００１６】メモリセルプレート１１と１５、１３と１
７、１２と１６、及び、１４と１８は、夫々メモリセル
プレート対として構成され、Ｉ／Ｏ端子を同じ順番に割
り付けて、同じ番号のＩ／Ｏ端子双方と対応するボンデ
ィングパッド１との間を、対応する入出力アンプ２及び
入出力バスを介して夫々接続する。入出力バスは、Ｉ／
Ｏ相互間に存在する配線長のバラツキを抑えるために、
Ｉ／Ｏ番号０、１５、１、１４、２、１３、３、及び、
１２のボンディングパッド１に接続される経路上に冗長
配線３を有する。冗長配線３は、メモリセルプレート対
で共用された入出力アンプ２とボンディングパッド１と
の配線上の長さが、各Ｉ／Ｏ端子毎に同一の配線負荷イ
ンピーダンスとなるように調整される。
７、１２と１６、及び、１４と１８は、夫々メモリセル
プレート対として構成され、Ｉ／Ｏ端子を同じ順番に割
り付けて、同じ番号のＩ／Ｏ端子双方と対応するボンデ
ィングパッド１との間を、対応する入出力アンプ２及び
入出力バスを介して夫々接続する。入出力バスは、Ｉ／
Ｏ相互間に存在する配線長のバラツキを抑えるために、
Ｉ／Ｏ番号０、１５、１、１４、２、１３、３、及び、
１２のボンディングパッド１に接続される経路上に冗長
配線３を有する。冗長配線３は、メモリセルプレート対
で共用された入出力アンプ２とボンディングパッド１と
の配線上の長さが、各Ｉ／Ｏ端子毎に同一の配線負荷イ
ンピーダンスとなるように調整される。
【００１７】Ｒ／Ｗの際に、ＤＤＲ−ＳＤＲＡＭは、コ
マンド入力に従ったバンク動作により、４つのバンクの
内から該当するバンク１つに属するメモリセルプレート
２つをアクティブな状態にする。このメモリセルプレー
ト２つは、クロック信号の立上り及び立下りに夫々同期
して、メモリセルプレート上を二分した領域の何れか一
方を交互に選択し、アドレス信号に基づいて、行デコー
ダ及び列デコーダが１６個のメモリセルを指定すること
で、１６ｂｉｔの指定アドレス領域が選択される。この
メモリセルプレート２つは、選択された指定アドレス領
域の１６ｂｉｔのデータを対応する入出力アンプ２及び
入出力バスを介して、Ｉ／Ｏ番号０〜１５のボンディン
グパッド１から入出力する。
マンド入力に従ったバンク動作により、４つのバンクの
内から該当するバンク１つに属するメモリセルプレート
２つをアクティブな状態にする。このメモリセルプレー
ト２つは、クロック信号の立上り及び立下りに夫々同期
して、メモリセルプレート上を二分した領域の何れか一
方を交互に選択し、アドレス信号に基づいて、行デコー
ダ及び列デコーダが１６個のメモリセルを指定すること
で、１６ｂｉｔの指定アドレス領域が選択される。この
メモリセルプレート２つは、選択された指定アドレス領
域の１６ｂｉｔのデータを対応する入出力アンプ２及び
入出力バスを介して、Ｉ／Ｏ番号０〜１５のボンディン
グパッド１から入出力する。
【００１８】図２（ａ）及び（ｂ）は、夫々一般的なＤ
ＤＲ−ＳＤＲＡＭにおけるメモリセルプレートの配置を
電源ラインのレイアウトと共に示している。同図（ａ）
では、メモリセルプレート対が同一のバンクで構成され
ている。電源ライン２１、２２、及び、２３は、周囲に
配置される全てのメモリセルプレートの動作電流が流れ
る主ラインであり、同一のバンクのメモリセルプレート
２つは同時にアクティブな状態になるために、メモリセ
ルプレート２つ分の電流、及び、電源供給能力を必要と
するので、幅Ｗ２のパターンで形成される。電源ライン
２４と２５、及び、２６と２７は、ノードＮ１及びノー
ドＮ２から分岐し、各メモリセルプレート対の動作電流
が流れる分岐ラインであり、各メモリセルプレート対が
同一のバンクで構成されるので、メモリセルプレート２
つ分の電流、及び、電源供給能力を有する幅Ｗ２のパタ
ーンで夫々形成される。
ＤＲ−ＳＤＲＡＭにおけるメモリセルプレートの配置を
電源ラインのレイアウトと共に示している。同図（ａ）
では、メモリセルプレート対が同一のバンクで構成され
ている。電源ライン２１、２２、及び、２３は、周囲に
配置される全てのメモリセルプレートの動作電流が流れ
る主ラインであり、同一のバンクのメモリセルプレート
２つは同時にアクティブな状態になるために、メモリセ
ルプレート２つ分の電流、及び、電源供給能力を必要と
するので、幅Ｗ２のパターンで形成される。電源ライン
２４と２５、及び、２６と２７は、ノードＮ１及びノー
ドＮ２から分岐し、各メモリセルプレート対の動作電流
が流れる分岐ラインであり、各メモリセルプレート対が
同一のバンクで構成されるので、メモリセルプレート２
つ分の電流、及び、電源供給能力を有する幅Ｗ２のパタ
ーンで夫々形成される。
【００１９】同図（ｂ）が示すように、本実施形態例で
は、メモリセルプレート対が異なるバンクで構成されて
おり、電源ライン２４と２５、及び、２６と２７は、各
メモリセルプレート対が異なるバンクで構成されるの
で、メモリセルプレート１つに電流、及び、電源供給能
力が幅Ｗ１のパターンで足りる。このように、本実施形
態例の半導体記憶装置は、分岐ラインである電源ライン
２４と２５、及び、２６と２７のパターン幅が従来例に
比べ半分になるので、例えば、数十μｍ程度の寸法が削
減可能である。また、各メモリセルプレート対が異なる
バンクで構成されることにより、夫々が同時にアクティ
ブな状態にならないので、各メモリセルプレート対は同
じ順番にＩ／Ｏ端子が割り付けられ、対応する入出力ア
ンプ２を共用することで、取り扱うデータのＩ／Ｏ数に
換算した入出力アンプの数が従来例に比べて半分にな
る。このため、上記の面積削減効果と合わせると、面積
が約９μｍ×１８μｍのチップを採用した場合、２〜５
％のチップ面積の削減効果がある。
は、メモリセルプレート対が異なるバンクで構成されて
おり、電源ライン２４と２５、及び、２６と２７は、各
メモリセルプレート対が異なるバンクで構成されるの
で、メモリセルプレート１つに電流、及び、電源供給能
力が幅Ｗ１のパターンで足りる。このように、本実施形
態例の半導体記憶装置は、分岐ラインである電源ライン
２４と２５、及び、２６と２７のパターン幅が従来例に
比べ半分になるので、例えば、数十μｍ程度の寸法が削
減可能である。また、各メモリセルプレート対が異なる
バンクで構成されることにより、夫々が同時にアクティ
ブな状態にならないので、各メモリセルプレート対は同
じ順番にＩ／Ｏ端子が割り付けられ、対応する入出力ア
ンプ２を共用することで、取り扱うデータのＩ／Ｏ数に
換算した入出力アンプの数が従来例に比べて半分にな
る。このため、上記の面積削減効果と合わせると、面積
が約９μｍ×１８μｍのチップを採用した場合、２〜５
％のチップ面積の削減効果がある。
【００２０】上記実施形態例によれば、各メモリセルプ
レート対を異なるバンクで構成したことにより、双方の
Ｉ／Ｏ端子は同じ順番で割り付けが可能になり、メモリ
セルプレート対で入出力アンプ２を共用できるので、設
計の自由度が広く有効チップ面積が削減する半導体記憶
装置を提供できる。
レート対を異なるバンクで構成したことにより、双方の
Ｉ／Ｏ端子は同じ順番で割り付けが可能になり、メモリ
セルプレート対で入出力アンプ２を共用できるので、設
計の自由度が広く有効チップ面積が削減する半導体記憶
装置を提供できる。
【００２１】なお、半導体記憶装置にバンクがない場合
においても複数のメモリセルプレート対を有する構造で
あれば、ＤＤＲメモリにおける指定アドレス領域のＥＶ
ＥＮ側又はＯＤＤ側のみを有するメモリセルプレートの
ような、同時にアクティブな状態にならないメモリセル
プレート２つをメモリセルプレート対として配置すれ
ば、均等化レイアウトに関して有効である。
においても複数のメモリセルプレート対を有する構造で
あれば、ＤＤＲメモリにおける指定アドレス領域のＥＶ
ＥＮ側又はＯＤＤ側のみを有するメモリセルプレートの
ような、同時にアクティブな状態にならないメモリセル
プレート２つをメモリセルプレート対として配置すれ
ば、均等化レイアウトに関して有効である。
【００２２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した半導体記
憶装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体記憶装置は、上記実
施形態例の構成にのみ限定されるものでなく、上記実施
形態例の構成から種々の修正及び変更を施した半導体記
憶装置も、本発明の範囲に含まれる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置では、各メモリセルプレート対が異なるバンクで
構成され、双方のＩ／Ｏ端子が同じ順番で割り付けされ
入出力アンプ２を共用できることにより、設計の自由度
が広く有効チップ面積が削減する半導体記憶装置を提供
できるので、チップ上の効率的なレイアウト設計が可能
になり、集積度の高い高速な半導体記憶装置に対応でき
る。
憶装置では、各メモリセルプレート対が異なるバンクで
構成され、双方のＩ／Ｏ端子が同じ順番で割り付けされ
入出力アンプ２を共用できることにより、設計の自由度
が広く有効チップ面積が削減する半導体記憶装置を提供
できるので、チップ上の効率的なレイアウト設計が可能
になり、集積度の高い高速な半導体記憶装置に対応でき
る。
【図１】本発明の一実施形態例の半導体記憶装置のレイ
アウト図である。
アウト図である。
【図２】同図（ａ）及び（ｂ）は、夫々一般的なＤＤＲ
−ＳＤＲＡＭにおけるメモリセルプレートの配置及び電
源ラインのレイアウトを示している。
−ＳＤＲＡＭにおけるメモリセルプレートの配置及び電
源ラインのレイアウトを示している。
【図３】特開平１１−０９７６３３号公報に記載の半導
体記憶装置のレイアウト図である。
体記憶装置のレイアウト図である。
１ ボンディングパッド ２ 入出力アンプ ３ 冗長配線 １１〜１８ メモリセルプレート ２１〜２７ 電源ライン ６１〜６８ メモリセルプレート ６９ 入出力バス ７１ ボンディングパッド ７２ 入出力アンプ Ｎ１，Ｎ２ ノード Ｗ１，Ｗ２ ラインの幅
Claims (6)
- 【請求項１】 相互に隣接して配置される複数のメモリ
セルプレート対と、前記複数のメモリセルプレート対の
入出力端子の数に対応して配置される、シフト状に入出
力割り付けされる複数のボンディングパッド、及び、複
数の入出力アンプとを有し、 前記複数のメモリセルプレート対の入出力端子と前記複
数の入出力アンプと前記複数のボンディングパッドとが
対応する入出力バスを介して接続される半導体記憶装置
において、 前記複数のメモリセルプレート対が同時にアクティブな
状態にならないメモリセルプレート２つから構成される
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のメモリセルプレート対が異な
る２つのバンクから構成されることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記複数のメモリセルプレート対では、
双方の入出力端子が同じ順番に割り付けられることを特
徴とする請求項１又は２に記載の半導体記憶装置。 - 【請求項４】 前記複数のメモリセルプレート対が指定
されたアドレスに対して、クロック信号の立上り又は立
下りで交互に選択される一対の指定アドレス領域を夫々
に有する請求項１〜３の何れかに記載の半導体記憶装
置。 - 【請求項５】 前記複数のメモリセルプレート対が前記
入出力アンプを共用する請求項３又は４に記載の半導体
記憶装置。 - 【請求項６】 前記入出力バスに冗長配線を有する請求
項１〜５の何れかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32084799A JP2001143464A (ja) | 1999-11-11 | 1999-11-11 | 半導体記憶装置 |
| US09/708,656 US6396763B1 (en) | 1999-11-11 | 2000-11-09 | DRAM having a reduced chip size |
| TW089123938A TW462128B (en) | 1999-11-11 | 2000-11-10 | DRAM having a reduced chip size |
| KR1020000066927A KR100350590B1 (ko) | 1999-11-11 | 2000-11-11 | 칩 사이즈가 감소된 ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32084799A JP2001143464A (ja) | 1999-11-11 | 1999-11-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143464A true JP2001143464A (ja) | 2001-05-25 |
Family
ID=18125919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32084799A Pending JP2001143464A (ja) | 1999-11-11 | 1999-11-11 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6396763B1 (ja) |
| JP (1) | JP2001143464A (ja) |
| KR (1) | KR100350590B1 (ja) |
| TW (1) | TW462128B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4378015B2 (ja) * | 2000-02-28 | 2009-12-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | メモリ・チップ |
| US7088604B2 (en) * | 2001-03-15 | 2006-08-08 | Micron Technology, Inc. | Multi-bank memory |
| US7463267B2 (en) * | 2006-10-26 | 2008-12-09 | Lsi Corporation | System for interleaved storage of video data |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085241B2 (ja) * | 1997-04-11 | 2000-09-04 | 日本電気株式会社 | 半導体記憶装置 |
| KR100266750B1 (ko) * | 1997-11-20 | 2000-09-15 | 윤종용 | 행 프리 챠아지 시간을 줄일 수 있는 고밀도 반도체 메모리 장치 |
| JPH11197633A (ja) | 1998-01-06 | 1999-07-27 | Nesutaa:Kk | 廃棄物発酵装置 |
| JP4226686B2 (ja) * | 1998-05-07 | 2009-02-18 | 株式会社東芝 | 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ |
| JP2000195291A (ja) * | 1998-12-28 | 2000-07-14 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその冗長救済方法 |
-
1999
- 1999-11-11 JP JP32084799A patent/JP2001143464A/ja active Pending
-
2000
- 2000-11-09 US US09/708,656 patent/US6396763B1/en not_active Expired - Lifetime
- 2000-11-10 TW TW089123938A patent/TW462128B/zh not_active IP Right Cessation
- 2000-11-11 KR KR1020000066927A patent/KR100350590B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010051619A (ko) | 2001-06-25 |
| KR100350590B1 (ko) | 2002-08-29 |
| US6396763B1 (en) | 2002-05-28 |
| TW462128B (en) | 2001-11-01 |
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