JP2004363124A - 容量素子及びその製造方法、半導体装置及びその製造方法 - Google Patents

Abstract

【課題】クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続やメモリ部の特性保護に関し高信頼性をもたらす容量素子及びその製造方法、半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１に素子分離絶縁膜１２、隣接する素子領域にはＭＯＳ型素子１３が形成されている。素子分離絶縁膜１２上方の絶縁膜１４上に下部電極１５が形成され、層間の絶縁膜１６が形成されている。トレンチ１７に強誘電体膜１８が埋め込まれ底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上にある。強誘電体膜１８上に上部電極１９が形成されその上及び周辺の絶縁膜１６上は保護膜２０で覆われている。保護膜２０及び絶縁膜１６上に層間の絶縁膜２１が形成されている。絶縁膜２１上に各接続孔Ｈ１〜Ｈ３が形成され、各配線部材２２が引き出されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特にＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを有する半導体集積回路を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは、高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは、強誘電体膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用した高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極の間に強誘電体膜を介した容量素子がマトリクス状に配列されるメモリセル構成を有し、高集積性に優れている。
【０００３】
図９は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。半導体基板１０１上に素子分離絶縁膜１０２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１０３が形成されている。ＭＯＳ型素子１０３上を含め全面に層間絶縁膜１０４が形成されている。
【０００４】
所定領域における素子分離絶縁膜１０２上方の層間の絶縁膜１０４上に下部電極１０５が一方向に伸びるように形成されている。下部電極１０５上方には上部電極１０７に繋がる上部配線１１０が上記一方向に交差するように伸長し形成されている。下部電極１０５と上部電極１０７の間に強誘電体膜１０６を配している。両電極１０５，１０７、その間の強誘電体膜１０６によって形成される容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１０を構成している。
【０００５】
メモリ部Ｍ１０には保護膜１０８が形成されている。保護膜１０８は水素バリア膜であり、トランジスタ特性向上、安定化のための水素シンター処理（水素雰囲気中の熱処理）に関係し、水素を侵入し難くして容量素子を保護する機能を有する。保護膜１０８は、例えばＡｌ_ｘＯ_ｙやＳｉ_ｘＮ_ｙ等で構成される。このようなメモリ部Ｍ１０、ＭＯＳ型素子１０３上の絶縁膜１０４を覆うように層間の絶縁膜１０９が形成されている。絶縁膜１０９に各接続孔Ｈ１〜Ｈ３が形成され、各接続配線が引き出されている。上部配線１１０は、ワード線となる。配線１１１は、ＭＯＳ型素子１０３の選択トランジスタと下部電極１０５の副ビット線を繋ぐ配線である。配線１１２は主ビット線に繋がる配線である。
【０００６】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０５の副ビット線電位と上部配線１１０のワード線電位の関係を制御して、それぞれ強誘電体膜１０６を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、選択トランジスタ１０３及び主ビット線に伝達される。このようなプログラム制御を開示するクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００７】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００８】
【発明が解決しようとする課題】
図９において、ＭＯＳ型素子１０３、すなわち選択トランジスタ等から引き出される配線１１１，１１２の接続孔Ｈ２，３のアスペクト比がメモリ部Ｍ１０にある接続孔Ｈ１のそれと比較して非常に大きい。よって、エレクトロマイグレーションの信頼性に欠け、部分的に高抵抗化する懸念がある。
【０００９】
また、接続孔Ｈ１〜３にはＣＶＤ（化学気相成長）技術を利用してＷ（タングステン）プラグを埋め込むことがある。その場合、ＣＶＤ−Ｗの埋め込み不十分によるスリット発生を避けるため、接続孔Ｈ１〜３サイズはチップ内部すべて同じデザインルールにされる。そうなると、接続孔Ｈ１〜３は、メモリ部Ｍ１０における小さな接続孔Ｈ１のサイズに合わせられる。結果、Ｗ配線抵抗に依存して応答速度等、電気特性的な制約を受ける。
【００１０】
また、メモリ部Ｍ１０における上部電極１０４及び下部電極１０２はＰｔ等、化学反応エッチングが困難な部材で形成され、強誘電体膜１０６の加工が例えば上部電極１０４のパターニングと同時に行われる。このため、物理的にエッチングされる傾向が高く、強誘電体膜１０６のダメージが懸念される。特にエッチ面を含めて結晶構造が変わる可能性があり、データ保持特性の劣化等、信頼性を損なう恐れがある。
【００１１】
また、メモリ部Ｍ１０を覆う保護膜１０８は、下部電極１０５上から強誘電体膜１０６と上部電極１０７の側部、及び上部電極１０７の上部を被覆している。これにより、保護膜１０８は段差被覆性を損なう恐れがある。これにより、容量素子の特性の劣化、ひいてはメモリの信頼性の低下が懸念される。
【００１２】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続やメモリ部の特性保護に関し高信頼性をもたらす容量素子及びその製造方法、半導体装置及びその製造方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る容量素子は、第１絶縁膜上の第１電極部材と、前記第１電極部材上の第２絶縁膜と、前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、を具備したことを特徴とする。
【００１４】
上記本発明に係る容量素子によれば、強誘電体膜が第２絶縁膜の平坦化同一面上にある。これにより、保護膜は第２電極部材の段差を被覆できればよく、段差被覆の信頼性は向上する。
なお、保護膜は少なくとも水素バリアとして機能する膜であることを特徴とする。強誘電体膜の特性劣化を招く還元雰囲気での酸素欠損を防ぐために設けられる。
また、第２電極部材の上部に接続される配線部材をさらに含むことを特徴とする。配線の引き回しや加工の容易性が得られる。
【００１５】
本発明に係る容量素子の製造方法は、第１絶縁膜上に第１電極部材を形成する工程と、前記第１電極部材上に第２絶縁膜を形成する工程と、前記第２絶縁膜に前記第１電極部材の一部が露出するトレンチを形成する工程と、前記トレンチ内を埋める強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同時に平坦化する工程と、前記強誘電体膜上に第２電極部材を形成する工程と、前記第２電極部材及びその周辺の前記第１絶縁膜上を保護膜で覆う工程と、を具備したことを特徴とする。
【００１６】
上記本発明に係る容量素子の製造方法によれば、第２絶縁膜のトレンチによって強誘電体膜が形作られる。これにより、強誘電体膜の微細加工が容易で、制御性もよく、かつダメージが抑えられるので信頼性が得られる。強誘電体膜及び第２絶縁膜を同時に平坦化することにより、保護膜は第２電極部材の段差を被覆すればよく、段差被覆の信頼性は向上する。
【００１７】
また、上記本発明に係る容量素子の製造方法において、前記保護膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に前記強誘電体膜上の前記保護膜を露出させる開孔部を形成する工程と、前記開孔部底部の前記保護膜を除去する工程と、前記第３絶縁膜上に前記第２電極部材の上部に接続される配線部材を形成する工程と、をさらに含むことを特徴とする。これにより、配線の引き回しや加工の容易性が得られる。
【００１８】
なお、上記本発明に係る容量素子の製造方法において、前記保護膜は少なくとも水素バリアとして設けることを特徴とする。また、前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする。
【００１９】
本発明に係る半導体装置は、半導体基板に形成されたトランジスタと、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００２０】
上記本発明に係る半導体装置によれば、強誘電体膜が第２絶縁膜の平坦化同一面上にある。これにより、保護膜は第２電極部材の段差を被覆できればよく、段差被覆の信頼性は向上する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２１】
また、上記本発明に係る半導体装置において、前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする。強誘電体メモリとして信頼性が得られる構成が期待できる。
【００２２】
上記いずれかの本発明に係る半導体装置において、前記第２電極部材との接続部に伴うホール径より前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホール径の方が大きいことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現する。
【００２３】
上記いずれかの本発明に係る半導体装置において、前記第２電極部材との接続部に伴うホールを埋める導電材料と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホールを埋める導電材料は異なることを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適な構成を選ぶことができる。
【００２４】
上記いずれかの本発明に係る半導体装置において、少なくとも前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第２絶縁膜内の第１の導電材料と、前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第３絶縁膜内の第２の導電材料とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適な構成となる。
【００２５】
本発明に係る半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上に前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２６】
上記本発明に係る半導体装置の製造方法によれば、第２絶縁膜のトレンチによって強誘電体膜が形作られる。これにより、同じ大きさの強誘電体膜を複数配する微細加工の制御性、容易性が得られ、かつダメージが抑えられるので信頼性が得られる。強誘電体膜及び第２絶縁膜を同時に平坦化することにより、保護膜は第２電極部材の段差を被覆すればよく、段差被覆の信頼性は向上する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２７】
上記本発明に係る半導体装置の製造方法において、前記第２電極部材との接続部に伴う第１のホール径を有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のホール径を有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適なホール径を選ぶことができる。
【００２８】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う少なくとも等方性のホールを有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う少なくとも異方性のホールを有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するための好適なエッチング方法を選ぶことができる。
【００２９】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のコンタクトホールを形成する工程と、前記第１、第２のコンタクトホールに導電材料を埋め込む工程とを含み、前記第１、第２のコンタクトホールに埋め込む導電材料はそれぞれ少なくとも一部が異なる工程を経て異なる導電材料が用いられ、かつ前記第３絶縁膜上には同じ導電材料が配されることを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するより効率的な方法が適用される。
【００３０】
上記いずれかの本発明に係る半導体装置の製造方法において、前記配線部材を形成する工程において、前記保護膜を形成する前または後の段階で、予め前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部に伴う所定ホールを形成する工程と、前記所定ホールに所定の導電材料を埋め込む工程と、を具備したことを特徴とする。より深いホールに対する接続部の確実な引き出し配線を実現するより効率的な方法が適用される。
【００３１】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図２、図３は、図１の構成を実現するための途中工程を順に示す断面図である。
【００３２】
図１において、シリコンでなる半導体基板１１に素子分離絶縁膜１２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１３が形成されている。ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４が形成されている。所定領域における素子分離絶縁膜１２上方の絶縁膜１４上に下部電極１５が一方向に伸びるように形成されている。下部電極１５上を含む全面に層間の絶縁膜１６が形成されている。絶縁膜１６は平坦化されている。下部電極１５上の絶縁膜１６には選択的な除去部、例えばトレンチ１７が形成されている。このトレンチ１７に強誘電体膜１８が埋め込まれている。強誘電体膜１８は底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上にある。強誘電体膜１８上に上部電極１９が形成されている。この上部電極１９及びその周辺の絶縁膜１６上は保護膜２０で覆われている。保護膜２０及び絶縁膜１６上に層間の絶縁膜２１が形成されている。絶縁膜２１上に各接続孔Ｈ１〜Ｈ３が形成され、各配線部材２２が引き出されている。上部配線２２１は、ワード線となる。配線２２２は、ＭＯＳ型素子１３のソース領域Ｓと下部電極１５（副ビ
ット線）を繋ぐ配線である。配線２２３はＭＯＳ型素子１３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００３３】
下部電極１５と上部電極１９の間に強誘電体膜１８を配し、容量素子が構成されている。容量素子は、強誘電体膜１８をトレンチ１７に埋め込んだ形態となっており、上部電極１９及びその周辺の絶縁膜１６上は保護膜２０で覆われている。保護膜２０は強誘電体膜１８の特性劣化を招く酸素欠損を防ぐための水素バリア膜である。保護膜２０は例えばＡｌ_ｘＯ_ｙやＴｉ−Ａｌ−Ｎ等で構成され、水素シンター処理における強誘電体膜１８への水素侵入を阻止する。なお、Ｔｉ−Ａｌ−Ｎ系合金は導電性があるため、ホール開孔する際同時に電極間を分離する必要がある。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１を構成している。
【００３４】
次に、図２、図３を参照して図１の構成を実現する工程について説明する。
図２に示すように、シリコンでなる半導体基板１１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜１２を形成する。素子分離絶縁膜１２相互間の素子領域にＭＯＳ型素子１３を形成する。すなわち、ゲート絶縁膜１３１、ポリシリコン層を順次形成してゲート電極１３２をパターニングする。その後、ゲート電極１３２の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１３３を不純物イオン注入により形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によりゲート電極１３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１３４を形成する。次に、ゲート電極１３２の領域及びスペーサ１３４をマスクにしてソース／ドレインの高濃度領域１３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極１３２上部をシリサイド化するポリサイド構造、または、ゲート電極１３２及びソース／ドレイン領域（１３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００３５】
次に、ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４を形成する。絶縁膜１４はリフロー法等の実施可能な段差被覆性に優れた膜が適用される。次に、スパッタ法を用いて絶縁膜１４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極１５を形成する。次に、ＣＶＤ法により下部電極１５上及び前記ＭＯＳ型素子１３上を覆う層間の絶縁膜１６を形成する。フォトリソグラフィ技術、異方性エッチング技術を利用して下部電極１５上の絶縁膜１６には選択的な除去部、例えばトレンチ１７が形成される。このトレンチ１７内に強誘電体膜１８を埋め込む。強誘電体膜１８は様々考えられ、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）系や、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系が用いられる。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）やＳＴＯ（ＳｒＴｉＯ_３）などを利用することも考えられる。強誘電体膜１８は、ゾル・ゲル法等の溶液塗布法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。
【００３６】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）法を用い、強誘電体膜１８を所定の厚さにするべく、絶縁膜１６と共に平坦化する。これにより、強誘電体膜１８は１００〜３００ｎｍの範囲の所定厚さにされ、底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上に配されるようになる。
【００３７】
次に、図３に示すように、スパッタ法を用いて強誘電体膜１８上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成し、パターニングする。これにより、上部電極１９を形成する。次に、スパッタ法やＣＶＤ法を用いて上部電極１９上及び絶縁膜１６上に保護膜２０を形成する。保護膜２０は上述したように強誘電体膜１８の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ_２Ｏ_３等を所定の厚さで被覆する。保護膜２０は上部電極１９上及びその周辺の絶縁膜１６上を被膜するようパターニングされる。次に、保護膜２０上及び絶縁膜１６上を含む全面に層間の絶縁膜２１を形成する。
【００３８】
次に、絶縁膜２１に対してフォトリソグラフィ工程、エッチング工程を経てホールＨ１〜Ｈ３を形成する。ホールＨ１〜Ｈ３は同時に形成してもよい。初めのうちは層間の絶縁膜（２１，１６，１４）を、選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜２０をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。各ホールについて、間口を大きくするテーパーエッチング技術を設けてもよい。また、一番浅いホールＨ１を別工程で形成することも考えられる。また、ホールＨ１〜Ｈ３は、異なる径をもって形成してもよい。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできないとする。このホールＨ１に合わせることなく、より深いホールＨ２，Ｈ３の径をホールＨ１の径より大きくすることもできる。
【００３９】
その後、ホールＨ１〜Ｈ３に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によりＡｌ合金またはＷ等を充填し各配線部材２２を形成する。これにより、図１に示すような構成が実現される。
【００４０】
上記第１実施形態及び方法によれば、強誘電体膜１８は、層間の絶縁膜１６に形成したトレンチ１７によって形作られる。これにより、同じ大きさの強誘電体膜１８を複数配するうえで微細加工の制御性、容易性が得られる。埋め込み形態の強誘電体膜１８によって、結晶化のアニールを含む熱処理工程では低融点金属物質（例えばＰＺＴならＰｂ）が横方向へ流出するのを少なく抑えることができ、特性制御が容易となる。また、強誘電体膜１８の配列ピッチもより狭めることができ、高集積化に寄与する。
また、埋め込み形態の強誘電体膜１８によって、ダメージが抑えられるので信頼性が得られる。すなわち、強誘電体膜１８はエッチング加工をしないので、ダメージ回復のためのリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。例えば、上部電極１９を形成後にリカバリー酸化工程が導入される場合、低温化または不要化する傾向に改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。
また、保護膜２０は上部電極１９の段差を被覆すればよく、段差被覆の信頼性は向上する。また、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。
これら総合的な構成によれば、配線部材２２に関し、ホールＨ１〜Ｈ３を伴う各接続部のアスペクト比の差が小さくなるよう改善される。
【００４１】
なお、配線部材２２中でＷプラグを用いる場合、ホールＨ２，Ｈ３内はＷで充填する。一方、ホールＨ１は絶縁膜２１上の上部配線２２１と共にＡｌ合金で構成するとよい。さらに、絶縁膜２１上に配される配線２２２，２２３もＡｌ合金を形成してパターニングする。
【００４２】
図４は、本発明の第２実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図５は、図４の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
【００４３】
この実施形態では、配線部材２２に関し、接続プラグ２２ｐを用いることを示している。前記図２で説明したような工程を経て層間の絶縁膜２１までを形成する。次に、異方性エッチング技術を用いてホールＨ２，Ｈ３を形成する。ホールＨ２，Ｈ３内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整える。これにより、接続プラグ２２ｐが形成される。より深いホールＨ２，Ｈ３の径を後述するホールＨ１の径より大きくし、コンタクトの信頼性を向上させることもできる。（図５）。次に、ホールＨ１を形成する。浅いホールＨ１は、ここでは等方性の傾向のあるエッチングを施し等方ホールとする。次に、バリアＴｉＮ（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１を埋める上部配線２２１を形成すると共に絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図４の構成が実現される。
【００４４】
上記第２実施形態及び方法によれば、第１実施形態と同様の効果が得られる。すなわち、埋め込み形態の強誘電体膜１８による微細加工の制御性、容易性、特性制御性、信頼性、高集積性が得られ、かつ、保護膜２０の段差被覆の信頼性は向上する。図示しないが、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。また、ホールＨ１〜Ｈ３は、異なる径をもって形成することができる。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできない場合、このホールＨ１に合わせることなく、より深いホールＨ２，Ｈ３の径をホールＨ１の径より大きくする。そして、一番浅いホールＨ１を別工程で形成し、しかも異方性と等方性を組み合わせたホールエッチにより、ホール間口を大きくすることができる。これら総合的な構成によれば、配線部材２２に関し、ホールＨ１〜Ｈ３を伴う各接続部のアスペクト比の差が小さくなり、かつ埋め込み易くなるよう改善される。
【００４５】
図６は、本発明の第３実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図７は、図６の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
【００４６】
この実施形態では、配線部材２２に関し、接続プラグ２２ｐを用いることを示している。前記図２で説明したような工程を経て保護膜２０までを形成する。次に、絶縁膜１６に対し、異方性エッチング技術を用いてホールＨ２ａ，Ｈ３ａを形成する。ホールＨ２ａ，Ｈ３ａ内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整える。これにより、接続プラグ２２ｐが形成される。ホールＨ２ａ，Ｈ３ａは、後述するホールＨ２ｂ，Ｈ３ｂより径が大きく、これにより合わせ余裕を設けることができる（図７）。次に、絶縁膜２１を形成する。次に、ホールＨ１，Ｈ２ｂ，Ｈ３ｂを同時に形成する。各ホールＨ１，Ｈ２ｂ，Ｈ３ｂは一様に浅く、ここでは異方性と等方性の傾向のあるエッチングを組み合わせ、間口付近を等方ホールとする。ここでの等方エッチング手法は、いわゆるドライエッチャー、もしくはフッ酸系水溶液によるウェットエッチャー等に限定されない。次に、ＴｉやＴｉＮ等のバリア（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１，Ｈ２ｂ，Ｈ３ｂを埋める上部配線２２１、絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図６の構成が実現される。
【００４７】
図８は、上記第３実施形態の方法に係る変形例であり、図６の構成を実現するための途中工程を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付す。
前記図２で説明したような工程を経て上部電極１９までを形成する。次に、絶縁膜１６に対し、異方性エッチング技術を用いてホールＨ２ａ，Ｈ３ａを形成する。ホールＨ２ａ，Ｈ３ａ内は図示しないＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＷで充填する。エッチバック法等でＷの充填形態を整え、接続プラグ２２ｐを構成する（図８）。次に、保護膜２０を形成し、さらに、絶縁膜２１を形成する。次に、前記図７と同様に等方ホールＨ１，Ｈ２ｂ，Ｈ３ｂを同時に形成する。次に、ＴｉやＴｉＮ等のバリア（図示せず）、Ａｌ合金のスパッタリング、パターニングによって、絶縁膜２１上にホールＨ１，Ｈ２ｂ，Ｈ３ｂを埋める上部配線２２１、絶縁膜２１上に配される配線２２２，２２３を形成する。これにより、図６の構成が実現される。
【００４８】
上記第３実施形態及び方法、また、その変形例によれば、第１実施形態と同様の効果が得られる。すなわち、埋め込み形態の強誘電体膜１８による微細加工の制御性、容易性、特性制御性、信頼性、高集積性が得られ、かつ、保護膜２０の段差被覆の信頼性は向上する。図示しないが、保護膜２０は絶縁膜１６上全面に形成したまま絶縁膜２１を形成してもよい。これにより、平坦性向上に寄与する。また、ホールＨ２ａ，Ｈ３ａは、ホールＨ１，Ｈ２ｂ，Ｈ３ｂよりも大きな径で形成してコンタクト余裕を設けることができる。例えば、メモリ部Ｍ１におけるホールＨ１は制約があって大きくできない場合、このホールＨ１に合わせることなく、より余裕のあるホールＨ２ａ，Ｈ３ａの径をホールＨ１の径より大きくする。そして、ホール径がより狭く、一様に浅くなったＨ１，Ｈ２ｂ，Ｈ３ｂは、等方ホールの傾向でホール間口を大きくすることができる。これら総合的な構成によれば、配線部材２２に関し、ホールＨ１，Ｈ２ａ，Ｈ３ａ，Ｈ２ｂ，Ｈ３ｂを伴う各接続部のアスペクト比の差が小さくなり、かつ埋め込み易くなるよう改善される。
【００４９】
なお、上記各実施形態及び方法において、絶縁膜１４上に下部電極１５が形成されるが、絶縁膜１４上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に下部電極１５が形成されるようにしてもよい。また、強誘電体膜１８上に上部電極１９が形成されるが、強誘電体膜１８上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に上部電極１９が形成されるようにしてもよい。このような高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜は、下部電極１５とその下層との密着性または上部電極１９とその下層との密着性の向上や、酸素トラップとして寄与する。
【００５０】
下部電極１５及び上部電極１９は、特に熱、化学的安定性の優れた材料が要求され、Ｐｔ等貴金属がベースになっている。熱、化学的安定性が増せば、反応性のエッチングが難しくなってくる。よって、下部電極１５及び上部電極１９のパターニングはバイアスによる物理的なエッチングに頼る傾向が強い。その点、下部電極１５及び上部電極１９のパターニングは、強誘電体膜１８の形成に関係なくそれぞれ独立して行われるので強誘電体膜１８の信頼性を劣化させない。
【００５１】
以上説明したように、本発明によれば、容量素子の容量絶縁膜として用いられる強誘電体膜は、平坦化同一面上にある層間の絶縁膜に形成したトレンチによって形作られる。これにより、同じ大きさの強誘電体膜を複数配するうえで微細加工の制御性、容易性、容量素子特性制御の容易性、高集積性が得られる。また、エッチング加工をしない埋め込み形態の強誘電体膜によって、ダメージが抑えられるのでリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。また、水素バリアとしての保護膜は、上部電極の段差を被覆すればよく、段差被覆の信頼性は向上する。これら総合的な構成によれば、メモリ部の領域の高さは、隣接する層間の絶縁膜との膜厚差をより小さくする方向に改善される。これにより、周辺回路との配線部材に関し、各接続部のアスペクト比の差が小さくなるよう改善される。この結果、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続やメモリ部の特性保護に関し高信頼性をもたらす容量素子及びその製造方法、半導体装置及びその製造方法を提供することができる。なお、実施例では、クロスポイント型に関して説明したが、いわゆるスタック型やプレナー型と称するＦｅＲＡＭを構成する半導体装置及びその製造にも応用できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図１の構成を実現するための途中工程を示す第２断面図。
【図４】本発明の第２実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図５】図４の構成を実現するための途中工程を示す断面図。
【図６】本発明の第３実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図７】図６の構成を実現するための途中工程を示す断面図。
【図８】第３実施形態に係る変形例であり、図６の構成を実現するための途中工程を示す断面図。
【図９】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【符号の説明】
１１，１０１…半導体基板、１２，１０２…素子分離絶縁膜、１３，１０３…ＭＯＳ型素子、１３１…ゲート絶縁膜、１３２…ゲート電極、１３３…ソース／ドレインの低濃度領域、１３４…スペーサ、１３５…ソース／ドレインの高濃度領域、１４，１６，２１，１０４…絶縁膜、１５，１０５…下部電極、１７…トレンチ、１８，１０６…強誘電体膜、１９，１０７…上部電極、２０，１０８…保護膜、２２…配線部材、２２ｐ…接続プラグ、２２１，１１０…上部配線、２２２，２２３，１１１，１１２…配線、Ｈ１〜Ｈ３，Ｈ２ａ，Ｈ２ｂ，Ｈ３ａ，Ｈ３ｂ…ホール、Ｍ１，Ｍ１０…メモリ部。

Claims (17)

1. 第１絶縁膜上の第１電極部材と、
   前記第１電極部材上の第２絶縁膜と、
   前記第２絶縁膜の選択的な除去部と、
   前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、
   前記強誘電体膜上の第２電極部材と、
   前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、
   を具備したことを特徴とする容量素子。
2. 前記保護膜は少なくとも水素バリアとして機能する膜であることを特徴とする請求項１記載の容量素子。
3. 前記第２電極部材の上部に接続される配線部材をさらに含むことを特徴とする請求項１または２記載の容量素子。
4. 第１絶縁膜上に第１電極部材を形成する工程と、
   前記第１電極部材上に第２絶縁膜を形成する工程と、
   前記第２絶縁膜に前記第１電極部材の一部が露出するトレンチを形成する工程と、
   前記トレンチ内を埋める強誘電体膜を形成する工程と、
   前記強誘電体膜及び前記第２絶縁膜を同時に平坦化する工程と、
   前記強誘電体膜上に第２電極部材を形成する工程と、
   前記第２電極部材及びその周辺の前記第１絶縁膜上を保護膜で覆う工程と、
   を具備したことを特徴とする容量素子の製造方法。
5. 前記保護膜上に第３絶縁膜を形成する工程と、
   前記第３絶縁膜上に前記強誘電体膜上の前記保護膜を露出させる開孔部を形成する工程と、
   前記開孔部底部の前記保護膜を除去する工程と、
   前記第３絶縁膜上に前記第２電極部材の上部に接続される配線部材を形成する工程と、
   をさらに含むことを特徴とする請求項４記載の容量素子の製造方法。
6. 前記保護膜は少なくとも水素バリアとして設けることを特徴とする請求項１または２記載の容量素子の製造方法。
7. 前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする請求項４〜６いずれか一つに記載の容量素子の製造方法。
8. 半導体基板に形成されたトランジスタと、
   前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、
   前記第１絶縁膜上に選択的に形成された第１電極部材と、
   前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、
   前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、
   前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、
   前記強誘電体膜上の第２電極部材と、
   前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、
   前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、
   前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、
   を具備したことを特徴とする半導体装置。
9. 前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする請求項８記載の半導体装置。
10. 前記配線部材において、前記第２電極部材との接続部に伴うホール径より前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホール径の方が大きいことを特徴とする請求項８または９記載の半導体装置。
11. 前記配線部材において、前記第２電極部材との接続部に伴うホールを埋める導電材料と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴うホールを埋める導電材料は異なることを特徴とする請求項８〜１０いずれか一つに記載の半導体装置。
12. 前記配線部材において、少なくとも前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第２絶縁膜内の第１の導電材料と、前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との接続部に伴う各ホールを埋める前記第３絶縁膜内の第２の導電材料とを含むことを特徴とする請求項８〜１０いずれか一つに記載の半導体装置。
13. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に第１電極部材を形成する工程と、
    前記第１電極部材上及び前記トランジスタ上を覆う第２絶縁膜を形成する工程と、
    前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、
    前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、
    前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、
    前記強誘電体膜上に第２電極部材を形成する工程と、
    少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、
    前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材を形成する工程と、
    を具備したことを特徴とする半導体装置の製造方法。
14. 前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のホール径を有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のホール径を有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う少なくとも等方性のホールを有するコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う少なくとも異方性のホールを有するコンタクトホールを形成する工程と、前記各コンタクトホールに導電材料を埋め込む工程とを含むことを特徴とする請求項１３または１４記載の半導体装置の製造方法。
16. 前記配線部材を形成する工程において、前記第２電極部材との接続部に伴う第１のコンタクトホールを形成する工程と、前記第１電極部材との接続部または前記トランジスタの活性領域との接続部に伴う第２のコンタクトホールを形成する工程と、前記第１、第２のコンタクトホールに導電材料を埋め込む工程とを含み、
    前記第１、第２のコンタクトホールに埋め込む導電材料はそれぞれ少なくとも一部が異なる工程を経て異なる導電材料が用いられ、かつ前記第３絶縁膜上には同じ導電材料が配されることを特徴とする請求項１３〜１５いずれか一つに記載の半導体装置の製造方法。
17. 前記配線部材を形成する工程において、前記保護膜を形成する前または後の段階で、予め前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部に伴う所定ホールを形成する工程と、前記所定ホールに所定の導電材料を埋め込む工程と、を具備したことを特徴とする請求項１３〜１６いずれか一つに記載の半導体装置の製造方法。

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