JP2012015828A

JP2012015828A - 可変遅延回路、記録装置、遅延量校正方法

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Publication number: JP2012015828A
Application number: JP2010150798A
Authority: JP
Inventors: Maki Endo; 真樹遠藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-07-01
Filing date: 2010-07-01
Publication date: 2012-01-19
Also published as: US8305858B2; US20120002528A1; TW201214427A

Abstract

【課題】ディレイラインについての遅延量校正のために校正用ディレイラインを不要とし、また校正のバラツキをなくす。
【解決手段】入力信号（エッジパルス）を遅延させるディレイラインに対し、例えば９Ｔ区間などの校正期間に、例えば１Ｔ時間分などの単位遅延量を設定する。そして入力信号にテストパルスを重畳させ、また該テストパルスに対して単位遅延量を持つ比較用パルスを発生させる。そして比較用パルスと、ディレイラインを経て単位遅延量が与えられたテストパルスとの位相比較を行い、単位遅延量に相当する単位遅延制御値を判定する。この判定した単位遅延制御値を校正結果の単位遅延制御値として、以後のディレイラインの遅延量の設定に用いる。
【選択図】図１２

Description

本発明は可変遅延回路、記録装置、遅延量校正方法に関し、例えば記録装置の記録駆動パルスの生成に用いるエッジパルスに対するディレイラインの遅延量設定について好適な技術に関する。

特開２００２−３２４３６９号公報特開２０００−１３４０７２号公報

半導体レーザを用いた光ディスクへの記録特性を維持し、安定的に記録を行うためには、記録レーザを駆動するレーザ駆動パルスの調整が行われる。例えばレーザ駆動パルスの所定のパルスエッジタイミングを調整することが行われる。
このため、レーザ駆動パルスの生成回路系では、レーザ駆動パルスを構成する各エッジタイミングを示したエッジパルスをそれぞれディレイラインに入力する。そして、各ディレイラインの遅延量を可変することで、各エッジタイミングを調整し、それらを用いた演算で、レーザ駆動パルスを生成する。

このようなレーザ駆動パルスを生成する回路としては、ディレイラインの遅延量が精度良く設定される必要がある。例えばディレイラインは、所定の遅延時間を持つ遅延素子が多数段直列接続され、入力信号が通過する段数を制御することで、可変遅延回路として構成される。ここで、各遅延素子の遅延量は温度状況によって変動する。このような変動に対して、適宜遅延段数が調整され、入力信号（例えばエッジパルス）に対して所定の遅延量が得られるようにしなければ、レーザ駆動パルスが最適化されない。
このためには、ディレイラインによる遅延量設定を校正していく校正回路、例えば特許文献１、２に挙げたようなＤＬＬ（Delay Locked Loop）を搭載することも考えられている。
その一方で、回路構成の簡略化や、より精度の高い遅延量設定も求められる。

本発明では、例えばレーザ駆動パルスの生成回路系に用いられる可変遅延回路として、高い精度での遅延量の校正機能を備えるようにする。また著しい回路構成規模の増大を招かないようにもする。

本発明の可変遅延回路は、遅延量が可変設定可能なディレイラインと、上記ディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延設定を行う遅延設定部と、校正期間において、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させるパルス発生器と、上記校正期間において、上記遅延設定部に単位遅延制御値を与えて上記ディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として上記遅延設定部に供給する単位遅延判定部とを備える。
また上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する。
また上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、上記入力信号に与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での上記ディレイラインの遅延段数を設定し、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して上記遅延設定部に供給する。
或いは、上記遅延設定部は、上記単位遅延制御値に基づく上記遅延素子の電源電圧の設定と、上記入力信号に与えるべき遅延量に応じた上記ディレイラインの遅延段数の設定を行い、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して上記遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ／ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ／ダウンされるメインカウンタとを有している。

本発明の記録装置は、記録媒体に対して、記録駆動パルスに応じた記録動作を行って情報記録を行うヘッド部と、記録データに基づいて上記記録駆動パルスを生成する記録駆動パルス生成部とを備える。
そして上記記録駆動パルス生成部は、記録データに応じた上記記録駆動パルスを形成する際のタイミング調整対象となる１又は複数のエッジタイミングを示す１又は複数のエッジパルスを出力するとともに、各エッジパルスについての校正期間において、エッジパルスにテストパルスを重畳させ、また各テストパルスに対して上記単位遅延量を持つ各比較用パルスを発生させるエッジパルス発生器と、上記複数のエッジパルスのそれぞれに対応して設けられ、それぞれが、入力されるエッジパルスに与える遅延量を可変設定可能とされた複数のディレイラインと、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、対応するディレイラインに対して、入力されるエッジパルスに与えるべき遅延量と、対応するディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、遅延設定を行う複数の遅延設定部と、上記各ディレイラインを経た各エッジパルスを用いて上記記録駆動パルスを生成するライトパルス発生器と、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、上記校正期間において、対応する遅延設定部に単位遅延制御値を与えて対応するディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、対応するディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として対応する遅延設定部に供給する複数の単位遅延判定部とを備える。

また上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する。
また上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記各遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、対応するエッジパルスに与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での、対応するディレイラインの遅延段数を設定し、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して、対応する遅延設定部に供給する。
或いは、上記各遅延設定部は、上記単位遅延制御値に基づく対応するディレイラインの上記遅延素子の電源電圧の設定と、対応するエッジパルスに与えるべき遅延量に応じた対応するディレイラインの遅延段数の設定を行い、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して対応する遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ／ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ／ダウンされるメインカウンタとを有している。
また上記ヘッド部は光ピックアップ部であって、光記録媒体に対して、上記記録駆動パルスに応じたレーザ出力としての記録動作を行って情報記録を行う構成とされ、上記記録駆動パルス生成部は、記録データに基づいた上記記録駆動パルスとして、レーザ駆動パルスを生成する。
また上記記録データは、ランレングスリミテッドコードとしての記録データであり、上記記録データのラン長が所定長以上となる期間が上記校正期間とされるように、マスク信号を発生させるマスク信号生成部をさらに備え、上記エッジパルス発生器は、上記マスク信号に応じて、上記テストパルスを上記エッジパルスに重畳して出力する。
また上記ライトパルス発生器には、上記マスク信号に応じた上記校正期間に、上記ディレイラインを経て入力されるエッジパルスからテストパルスを除去するテストパルス除去回路が設けられている。

本発明の遅延量校正方法は、校正期間に、上記単位遅延制御値に基づいて上記ディレイラインに上記単位遅延量の遅延を設定させたうえで、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させ、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較を行う。その位相比較の結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として、以後の上記ディレイラインの遅延量の設定に用いるようにする。

このような本発明では、入力信号（例えばエッジパルス）について遅延させるディレイライン自体を使用して、そのディレイラインの遅延量校正を行う。
即ち、所定の校正期間に、入力信号にテストパルスを重畳して単位遅延量に設定したディレイラインを通過させる。このディレイラインで遅延されたテストパルスと、テストパルスに対して単位遅延量をもった参照パルスの位相比較を行う。その結果により、単位遅延制御値を校正する。ディレイラインに対しては、入力信号に与えるべき遅延量と、単位遅延制御値を用いて遅延設定（例えば遅延段数の設定や遅延素子の電源電圧の設定）を行うため、単位遅延制御値を逐次校正することで、高精度の遅延設定が可能となる。

本発明によれば、入力信号（エッジパルス）について遅延させるディレイライン自体を使用して、そのディレイラインの遅延量校正を行うことで、精度の良い遅延量校正が可能となる。特に複数のエッジパルスのそれぞれについてのディレイラインが、それぞれ使用されて遅延量校正が行われることで、各ディレイライン間の素子のバラツキも吸収した遅延量校正ができる。これによって、記録装置においては、温度状況等に対応して精度の高い記録駆動パルスを生成でき、記録特性を安定化させることができる。
また校正用ディレイラインを設けないことで、回路規模の増大も招かない。

本発明の実施の形態のディスクドライブ装置のブロック図である。第１の実施の形態の可変遅延回路を備えたライトストラテジ部のブロック図である。実施の形態のレーザ発光波形の説明図である。実施の形態のレーザドライバ及びレーザ駆動パルスの説明図である。実施の形態のレーザ駆動パルスの生成のためのパルスの説明図である。実施の形態のレーザ駆動パルス生成系の説明図である。第１の実施の形態のディレイラインの説明図である。比較例としてのライトストラテジ部のブロック図である。ＤＬＬ動作の説明図である。ＤＬＬ動作の説明図である。ＤＬＬ及び位相検出器のブロック図である。第１の実施の形態のライトストラテジ部の要部のブロック図である。実施の形態のライトストラテジ部の各部のブロック図である。実施の形態のマスク信号を動作された場合の波形の説明図である。マスク信号を停止した場合の波形の説明図である。実施の形態の単位遅延判定部の動作波形の説明図である。実施の形態の単位遅延判定部の動作波形の説明図である。実施の形態の個別校正の説明図である。第２の実施の形態のライトストラテジ部の要部のブロック図である。第２の実施の形態のディレイラインの説明図である。第３の実施の形態におけるアップ／ダウンカウンタのブロック図である。第４の実施の形態におけるアップ／ダウンカウンタのブロック図である。

以下では、本発明の可変遅延回路、記録装置、遅延量校正方法の実施の形態を説明する。ここでは光ディスクに対して記録再生を行うディスクドライブ装置を記録装置の例として挙げる。またそのディスクドライブ装置のライトストラテジ部において本発明の可変遅延回路が搭載される例とする。説明は次の順序で行う。
＜１．ディスクドライブ装置の構成＞
＜２．レーザ駆動パルスの生成＞
＜３．比較例の構成及びＤＬＬ＞
＜４．第１の実施の形態＞
＜５．第２の実施の形態＞
＜６．第３の実施の形態＞
＜７．第４の実施の形態＞
＜８．変形例＞

＜１．ディスクドライブ装置の構成＞

本実施の形態のディスクドライブ装置の構成を図１により説明する。
本実施の形態のディスクドライブ装置は、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）、ブルーレイディスク（Blu-ray Disc（登録商標））、或いは次世代ディスク等としての再生専用ディスクや記録可能型ディスク（ライトワンスディスクやリライタブルディスク）に対応して再生や記録を行うことができるものとする。

例えば記録可能型のブルーレイディスクの場合、波長４０５ｎｍのレーザ（いわゆる青色レーザ）とＮＡが０．８５の対物レンズの組み合わせという条件下でフェイズチェンジマーク（相変化マーク）や色素変化マークの記録再生を行うものとされ、トラックピッチ０．３２μｍ、線密度０．１２μｍ／bitで、６４ＫＢ（キロバイト）のデータブロックを１つの記録再生単位（ＲＵＢ：Recording Unit Block）として記録再生を行う。
なお再生専用ディスクについては、λ／４程度の深さのエンボスピットにより再生専用のデータが記録される。同様にトラックピッチは０．３２μｍ、線密度は０．１２μｍ／bitである。そして６４ＫＢのデータブロックを１つの再生単位（ＲＵＢ）として扱う。

記録再生単位であるＲＵＢは、１５６シンボル×４９６フレームのＥＣＣブロック（クラスタ）に対して、例えばその前後に１フレームのリンクエリアを付加して生成された合計４９８フレームとなる。
なお、記録可能型ディスクの場合、ディスク上にはグルーブ（溝）が蛇行（ウォブリング）されて形成され、このウォブリンググルーブが記録再生トラックとされる。そしてグルーブのウォブリングは、いわゆるＡＤＩＰ（Address in Pregroove）データを含むものとされる。つまりグルーブのウォブリング情報を検出することで、ディスク上のアドレスを得ることができるようにされている。

記録可能型ディスクの場合、ウォブリンググルーブによって形成されるトラック上にはフェイズチェンジマークによるレコーディングマークが記録されるが、フェイズチェンジマークはＲＬＬ（１，７）ＰＰ変調方式（ＲＬＬ；Run Length Limited、ＰＰ：Parity preserve/Prohibit rmtr(repeated minimum transition runlength)）等により、線密度0.12μｍ/bit、0.08μｍ/ch bitで記録される。
チャネルクロック周期を「Ｔ」とすると、マーク長は２Ｔから８Ｔとなる。
再生専用ディスクの場合、グルーブは形成されないが、同様にＲＬＬ（１，７）ＰＰ変調方式で変調されたデータがエンボスピット列として記録されているものとなる。

このようなブルーレイディスクや、或いはＤＶＤ等の光ディスク９０は、ディスクドライブ装置に装填されると図示しないターンテーブルに積載され、記録／再生動作時においてスピンドルモータ２によって一定線速度（ＣＬＶ）又は一定角速度（ＣＡＶ）で回転駆動される。
そして再生時には光学ピックアップ（光学ヘッド）１によって光ディスク９０上のトラックに記録されたマーク情報の読出が行われる。
また光ディスク９０に対してのデータ記録時には、光学ピックアップ１によって光ディスク９０上のトラックに、ユーザーデータがフェイズチェンジマークもしくは色素変化マークとして記録される。

なお、光ディスク９０の内周エリア９１等には、再生専用の管理情報として例えばディスクの物理情報等がエンボスピット又はウォブリンググルーブによって記録されるが、これらの情報の読出もピックアップ１により行われる。
さらに光ディスク９０に対しては、光学ピックアップ１によってディスク９０上のグルーブトラックのウォブリングとして埋め込まれたＡＤＩＰ情報の読み出しもおこなわれる。

光学ピックアップ１内には、レーザ光源となるレーザダイオードや、反射光を検出するためのフォトディテクタ、レーザ光の出力端となる対物レンズ、対物レンズを介してディスク記録面にレーザ光を照射し、またその反射光をフォトディテクタに導く光学系等が形成される。
ピックアップ１内において対物レンズは二軸機構によってトラッキング方向及びフォーカス方向に移動可能に保持されている。
またピックアップ１全体はスレッド機構３によりディスク半径方向に移動可能とされている。
またピックアップ１におけるレーザダイオードはレーザドライバ１３によって駆動電流が流されることでレーザ発光駆動される。

ディスク９０からの反射光情報はフォトディテクタによって検出され、受光光量に応じた電気信号とされてマトリクス回路４に供給される。
マトリクス回路４には、フォトディテクタとしての複数の受光素子からの出力電流に対応して電流電圧変換回路、マトリクス演算／増幅回路等を備え、マトリクス演算処理により必要な信号を生成する。
例えば再生データに相当する再生情報信号（ＲＦ信号）、サーボ制御のためのフォーカスエラー信号、トラッキングエラー信号などを生成する。
さらに、グルーブのウォブリングに係る信号、即ちウォブリングを検出する信号としてプッシュプル信号を生成する。
マトリクス回路４から出力される再生情報信号はデータ検出処理部５へ、フォーカスエラー信号及びトラッキングエラー信号は光学ブロックサーボ回路１１へ、プッシュプル信号はウォブル信号処理回路１５へ、それぞれ供給される。

データ検出処理部５は、再生情報信号の２値化処理を行う。
例えばデータ検出処理部５では、ＲＦ信号のＡ／Ｄ変換処理、ＰＬＬによる再生クロック生成処理、ＰＲ（Partial Response）等化処理、ビタビ復号（最尤復号）等を行い、パーシャルレスポンス最尤復号処理（ＰＲＭＬ検出方式：Partial Response Maximum Likelihood検出方式）により、２値データ列を得る。
そしてデータ検出処理部５は、光ディスク９０から読み出した情報としての２値データ列を、後段のエンコード／デコード部７に供給する。

エンコード／デコード部７は、再生時おける再生データの復調と、記録時における記録データの変調処理を行う。即ち、再生時にはデータ復調、デインターリーブ、ＥＣＣデコード、アドレスデコード等を行い、また記録時にはＥＣＣエンコード、インターリーブ、データ変調等を行う。
再生時においては、上記データ検出処理部５で復号された２値データ列がエンコード／デコード部７に供給される。エンコード／デコード部７では上記２値データ列に対する復調処理を行い、光ディスク９０からの再生データを得る。即ち、例えばＲＬＬ（１，７）ＰＰ変調等のランレングスリミテッドコード変調が施されて光ディスク９０に記録されたデータに対しての復調処理と、エラー訂正を行うＥＣＣデコード処理を行って、光ディスク９０からの再生データを得る。
エンコード／デコード部７で再生データにまでデコードされたデータは、ホストインターフェース８に転送され、システムコントローラ１０の指示に基づいてホスト機器２００に転送される。ホスト機器２００とは、例えばコンピュータ装置やＡＶ（Audio-Visual）システム機器などである。

光ディスク９０に対する記録／再生時にはＡＤＩＰ情報の処理が行われる。
即ちグルーブのウォブリングに係る信号としてマトリクス回路４から出力されるプッシュプル信号は、ウォブル信号処理回路６においてデジタル化されたウォブルデータとされる。またＰＬＬ処理によりプッシュプル信号に同期したクロックが生成される。
ウォブルデータはＡＤＩＰ復調回路１６で、ＡＤＩＰアドレスを構成するデータストリームに復調されてアドレスデコーダ９に供給される。
アドレスデコーダ９は、供給されるデータについてのデコードを行い、アドレス値を得て、システムコントローラ１０に供給する。

記録時には、ホスト機器２００から記録データが転送されてくるが、その記録データはホストインターフェース８を介してエンコード／デコード部７に供給される。
この場合エンコード／デコード部７は、記録データのエンコード処理として、エラー訂正コード付加（ＥＣＣエンコード）やインターリーブ、サブコードの付加等を行う。またこれらの処理を施したデータに対して、ＲＬＬ（１−７）ＰＰ方式等のランレングスリミテッドコード変調を施す。

エンコード／デコード部７で処理された記録データは、ライトストラテジ部１４に供給される。ライトストラテジ部では、記録補償処理として、記録層の特性、レーザ光のスポット形状、記録線速度等に対するレーザ駆動パルス波形調整を行う。そして、レーザ駆動パルスをレーザドライバ１３に出力する。
詳しくは後述するが、本例の場合、特にライトストラテジ部１４においてレーザ駆動パルスとしてイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMを生成してレーザドライバ１３に出力する。そのイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMの生成のため、記録データに基づいたエッジパルスのそれぞれについてディレイラインで遅延を与える構成を採る。その構成において本実施の形態の可変遅延回路が用いられている。

レーザドライバ１３は、記録補償処理したレーザ駆動パルスに基づいて、ピックアップ１内のレーザダイオードに電流を流し、レーザ発光駆動を実行させる。これにより光ディスク９０に、記録データに応じたマークが形成されることになる。
なお、レーザドライバ１３は、いわゆるＡＰＣ回路（Auto Power Control）を備え、ピックアップ１内に設けられたレーザパワーのモニタ用ディテクタの出力によりレーザ出力パワーをモニタしながらレーザの出力が温度などによらず一定になるように制御する。
記録時及び再生時のレーザ出力の目標値はシステムコントローラ１０から与えられ、記録時及び再生時にはそれぞれレーザ出力レベルが、その目標値になるように制御する。

光学ブロックサーボ回路１１は、マトリクス回路４からのフォーカスエラー信号、トラッキングエラー信号から、フォーカス、トラッキング、スレッドの各種サーボドライブ信号を生成しサーボ動作を実行させる。
即ちフォーカスエラー信号、トラッキングエラー信号に応じてフォーカスドライブ信号、トラッキングドライブ信号を生成し、二軸ドライバ１８によりピックアップ１内の二軸機構のフォーカスコイル、トラッキングコイルを駆動することになる。これによってピックアップ１、マトリクス回路４、光学ブロックサーボ回路１１、二軸ドライバ１８、二軸機構によるトラッキングサーボループ及びフォーカスサーボループが形成される。
また光学ブロックサーボ回路１１は、システムコントローラ１０からのトラックジャンプ指令に応じて、トラッキングサーボループをオフとし、ジャンプドライブ信号を出力することで、トラックジャンプ動作を実行させる。
また光学ブロックサーボ回路１１は、トラッキングエラー信号の低域成分として得られるスレッドエラー信号や、システムコントローラ１０からのアクセス実行制御などに基づいてスレッドドライブ信号を生成し、スレッドドライバ１９によりスレッド機構３を駆動する。スレッド機構３には、図示しないが、ピックアップ１を保持するメインシャフト、スレッドモータ、伝達ギア等による機構を有し、スレッドドライブ信号に応じてスレッドモータを駆動することで、ピックアップ１の所要のスライド移動が行なわれる。

スピンドルサーボ回路１２はスピンドルモータ２をＣＬＶ回転させる制御を行う。
スピンドルサーボ回路１２は、ウォブル信号に対するＰＬＬ処理で生成されるクロックを、現在のスピンドルモータ２の回転速度情報として得、これを所定のＣＬＶ基準速度情報と比較することで、スピンドルエラー信号を生成する。
またデータ再生時においては、データ信号処理回路５内のＰＬＬによって生成される再生クロックが、現在のスピンドルモータ２の回転速度情報となるため、これを所定のＣＬＶ基準速度情報と比較することでスピンドルエラー信号を生成することもできる。
そしてスピンドルサーボ回路１２は、スピンドルエラー信号に応じて生成したスピンドルドライブ信号を出力し、スピンドルドライバ１７によりスピンドルモータ２のＣＬＶ回転を実行させる。
またスピンドルサーボ回路１２は、システムコントローラ１０からのスピンドルキック／ブレーキ制御信号に応じてスピンドルドライブ信号を発生させ、スピンドルモータ２の起動、停止、加速、減速などの動作も実行させる。

以上のようなサーボ系及び記録再生系の各種動作はマイクロコンピュータによって形成されたシステムコントローラ１０により制御される。
システムコントローラ１０は、ホストインターフェース８を介して与えられるホスト機器２００からのコマンドに応じて各種処理を実行する。
例えばホスト機器２００から書込命令（ライトコマンド）が出されると、システムコントローラ１０は、まず書き込むべきアドレスにピックアップ１を移動させる。そしてエンコード／デコード部７により、ホスト機器２００から転送されてきたデータ（例えばビデオデータやオーディオデータ等）について上述したようにエンコード処理を実行させる。そして上記のようにエンコードされたデータに応じてレーザドライバ１３がレーザ発光駆動することで記録が実行される。

また例えばホスト機器２００から、光ディスク９０に記録されている或るデータの転送を求めるリードコマンドが供給された場合は、システムコントローラ１０はまず指示されたアドレスを目的としてシーク動作制御を行う。即ち光学ブロックサーボ回路１１に指令を出し、シークコマンドにより指定されたアドレスをターゲットとするピックアップ１のアクセス動作を実行させる。
その後、その指示されたデータ区間のデータをホスト機器２００に転送するために必要な動作制御を行う。即ちディスク９０からのデータ読出を行い、データ検出処理部５、エンコード／デコード部７における再生処理を実行させ、要求されたデータを転送する。

なお図１の例は、ホスト機器２００に接続されるディスクドライブ装置として説明したが、ディスクドライブ装置としては他の機器に接続されない形態もあり得る。その場合は、操作部や表示部が設けられたり、データ入出力のインターフェース部位の構成が、図１とは異なるものとなる。つまり、ユーザーの操作に応じて記録や再生が行われるとともに、各種データの入出力のための端子部が形成されればよい。もちろんディスクドライブ装置の構成例としては他にも多様に考えられる。

図２にライトストラテジ部１４の構成を示す。ここではライトストラテジ部１４において記録データDataに基づいてレーザ駆動パルス（イレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIM）を生成する回路構成を示している。

データパターンディテクタ３１には、記録データDataと、チャネルクロックClockが入力される。データパターンディテクタ３１は、記録データDataのマーク／スペースのパターンを判定する。例えば２Ｔマーク〜８Ｔマーク、シンク（９Ｔマーク）、２Ｔスペース〜８Ｔスペース、シンク（９Ｔスペース）のパターンを検出する。
このデータパターンディテクタ３１は、検出したパターンに応じて、ディレイＲＡＭ３５ａ〜３５ｇにアドレス値（ADRS_EBF、ADRS_EBR、ADRS_LPR、ADRS_LPF、ADRS_TPR、ADRS_TPF、ADRS_MPF）を出力する。
なお「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」は、後に図４（ｃ）で説明するように、レーザ駆動パルスの各エッジタイミングを示す。特にこれらは、ライトストラテジ部１４でタイミング調整対象となるエッジタイミングである。以下の説明において各信号（パルス）に、これらの「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」を付しているが、それは、そのエッジタイミングの処理に対応する信号であることを示している。

またデータパターンディテクタ３１は、例えばシンクマーク期間、或いは８Ｔマーク、８Ｔスペースなどの、所定のラン長以上のパターンの際に、マスク信号（MSK_MK、DMSK_MK、MSK_SP、DMSK_SP）を出力する。マスク信号MSK_MK、DMSK_MKは所定のラン長以上のマークに応じて出力され、マスク信号MSK_SP、DMSK_SPは所定のラン長以上のスペースに応じて出力される。これらのマスク信号は、ディレイライン３３ａ〜３３ｇの遅延量の校正期間を設定する信号となる。

エッジパルス発生器３２には、記録データDataと、チャネルクロックClockが入力される。このエッジパルス発生器３２は、記録データDataに応じたレーザ駆動パルス（EB_TIM、PP_TIM）を形成する際のタイミング調整対象となる１又は複数のエッジタイミングを示す１又は複数のエッジパルスを出力する。この例では、上記の「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」のエッジを調整対象とすることに応じて、エッジパルス（WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF）を出力する。

また本例の場合、エッジパルス発生器３２はマスク信号（MSK_MK、MSK_SP）が入力され、これに応じたタイミングで遅延量の校正動作のためのテストパルスを出力する。テストパルスは、エッジパルス（WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF）に重畳して出力する。
またエッジパルス発生器３２は、上記のテストパルスに対して所定の単位遅延量（例えば１Ｔ期間相当の遅延量）を持つ比較用パルス（TPR_EBF、TPR_EBR、TPR_LPR、TPR_LPF、TPR_TPR、TPR_TPF、TPR_MPF）を発生させる。

ディレイライン３３ａ〜３３ｇは、それぞれエッジパルス（WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF）を遅延させるディレイラインとして設けられる。
ディレイライン３３ａ〜３３ｇで遅延されたエッジパルス（DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF）はライトパルス発生器３４に供給される。
なお、遅延前のエッジパルスWPR_MPFもライトパルス発生器３４に供給される。

ライトパルス発生器３４は、各ディレイライン３３ａ〜３３ｇを経た各エッジパルス（DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF）を用いて所定の論理演算によりレーザ駆動パルス（EB_TIM、PP_TIM）を生成し、これをレーザドライバ１３に出力する。
また、ライトパルス発生器３４には、マスク信号（MSK_MK、MSK_SP）が供給され、これに応じたタイミングでエッジパルス（DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF）に重畳されているテストパルスの除去を行う。

ディレイライン３３ａ〜３３ｇのそれぞれに対する遅延設定部として、ディレイＲＡＭ３５（３５ａ〜３５ｇ）、乗算器３６（３６ａ〜３６ｇ）、セレクタ３７（３７ａ〜３７ｇ）が設けられる。
ディレイＲＡＭ３５（３５ａ〜３５ｇ）はそれぞれ対応するエッジパルスについて与えるべき遅延量が記憶されている。各ディレイＲＡＭ３５ａ〜３５ｇは、データパターンディテクタ３１からのアドレス値に応じて、遅延量データ（DLY_EBF、DLY_EBR、DLY_LPR、DLY_LPF、DLY_TPR、DLY_TPF、DLY_MPF）が読み出される。
例えば、ディレイＲＡＭ３５ａについていえば、データパターンディテクタ３１からのアドレス値ADRS_EBFにより、現在の記録データDataのデータパターンに応じてエッジパルスWPR_EBFに与えるべき遅延量データが記憶されているアドレスが指定される。ディレイＲＡＭ３５ａからは、この指定されたアドレスに記憶されている遅延量データDLY_EBFが読み出されることになる。例えば（５／３２）Ｔ相当の時間遅延させるべき場合は、遅延量データDLY_EBFは５／３２という値とされている。

各ディレイＲＡＭ３５ａ〜３５ｇからの遅延量データ（DLY_EBF、DLY_EBR、DLY_LPR、DLY_LPF、DLY_TPR、DLY_TPF、DLY_MPF）は、それぞれ乗算器３６ａ〜３６ｇに供給される。
乗算器３６ａ〜３６ｇにはまた、単位遅延制御値として、それぞれ単位遅延判定部３８ａ〜３８ｇからの基準ディレイ段数（DREF_EBF、DREF_EBR、DREF_LPR、DREF_LPF、DREF_TPR、DREF_TPF、DREF_MPF）が供給される。基準ディレイ段数とは、単位遅延量（例えば１Ｔ期間相当の遅延量）の遅延をディレイライン３３ａ〜３３ｇで実現するための遅延段数を示す値とされている。
乗算器３６ａ〜３６ｇはそれぞれ、遅延量データに基準ディレイ段数を乗算して、各ディレイライン３３ａ〜３３ｇに対する遅延段数設定値（DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF）を出力する。
例えば乗算器３６ａについていえば、遅延量データDLY_EBFと基準ディレイ段数DREF_EBFを乗算し、その乗算結果をディレイライン３３ａに対する遅延段数設定値DSTP_EBFとして出力する。仮に遅延量データDLY_EBF＝５／３２、つまりエッジパルスWPR_EBFについて、（５／３２）Ｔの遅延を与えるとする場合とする。また基準ディレイ段数DREF_EBF＝６４、つまりディレイライン３３ａでは、１Ｔの遅延を与える場合は６４段の遅延を行うものとされているとする。この場合乗算器３６ａでは、（５／３２）×６４＝１０として遅延段数設定値DSTP_EBF＝１０をディレイライン３３ａに出力する。これによってディレイライン３３ａでは遅延素子１０段の遅延が設定されることとなる。

但し、乗算器３６ａ〜３６ｇの出力は、それぞれセレクタ３７ａ〜３７ｇを介して各ディレイライン３３ａ〜３３ｇに供給される。
セレクタ３７ａ〜３７ｇは、通常は乗算器３６ａ〜３６ｇの出力を選択しており、これによって乗算器３６ａ〜３６ｇからの遅延段数設定値（DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF）がディレイライン３３ａ〜３３ｇに供給されることとなる。
セレクタ３７ａ〜３７ｇは、マスク信号（DMSK_MK、DMSK_SP）によって切換制御が行われる。遅延量の校正期間ではマスク信号（DMSK_MK、DMSK_SP）によって、セレクタ３７ａ〜３７ｇは、単位遅延判定部３８ａ〜３８ｇの出力を選択する。
単位遅延判定部３８ａ〜３８ｇは、セレクタ３７ａ〜３７ｇに対し、単位遅延制御値として、基準ディレイ段数（EBF_DLL_CNT、EBR_DLL_CNT、LPR_DLL_CNT、LPF_DLL_CNT、TPR_DLL_CNT、TPF_DLL_CNT、MPF_DLL_CNT）を供給する。
この基準ディレイ段数（EBF_DLL_CNT〜MPF_DLL_CNT）は、後述する単位遅延判定部３８ａ〜３８ｇ内のアップダウンカウンタ（図１２の４１ａ等）によるカウント値である。一方、上述の乗算器３６ａ〜３６ｇに供給される基準ディレイ段数（DREF_EBF〜DREF_MPF）は、上記アップダウンカウンタのカウント値についてロック検出部（図１２の４２ａ等）を介して得られたロック状態のカウント値である。
セレクタ３７ａ〜３７ｇは、校正期間では、基準ディレイ段数（EBF_DLL_CNT〜MPF_DLL_CNT）を選択してディレイライン３３ａ〜３３ｇに供給する。この場合、ディレイライン３３ａ〜３３ｇでは、その時点のアップダウンカウント値としての１Ｔ相当の段数の遅延を行うこととなる。

単位遅延判定部３８ａ〜３８ｇには、各ディレイライン３３ａ〜３３ｇの出力であるエッジパルス（DWP_EBF〜DWP_MPF）が供給される。これは校正期間において、エッジパルス（DWP_EBF〜DWP_MPF）、重畳されているテストパルスが供給されることを意味する。
また単位遅延判定部３８ａ〜３８ｇには、エッジパルス発生器３２からの比較用パルス（TPR_EBF〜TPR_MPF）が供給される。

この単位遅延判定部３８ａ〜３８ｇは、それぞれディレイライン３３ａ〜３３ｇのそれぞれに対応して設けられている。そして単位遅延判定部３８ａ〜３８ｇのそれぞれは、校正期間において、対応する遅延量可変設定部３５，３６，３７（この例ではセレクタ３７ａ〜３７ｇ）に単位遅延制御値（基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT）を与えて対応するディレイライン３３ａ〜３３ｇに、単位遅延量（１Ｔ遅延）の遅延を設定させる
さらに単位遅延判定部３８ａ〜３８ｇは、比較用パルス（TPR_EBF〜TPR_MPF）と、対応するディレイライン３３ａ〜３３ｇを経て単位遅延量（１Ｔ遅延）が与えられたテストパルス、即ちエッジパルス（DWP_EBF〜DWP_MPF）に重畳されているテストパルスとの位相比較を行う。そして位相比較結果に応じたアップダウンカウントを行い、単位遅延量に相当する単位遅延制御値（基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT、及びDREF_EBF〜DREF_MPF）を得る。
そして校正結果として、基準ディレイ段数DREF_EBF〜DREF_MPFを上述のように乗算器３６ａ〜３６ｇに供給する。

本例では、ライトストラテジ部１４が、この図２のように構成される。この図２の構成によって記録データDataに基づいたレーザ駆動パルス（イレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIM）が生成される。また、単位遅延判定部３８ａ〜３８ｇの動作により、各ディレイライン３３ａ〜３３ｇでの遅延量設定が逐次校正されていくことで、レーザ駆動パルス（EB_TIM、PP_TIM）の精度が安定する。
以下、レーザ駆動パルス（EB_TIM、PP_TIM）の生成動作について説明する。

＜２．レーザ駆動パルスの生成＞

本例のディスクドライブ装置のように高密度の光ディスク９０に対応する記録装置では、ライトストラテジ部１４による記録補償が行われる。
まず記録補償の概念を図３に示す。
図３（ａ）は追記型ディスクの記録時のレーザ発光波形、図３（ｂ）に書換型ディスクの記録時のレーザ発光波形 (それぞれ一例である) を示す。
各図では、チャネルクロックClockとＮＲＺＩの記録データDataを共に示している。また図示するレーザ発光波形によりディスク９０上に記録されるマーク列を示している。

いずれのタイプも熱記録であり、レーザ発光波形の高さ（発光パワー）と、幅（発光タイミング）を適切に制御しないと、ディスク９０上に記録される「マーク」の長さがもとの記録データからずれてしまい、再生特性、データ信頼性の悪化につながる。

この図３（ａ）（ｂ）に示すようなレーザ発光波形を得るための動作を図４で説明する。
図４（ａ）は、レーザドライバ１３内のレーザダイオード駆動系を示している。図４（ａ）には光ピックアップ１内のレーザダイオード１ａを示しているが、このレーザダイオード１ａに対して、電流スイッチ４６，４７，４８が設けられる。
電流スイッチ４６，４７，４８は、それぞれ図４（ｂ）のようなトランジスタＱ１，Ｑ２の差動対と可変電流源ＩＧを備える。

光記録装置に用いられる光源としてのレーザダイオード１ａ（半導体レーザ)は電流駆動素子である。
そこで、可変電流源ＩＧを外部信号で制御するような電流スイッチ４６，４７，４８を、レーザダイオード１ａに対してオープンコレクタまたはオープンドレインのワイヤードＯＲ接続することで、図４（ｃ）に示すようなレーザ発光波形を生成することができる。

図４（ｃ）に示すようにレーザ発光波形は、ＤＣ部分とイレーズバイアス部分とピークパルス部分で構成される。例えばＤＣ部分としての一定電流４０ｍＡと、イレーズバイアス部分の電流２０ｍＡと、ピークパルス部分の電流４０ｍＡを組み合わせてレーザ発光波形を生成している。
そして、イレーズバイアスとしての電流は、上述したライトストラテジ部１４からのレーザ駆動パルスとしてのイレーズバイアスタイミングEB_TIMで制御され、ピークパルスとしての電流は、ピークパルスタイミングPP_TIMで制御される。イレーズバイアスタイミングEB_TIM及びピークパルスタイミングPP_TIMの波形を図４（ｃ）下部に示している。

即ち電流スイッチ４６には、イレーズバイアスタイミングEB_TIMが差動入力される。これによってトランジスタＱ１，Ｑ２の差動対が制御され、可変電流源ＩＧにより、イレーズバイアス部分の電流２０ｍＡが流される。
また電流スイッチ４７には、ピークパルスタイミングPP_TIMが差動入力される。これによってトランジスタＱ１，Ｑ２の差動対が制御され、可変電流源ＩＧにより、ピークパルス部分の電流４０ｍＡが流される。
電流スイッチ４８には、記録時には継続してＤＣタイミングDC_TIMが差動入力される。これによってトランジスタＱ１，Ｑ２の差動対が制御され、可変電流源ＩＧにより、一定電流４０ｍＡが流される。
結果としてこれらの組み合わせで、レーザダイオード１ａにレーザ発光波形に相当する電流が流れ、レーザ発光される。
ピークパルスやイレーズバイアスのレベルは、各電流スイッチ４７，４６の可変電流源の電流値設定によるものとなる。

記録補償では、パルスレベルだけでなく、レーザ発光波形のピークパルス、イレーズバイアスのタイミングを調整することが行われる。調整精度は同期回路の1クロック（１Ｔ）よりも微細であることが通常であり、同期回路だけでは記録補償回路を構成することは困難である。そこで上述のライトストラテジ部１４が、ディレイライン３３ａ〜３３ｇを用いて、エッジタイミングを調整したピークパルスタイミングPP_TIM、イレーズバイアスタイミングEB_TIMを発生させる。
例えば図４（ｃ）に示すレーザ駆動パルス（PP_TIM、EB_TIM）の各エッジタイミングが調整対象となる。

ピークパルスタイミングPP_TIMは、マーク部先頭パルスＬＰ（Leading Pulse）、マーク部最終パルスＴＰ（Trailing Pulse）、中間パルスＭＰ（Multi Pulse）からなる。但しピークパルスタイミングPP_TIMのパルス構成は記録するマーク長により変動する。
例えば２Ｔマークの記録時は、マーク部先頭パルスＬＰのみとなる。
３Ｔマークの記録時は、マーク部先頭パルスＬＰとマーク部最終パルスＴＰで構成される。
４Ｔマークの記録時は、図示のようにマーク部先頭パルスＬＰと中間パルスＭＰとマーク部最終パルスＴＰで構成される。
５Ｔマーク以上の記録時には、中間パルスＭＰの数が２以上となる。

例えばこのようなパルス構成に対し、次のエッジ部分を調整対象とするとする。
・LPR：マーク部先頭パルスＬＰのライズエッジ（立ち上がり）
・LPF：マーク部先頭パルスＬＰのフォールエッジ（立ち下がり）
・TPR：マーク部最終パルスＴＰのライズエッジ
・TPF：マーク部最終パルスＴＰのフォールエッジ
・MPF：中間パルスＭＰのフォールエッジ

イレーズバイアスタイミングEB_TIMについては、記録マーク先頭でＬレベルに変化する。これをErase Bias Fall (EBF)と呼び、記録マーク終端でＨに変化する箇所をErase Bias Rise (EBR)と呼ぶ。
そしてイレーズバイアスタイミングEB_TIMについては次のエッジ部分を調整対象とするとする。
・EBF：イレーズバイアスタイミングEB_TIMのフォールエッジ
・EBR：イレーズバイアスタイミングEB_TIMのライズエッジ

図２に示した本例のライトストラテジ部１４では、例えばこのようにピークパルスタイミングPP_TIMとイレーズバイアスタイミングEB_TIMについて、７カ所のエッジを調整対象として記録補償を行ったうえで、レーザ駆動パルス（PP_TIM、EB_TIM）を生成する例としている。
なお記録補償での調整箇所は上記７カ所の例に限らない。例えば中間パルスＭＰのライズエッジを調整箇所に加える場合もあるし、調整箇所を減らす場合もある。

図５は記録データDataに応じてレーザ駆動パルス（PP_TIM、EB_TIM）が生成される過程を示している。また、レーザ駆動パルス（PP_TIM、EB_TIM）によって得られるレーザ発光波形及び記録マークを示している。

上述した図２の構成において、イレーズバイアスタイミングEB_TIMの生成部分のみを抽出して図６（ａ）に示す。
エッジパルス発生器３２は、記録データData及びクロックClockに応じて、エッジパルスWPR_EBF、WPR_EBRを出力する。エッジパルスWPR_EBF、WPR_EBRは、図５に示すように、ＮＲＺＩ記録データDataからのマーク部分「１」の始端と終端のタイミング、つまりEBFとEBRのタイミングを示すパルスである。エッジパルス発生器３２では、このエッジパルスWPR_EBF、WPR_EBRについては、記録データDataシフトレジストし、エッジ検出することで生成可能である。

エッジパルスWPR_EBF、WPR_EBRは、それぞれディレイライン３３ａ、３３ｂで１Ｔ未満の遅延が与えられる。
これはクロック同期のエッジパルスWPR_EBF、WPR_EBRから、図５に示すような所望のEBFタイミング及びEBRタイミングとしてのエッジパルスDWP_EBF、DWP_EBRを得るものである。なおエッジパルスWPR_EBF、WPR_EBRについての遅延量は、上述した遅延段数設定値DSTP_EBF、DSTP_EBRで設定される。
遅延されたエッジパルスDWP_EBF、DWP_EBRはライトパルス発生器３４に入力される。

ライトパルス発生器３４には、イレーズバイアスタイミングEB_TIMの生成回路として、破線内に示すようにＥＸ−ＯＲ回路７０が設けられている。最終的に、マーク部で「Ｌ」、スペース部で「Ｈ」の極性を得るために、エッジパルスDWP_EBF、DWP_EBRについて、ＥＸ−ＯＲ回路７０で排他的論理和がとられることで、図５に示すようにイレーズバイアスタイミングEB_TIMが生成される。即ちEBF、EBRのタイミングが調整されたイレーズバイアスタイミングEB_TIMが得られる。
なお、ＥＸ−ＯＲ回路７０によるパルス生成のために、図５のように、１回のEBF、EBRのエッジで極性が反転するようなエッジパルスWPR_EBF、WPR_EBRを用い、これらの極性の関係のみを管理する方式を例に挙げたが、イレーズバイアスタイミングEB_TIMの生成方式をこれに限定する必要はない。

続いてピークパルスタイミングPP_TIMの生成方式の一例を説明する。
上述のようにピークパルスタイミングPP_TIMについては、LPR、LPF、TPR、TPF、MPFが調整対象のエッジタイミングとされる。
図２に示したように、エッジパルス発生器３２は、LPR、LPF、TPR、TPF、MPFに相当するタイミングを示すエッジパルスWPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPFを出力する。
上記イレーズバイアスタイミングEB_TIMの場合と同様、これらはディレイライン３３ｃ〜３３ｇで所望の遅延が与えら、図５に示すようなエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFとしてライトパルス発生器３４に供給される。
ライトパルス発生器３４には、ピークパルスタイミングPP_TIMの生成回路として、図６（ｂ）のような論理演算回路が設けられている。

ＥＸ−ＯＲ回路７１で、エッジパルスDWP_LPRとDWP_TPFの排他的論理和を取ることで、図５に示すようにLPR〜TPFまでの幅のパルス PP_1を生成する。
同様にＥＸ−ＯＲ回路７２でエッジパルスDWP_LPFとDWP_TPRの排他的論理和を取ることで、図５に示すようにLPF〜TPRまでの幅のパルス PP_2を生成する。
パルスPP_1と、インバータ７４を介したパルスPP_2の反転信号について、ＡＮＤ回路７５で論理積を取ることで、マーク部先頭パルスＬＰ（Leading Pulse）とマーク部最終パルスＴＰ（Trailing Pulse）のタイミングが生成できる。
さらに、遅延前のエッジパルスWPR_MPFと遅延後のエッジパルスDWP_MPFについてＥＸ−ＯＲ回路７３で排他的論理和を取ることで、図５に示すように中間パルス（Multi Pulse）のタイミングのパルスPP_3が生成できる。
最後に、ＯＲ回路７６で、パルスPP_3と、ＡＮＤ回路７５の出力 (PP_1 & !PP_2)の論理和を取ることで、図５に示す所望のPP_TIMを得ることができる。即ちLPR、LPF、TPR、TPF、MPFが調整されたピークパルスタイミングPP_TIMが得られる。

ここで、ピークパルスタイミングPP_TIM、イレーズバイアスタイミングEB_TIMにおいて、各エッジタイミングの調整のために、ディレイライン３３ａ〜３３ｇは、１Ｔ未満の遅延が可能とされる。
図７にディレイライン３３（３３ａ〜３３ｇ）の構成例を示す。
図７（ａ）は入口選択型のディレイラインであり、複数の遅延素子８０が必要な段数、ここでは１０２４段縦列接続されている。１つの遅延素子８０は、例えば図７（ｂ）のようなインバータの２段縦列接続や、図７（ｃ）のようなＮＡＮＤ回路の２段縦列接続で実現される。
このような遅延素子８０の縦列接続に対して、タップセレクタ８１が、遅延段数設定値DSTPに応じて入力段を選択する。つまり入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。

図７（ｄ）は出口選択型のディレイラインであり、複数の遅延素子８０が必要な段数、例えば１０２４段縦列接続されている。
このような遅延素子８０の縦列接続に対して、タップセレクタ８１が、遅延段数設定値DSTPに応じて出力段を選択する。これも入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。

このような構成のディレイライン３３ａ〜３３ｇによってエッジパルス（WPR_EBF〜WPR_MPF）のそれぞれに任意の遅延を与えることで、図４（ｃ）に示した「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」のタイミングを調整した記録補償が実現される。

但し、遅延素子８０をＣＭＯＳ論理回路で構成する場合、１つの遅延素子の遅延量は温度、電圧、プロセスばらつきの影響を受け、外部からは制御できない。
このため、現在の遅延量を知り、遅延段数をそれに応じて適応制御することで、全体として所望の遅延量を得ることが、提案されている。

＜３．比較例の構成及びＤＬＬ＞

ここで本発明に至る過程で提案されたライトストラテジ部１４の構成を図８に挙げて説明する。これは本発明の理解を容易にするための比較例である。
なお、図２と同一部分には同一符号を付し、各部については図２（本実施の形態）との差異点のみを述べる。

データパターンディテクタ３１はアドレス値（ADRS_EBF〜ADRS_MPF）を出力する。図２のマスク信号（MSK_MK、DMSK_MK、MSK_SP、DMSK_SP）の出力は行わない。
エッジパルス発生器３２は、エッジパルス（WPR_EBF〜WPR_MPF）を出力する。テストパルスや比較用パルス（TPR_EBF〜TPR_MPF）の出力は行わない。
エッジパルス（WPR_EBF〜WPR_MPF）に対応してディレイライン３３ａ〜３３ｇが設けられることは同様である。
ライトパルス発生器３４は、各ディレイライン３３ａ〜３３ｇを経た各エッジパルス（DWP_EBF〜DWP_MPF）を用いて所定の論理演算によりレーザ駆動パルス（EB_TIM、PP_TIM）を生成し、これをレーザドライバ１３に出力する。
ディレイライン３３ａ〜３３ｇのそれぞれに対する遅延設定部として、ディレイＲＡＭ３５（３５ａ〜３５ｇ）、乗算器３６（３６ａ〜３６ｇ）が設けられる。図２に示したセレクタ３７（３７ａ〜３７ｇ）は設けられない。

この図８の比較例では、ＤＬＬ（Delay Locked Loop）回路１００が設けられ、このＤＬＬ回路１００の動作により、ディレイライン３３ａ〜３３ｇの遅延量の構成が行われる。
ＤＬＬ回路１００を図１１（ａ）に、またＤＬＬ回路１００における位相検出器１０３の構成を図１１（ｂ）に示す。また図９，図１０にＤＬＬ回路１００の動作波形を示す。

図１１（ａ）のようにＤＬＬ回路１００は、ＤＬＬパルス発生器１０１、ディレイライン１０２、位相検出器１０３、アップダウンカウンタ１０４、ロック検出部１０５を有して構成される。

ＤＬＬパルス発生器１０１にはクロックClockが入力される。
クロック同期のＤＬＬパルス発生器１０１において、テストパルスTPと、テストパルスTPの2倍の周期で、エッジが１Ｔ遅延している比較パルスTPREFを生成する。テストパルスTPはディレイライン１０２に入力される。
ディレイライン１０２は、ディレイライン３３ａ〜３３ｇとは別に構成専用のディレイラインとして設けられるものである。その構成は例えば図７（ａ）（ｄ）と同様とされる。
このディレイライン１０２は、アップダウンカウンタ１０４のカウント値として得られる基準ディレイ段数DLL_CNTによって指定される段数だけ、テストパルスTPを遅延させ、遅延テストパルスDTPを得る。基準ディレイ段数DLL_CNTは１Ｔ遅延相当の段数を示す値となる。
比較パルスTPREFと遅延テストパルスDTPは、位相検出器１０３に入力される。

位相検出器１０３では、比較パルスTPREFと遅延テストパルスDTPFの先着判定ができる回路素子、例えばＲＳ−フリップフロップやＤ−フリップフロップにより、先着判定を行う。図１１（ｂ）では、Ｄ−フリップフロップ１１０を用いた例を示している。
図１１（ｂ）からわかるように、Ｄ−フリップフロップ１１０のクロック入力となる遅延テストパルスDTPと、Ｄ入力である比較パルスTPREFの先着順によって、Ｑ出力であるQA信号の極性が反転する。
そしてＥＸ−ＯＲ回路１１２でQA信号と比較パルスTPREFの排他的論理和を取ったUP信号は次のようになる。
図９（ａ）のように、遅延テストパルスDTPが先着の場合は、遅延テストパルスDTPのエッジから比較パルスTPREFのエッジの間だけ「Ｌ」となり、他はすべて「Ｈ」となる。
また図９（ｂ）のように、比較パルスTPREFが先着の場合は、比較パルスTPREFのエッジから遅延テストパルスDTPのエッジの間だけ「Ｌ」となり、他はすべて「Ｈ」となる。
位相検出器１０３では、最後に、クロック同期の回路で扱えるよう、Ｄ−フリップフロップ１１１で、遅延テストパルスDTPの立ち上がりおよび、比較パルスTPREFの両エッジから十分離れた図中のアップデート信号UD_UPDのタイミングで、クロックClockよりラッチする。このＱ出力が、アップダウン指示信号UDとなる。

図１１（ａ）に示すように、アップダウン指示信号UDはアップダウンカウンタ１０４に供給される。アップダウンカウンタ１０４は、ディレイライン１０２の遅延段数を制御するためのカウントを行う。
アップダウンカウンタ１０４は、位相検出器１０３のからのアップダウン指示信号UDに基づいて、ディレイ段数のカウントアップおよびカウントダウンを行い、カウント値を基準ディレイ段数DLL_CNTとして出力する。これによりディレイライン１０２による遅延量１Ｔあたりのディレイ段数を制御する。

ロック検出部１０５は、アップダウンカウンタ１０４による基準ディレイ段数DLL_CNTで示される遅延段数について、現在と１クロック前および２クロック前の遅延段数との比較を行い、遅延段数がロックされているか否かを示すロック信号LOCK、および、ディレイライン１０２によって１Ｔの遅延量を得るための基準ディレイ段数DREFを出力する。
なお、現在のディレイ段数、すなわちアップダウンカウンタ１０４による現在のカウント値としての基準ディレイ段数DLL_CNTに対して、１クロック前および２クロック前の遅延段数をそれぞれDLL_CNT1およびDLL_CNT2とすると、DLL_CNT＝DLL_CNT2のときロック信号LOCKが「Ｈ」とされ、それ以外のとき「Ｌ」とされる。
そして例えば、DLL_CNT＝DLL_CNT2またはDLL_CNT＞DLL_CNT1のとき基準ディレイ段数DREFとしてDLL_CNT1が出力され、これ以外のとき現在のカウント値DLL_CNTが出力される。

図１０ではＤＬＬがロックしている状態を示している。
アップダウン指示信号UDと、アップデート信号UD_UPDから数クロック遅延させたカウントアップダウン更新信号UDC_UPDにより、基準ディレイ段数DLL_CNTがカウントアップ／ダウンを交互に繰り返すようになる。
ロック検出部１０５において、前述の交互に繰り返す状態を検出し、ロック状態 LOCK＝「Ｈ」とし、このときの高い方または低い方いずれかの段数を、１Ｔ遅延を実現する段数DREFとして出力する。
具体的にはDREF＝DLL_CNT （LOCK=「Ｌ」)、LOCK＝「Ｈ」に変化した立ち上がり時の基準ディレイ段数DLL_CNTをラッチしてLOCK＝「Ｈ」時の基準ディレイ段数DREFの値とする方法等がある。
なお図１０では、カウントアップ／ダウンの単位を１としているが、１より大きい任意の整数でも問題ない。

図８に戻って比較例の構成を説明する。
ＤＬＬ回路１００では、以上のように基準ディレイ段数DREFを出力する。これは、校正用のディレイライン１０２において、１Ｔ遅延を得るための遅延段数の値である。
この基準ディレイ段数DREFを、乗算器３６ａ〜３６ｇに供給する。そして乗算器３６ａ〜３６ｇは、各ディレイＲＡＭ３５ａ〜３５ｇからの遅延量データ（DLY_EBF〜DLY_MPF）に、基準ディレイ段数DREFを乗算して、各ディレイライン３３ａ〜３３ｇに対する遅延段数設定値（DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF）を出力する。

即ち、この比較例の構成では、ＤＬＬ回路１００により、校正用のディレイライン１０２を用いて単位遅延量（例えば１Ｔ期間相当の遅延量）に要する遅延段数を求める。即ち単位遅延量としての遅延段数を逐次校正していく。
そしてその単位遅延量としての基準ディレイ段数DREFを用いて、エッジパルス（WPR_EBF〜WPR_MPF）を遅延させるディレイライン３３ａ〜３３ｇについての遅延段数を制御するようにしている。

この比較例の場合、問題となるのは、１個の校正用のディレイライン１０２で得られた基準ディレイ段数DREFを用いて、他のすべてのディレイライン３３ａ〜３３ｇの遅延段数を計算していることである。各ディレイライン３３ａ〜３３ｇ及び１０２をＣＭＯＳ集積回路上で密接して配置すれば、各々のディレイライン３３ａ〜３３ｇ及び１０２の単位遅延量はほぼ等しくなるが、それでもごくわずかなばらつきは存在する。
ディレイライン３３ａ〜３３ｇの単位遅延量が、ディレイライン１０２の単位遅延量に対してばらつくことは、EBF、EBR、LPR、LPF、TPR、TPF、MPFのタイミングが、所望のタイミングからわずかにずれることになり、記録特性の悪化が考えられる。
また、ディレイラインは回路規模として大きい。校正用として１つでも余分なディレイライン１０２を設けることは、回路構成規模を増大させる要因となる。

＜４．第１の実施の形態＞

図２に示した本実施の形態は、以上のようなディレイライン間の遅延量ばらつきによって調整精度が低下することを防止し、高精度なレーザ駆動パルス（PP_TIM、EB_TIM）が得られるようにするものである。さらに、校正用ディレイライン１０２を不要として、回路規模の増大を抑える。
そしてそのために記録データDataに必ず存在する、長いランレングスの区間を用いて、各々のディレイライン３３ａ〜３３ｇをそれぞれ個別に校正することで、集積回路内に残存するばらつき成分も補償した、安定したパルスタイミングを生成する。

図１２は、第１の実施の形態として図２で述べた構成の一部を抽出して示したものである。特に、図示の煩雑化を避けるために、EBF、EBRについての回路系のみを示し、対応する単位遅延判定部３８ａ、３８ｂについてはその内部構成を示している。以下では、EBF、EBRについての回路系で動作を説明するが、図２に示したLPR、LPF、TPR、TPF、MPFについての回路系でも、同様の動作が行われると理解すればよい。

光記録装置においては、再生時にデータフレーム同期を確立するために、長いランレングスの信号（フレームシンク）を一定間隔で記録することが一般的である。例えばＤＶＤでは４Ｔ→１４Ｔのフレームシンクを記録し、またブルーレイディスクでは、２Ｔ→２Ｔ→９Ｔ→９Ｔのフレームシンクを記録する。
図２及び図１２に示す、タイミング生成のためのディレイライン３３ａ〜３３ｇは、例えばEBFやLPR、LPFではデータの立上がり時にのみタイミングエッジが通過し、またTPR、TPF、EBRではデータの立下り時にのみタイミングエッジが通過する。
したがって、長ランレングス符号では、長時間ディレイライン３３ａ〜３３ｇ中にタイミングエッジが存在しない。

このため例えばブルーレイディスクに対する記録時であれば、９Ｔマーク、９Ｔスペース信号を検出し、その期間だけ各々のディレイライン３３ａ〜３３ｇに、自己校正用のタイミングパルス（テストパルス）を通過させ、遅延量を測定すれば、各々のディレイライン３３ａ〜３３ｇの個別の遅延段数の校正が可能になる。

そこで本実施の形態では、まず、校正動作を行う校正期間を規定するために、所定長以上のランレングスのマーク／スペース部分を検出することが行われる。一例として、フレームシンクである９Ｔマーク、９Ｔスペースを検出する例で述べる。
データパターンディテクタ３１内には、図１３に示す長ランレングス検出回路が設けられる。即ち、記録データData及びクロックClockが入力されるロングマークディテクタ６１と、同じく記録データData及びクロックClockが入力されるロングスペースディテクタ６２が設けられる。
ロングマークディテクタ６１は、９Ｔマークに対応して、パルスを置換するマスク信号MSK_MKと、遅延段数を置換するマスク信号DMSK_MKを出力する。
ロングスペースディテクタ６２は、９Ｔスペースに対応して、パルスを置換するマスク信号MSK_SPと、遅延段数を置換するマスク信号DMSK_SPを出力する。

図１２に示すように、セレクタ３７ａ、３７ｂは、マスク信号DMSK_MK、DMSK_SPで切換制御される。セレクタ３７ａ、３７ｂは、通常時は乗算器３６ａ、３６ｂの出力を選択してディレイライン３３ａ、３３ｂに出力するが、マスク信号DMSK_MK、DMSK_SPが与えられる期間は、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTを選択してディレイライン３３ａ、３３ｂに出力する。

ここで単位遅延判定部３８（３８ａ〜３８ｇ）について説明しておく。
単位遅延判定部３８（３８ａ〜３８ｇ）は、図示のように位相検出器４０（４０ａ、４０ｂ・・・）、アップダウンカウンタ４１（４１ａ，４１ｂ・・・）、ロック検出部４２（４２ａ、４２ｂ・・・）を備える。

位相検出器４０の構成は図１１（ａ）と同様である。但し、本例の場合、位相検出器４０には、比較用パルス（TPR_EBF〜TPR_MPF）と、対応するディレイライン３３ａ〜３３ｇを経て単位遅延量（１Ｔ遅延）が与えられたテストパルス、即ちエッジパルス（DWP_EBF〜DWP_MPF）に重畳されているテストパルスが供給される。そして位相比較動作として、例えばＤ−フリップフロップ１１０で、比較パルス（TPR_EBF〜TPR_MPF）とテストパルスの先着判定が行われる。
例えば図１１（ｂ）のフリップフロップ１１０に対するＤ入力が比較用パルス（TPR_EBF〜TPR_MPF）となり、フリップフロップ１１０のクロック入力がテストパルスとなる。
そして先着判定結果に応じて、上述のようにＥＸ−ＯＲ回路１１２、Ｄ−フリップフロップ１１１を介してアップダウン指示信号UD（UD_EBF、UD_EBR・・・）が出力される。

アップダウンカウンタ４１は、位相検出器４０のからのアップダウン指示信号UD（UD_EBF、UD_EBR・・・）に基づいて、基準ディレイ段数に相当するカウント値のカウントアップおよびカウントダウンを行い、カウント値を基準ディレイ段数として出力する。
例えば単位遅延判定部３８ａの場合、アップダウンカウンタ４１ａは基準ディレイ段数EBF_DLL_CNTを出力する。
また単位遅延判定部３８ｂの場合、アップダウンカウンタ４１ｂは基準ディレイ段数EBR_DLL_CNTを出力する。

ロック検出部４２（４２ａ、４２ｂ・・・）は、アップダウンカウンタ４１による基準ディレイ段数（EBF_DLL_CNT、EBR_DLL_CNT・・・）で示される遅延段数について、現在と１クロック前および２クロック前の遅延段数との比較を行い、遅延段数がロックされているか否かを示すロック信号LOCK、および、対応するディレイライン（３３ａ〜３３ｇ）によって１Ｔの遅延量を得るための基準ディレイ段数（DREF_EBF、DREF_EBR・・・）を出力する。
アップダウンカウンタ４１による基準ディレイ段数（EBF_DLL_CNT、EBR_DLL_CNT・・・）と、ロック検出部４２からの基準ディレイ段数（DREF_EBF、DREF_EBR・・・）の関係は、図１１（ａ）で説明したものと同様である。

上記のようにセレクタ３７ａ、３７ｂにマスク信号DMSK_MK、DMSK_SPが与えられる期間は、アップダウンカウンタ４１ａ，４１ｂのカウント値である基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTがディレイライン３３ａ、３３ｂに供給されることとなる。
従って９Ｔマークの検出に対応する校正期間において、ディレイライン３３ａでは、アップダウンカウンタ４１ａでのカウント値による基準ディレイ段数EBF_DLL_CNTとして、その時点での１Ｔ相当の遅延量が設定される。
また９Ｔスペースの検出に対応する校正期間において、ディレイライン３３ｂでは、アップダウンカウンタ４１ｂでのカウント値による基準ディレイ段数EBR_DLL_CNTとして、その時点での１Ｔ相当の遅延量が設定される。

９Ｔマークの検出に対応する校正期間において、エッジパルス発生器３２は、マスク信号MSK_MKに応じて、エッジパルスWPR_EBFにテストパルスを重畳する。
このためエッジパルス発生器３２には、図１３（ｂ）のようなテストパルス挿入回路が設けられている。テストパルス挿入回路は、セレクタ９１、Ｄ−フリップフロップ９２、インバータ９３を有して成る。
セレクタ９１は、マスク信号MSK_MKに基づいて切り換えが行われる。
セレクタ９１の入力Ａには、Ｄ−フリップフロップ９２のＱ出力がインバータ９３で反転されて入力される。
セレクタ９１の入力Ｂには、Ｄ−フリップフロップ９２のＱ出力が入力される。
セレクタ９１の入力Ｃには、１クロック前のエッジパルスWPR_EBFが入力される。

マスク信号MSK_MKの立ち上がりに応じて（例えば一例としてマスク信号MSK_MKの立ち上がりの２クロック後）入力Ａが選択される。
また、その１クロック後に入力Ｂが選択される。
さらにその所定クロック後、入力Ｃが選択される。それ以外は、常時入力Ｃが選択されている。
図１４の破線部Ａに、エッジパルスWPR_EBFに重畳されたテストパルスの例を示している。例えば図１４に示すマスク信号MSK_MKが「Ｈ」となった２クロック後に入力Ａが選択されることで、１クロック前のエッジパルスWPR_EBFの反転信号が選択され、これがテストパルスとなる。その状態を次のクロックタイミングから入力Ｂが選択されて一定時間保持した後に、入力Ｃに切り換えられることで、元の値に再度反転し、テストパルスが終了する。
テストパルス挿入時以外ではこのセレクタは常時入力Ｃが有効であり、マスク信号MSK_MK＝Ｌの期間は、エッジパルスWPR_EBFになんら影響を与えない。

ここではエッジパルスWPR_EBFについてのテストパルス挿入回路を示したが、エッジパルスWPR_EBRについても、同様にテストパルス挿入回路が設けられる。エッジパルスWPR_EBRに対応するテストパルス挿入回路では、セレクタ９１がマスク信号MSK_SPによって切換制御される。
他のエッジパルス（WPR_LPR〜WPR_MPF）についても、同様にマスク信号MSK_MK又はMSK_SPに応じて動作するテストパルス挿入回路が設けられる。

エッジパルス発生器３２では、校正期間に、このようにテストパルスがエッジパルスWPR_EBFに挿入されるとともに、テストパルスに対して１Ｔ遅延をもった比較パルスTPR_EBF（図１４参照）が出力される。
テストパルスはディレイライン３３ａで１Ｔ遅延されて単位遅延判定部３８ａの位相検出器４０ａに供給され、また比較パルスTPR_EBFも位相検出器４０ａに供給される。そしてこれらが上述のように先着判定（位相比較）されて、アップダウンカウンタ４１ａのカウント制御が行われる。

アップダウンカウンタ４１ａでのカウント値である基準ディレイ段数EBF_DLL_CNTについては、ロック検出部４２でロック判定が行われ、基準ディレイ段数DREF_EBFが出力される。これが乗算器３６ａに供給される。
従って、校正期間以外は、アップダウンカウンタ４１ａでのカウント値に基づいて構成された基準ディレイ段数DREF_EBFと、ディレイＲＡＭ３５ａからの遅延量データDLY_EBFが乗算されて、ディレイライン３３ａに対する遅延段数設定値DSTP_EBFが得られる。つまり、ディレイライン３３ａの遅延量が逐次校正されていく。
他のディレイライン３３ｂ〜３３ｇについても同様に構成動作が行われる。

なお、校正動作はフレームシンクの検出に応じて行われる。つまりフレームシンクのタイミングでアップダウンカウンタ４１ａでのカウント値が１ステップ制御される。このため、遅延段数の校正はある程度の期間をかけて徐々に行われるものとなる。しかし、ディレイライン３３ａ〜３３ｇの単位遅延量の変動は温度状況等により徐々に発生するため、問題はない。

ところで、校正期間には上述のようにエッジパルス（WPR_EBF〜WPR_MPF）にテストパルスが挿入されるが、このエッジパルスがイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMの生成に影響を与えないようにする必要がある。
そこでライトパルス発生器３４には、図１３（ｃ）に示すようなテストパルス除去回路が設けられる。

テストパルス除去回路は、例えばＤ−フリップフロップ５１とセレクタ５２を有する。
なお、先に図６で、ライトパルス発生器３４ではＥＸ−ＯＲ回路７０で、エッジパルスDWP_EBFとDWP_EBRの排他的論理和をとってイレーズバイアスタイミングEB_TIMを生成すると述べたが、そのＥＸ−ＯＲ回路７０に相当するのが、図１３（ｃ）のＥＸ−ＯＲ回路５３である。
図１３（ｃ）のＥＸ−ＯＲ回路５３に入力されるエッジパルスMDWP_EBF、MDWP_EBRは、テストパルスが除去された状態のエッジパルスDWP_EBFとDWP_EBRのことである。

このテストパルス除去回路では、マスク信号MSK_MKの立ち上がりエッジで、その瞬間のエッジパルスDWP_EBFのレベルがＤ−フリップフロップ５１のＱ出力に保持される。したがって、マスク信号MSK_MKを、Ｄ−フリップフロップ５１のクロック入力→Ｑ出力の遅延量より大きな遅延バッファを介してセレクタ５２の１入力に接続することで、セレクタ５２の出力（MDWP_EBF）は、マスク信号MSK_MK＝Ｈの期間、マスク信号MSK_MKの立ち上がりエッジ直前のレベルを保持する。そしてマスク信号MSK_MK＝Ｌに戻ると、入力されたエッジパルスDWP_EBFに追従する。
以上より、マスク信号MSK_MK＝Ｈの期間にエッジパルスWPR_EBFおよび遅延後のエッジパルスDWP_EBFのレベルが変わっても、テストパルス除去後のエッジパルスMDWP_EBFに影響を与えない。
図１３（ｃ）では省略しているが、エッジパルスDWP_EBRから、マスク信号MSK_SPを用いてテストパルスを除去する回路も同様である。
したがって、ＥＸ−ＯＲ回路５３で、テストパルス除去後のエッジパルスMDWP_EBF、MDWP_EBRの排他的論理和を取ることで、所望のイレーズバイアスタイミングEB_TIMを得ることができる。
ピークパルスタイミングPP_TIM側については省略するが、図６（ｂ）のように入力されるエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFが、それぞれ同様の回路で、テストパルス除去されたものと考えればよい。
なお図１３（ｂ）のＤ−フリップフロップのクロック入力には同期回路のクロックを用いても問題ない。その場合、イネーブル信号にマスク信号MSK_MKまたはそのマスク信号MSK_MKを１クロック早めたタイミングなどを用いればよい。

以上、実施の形態の回路動作を説明した。
これらを総合した、イレーズバイアスタイミングEB_TIMについてのパルスタイミング発生のタイミングチャートを、図１４以降に示す。まずは比較のために、上述した校正期間の機能をすべて休止した、従来同等の動作を図１５に示す。マスク信号がすべて「Ｌ」になっており、図５に示したとおりの動作で、イレーズバイアスタイミングEB_TIMが生成されている。

図１４に、校正期間の機能を有効化したタイミングチャートを示す。マスク信号MSK_MK＝Ｈの期間に、エッジパルスWPR_EBFにテストパルスが挿入される（破線部Ａ）。また、図９，図１０に示したＤＬＬと同等の動作をするための、１Ｔ遅延した比較パルスTPR_EBFがトグルされ、遅延段数設定値DSTP_EBFが、マスク信号DMSK_MK＝Ｈの期間に、現在の基準ディレイ段数DREF_EBFである「Ｂ２ｈ」に置換されていることがわかる。
そしてテストパルスから１Ｔ遅延されたエッジを持つ比較パルスTPR_EBFと、ディレイライン３３ａで遅延されたテストパルス（エッジパルスDWP_EBFにおける破線部Ｂ）が、位相検出器４０ａで先着判定される。

EBRに関しても同様である。
マスク信号MSK_SP＝Ｈの期間に、エッジパルスWPR_EBRにテストパルスが挿入される（破線部Ｃ）。また、１Ｔ遅延した比較パルスTPR_EBRがトグルされ、遅延段数設定値DSTP_EBRが、マスク信号DMSK_MK＝Ｈの期間に、現在の基準ディレイ段数DREF_EBRである「Ｂ２ｈ」に置換されている。
そしてテストパルスから１Ｔ遅延されたエッジを持つ比較パルスTPR_EBRと、ディレイライン３３ｂで遅延されたテストパルス（エッジパルスDWP_EBRにおける破線部Ｄ）が、位相検出器４０ｂで先着判定される。

さらに、ライトパルス発生器３４では、テストパルスが除去されたエッジパルスMDWP_EBFとMDWP_EBRを用いて、図１５とまったく同タイミングのイレーズバイアスタイミングEB_TIMが生成されていることがわかる。
したがって、長ランレングス信号を検出し、正確にテストパルスを挿入、除去する機能があれば、記録補償回路の動作に影響を与えずに、遅延量校正のための動作を間欠的に行うことが可能である。

図１６で、単位遅延判定部３８ａ、３８ｂの内部で、図１１（ａ）に示したＤＬＬ回路１００と同等の遅延量校正が可能であることを説明する。
エッジパルスWPR_EBFの２５５，９００ｎｓ付近の立ち上がりエッジと、比較パルスTPR_EBFのエッジの時間差は１Ｔであり、図９，図１０で説明したＤＬＬ回路１００の場合と同じである。したがって、位相検出器４０ａは図１１で説明したものと同様の動作となり、図１６ではエッジパルスDWP_EBFの遅延が１Ｔより若干多いので、UP信号（UP_EBF）はほぼ「Ｌ」で、アップダウン指示信号UD_EBF＝Ｌとなっている。
このアップダウン指示信号UD_EBFは、基準ディレイ段数EBF_DLL_CNT＝Ｂ２ｈを次の更新タイミングでカウントダウンさせる。
図１６中でＢ５ｈ→Ｂ２ｈにカウントダウンしているのは、前回のフレームシンクタイミングでの判定結果も、アップダウン指示信号UD_EBF＝Ｌであったためである。
基準ディレイ段数EBF_DLL_CNTの更新タイミングはフレームシンク間隔のなかのどこでも問題ないが、この例では次のフレームシンクの直前で更新する例としている。

図１７においては、校正期間中にエッジパルスWPR_EBF＝Ｈだった場合の例を示している。
テストパルスはマスク信号MSK_MK＝Ｈに変化してから２Ｔ後、エッジパルスWPR_EBFのエッジから数えると４Ｔ後に反転し、さらに２Ｔで元の極性に戻る。図１７の場合は、元の極性に戻る時の立ち上がりエッジを校正用に用いるため、比較パルスTPR_EBFはそこから１Ｔ後、図１６と比較して２Ｔ遅れてトグルされる。その後の更新動作もすべて２Ｔ遅らせれば、図１６のEBFの動作とまったく同じになる。長ランレングスのときのみ動作するので、この程度の処理遅れはまったく問題にならない。

図１８により、実際にEBFとEBRについての単位遅延判定部３８ａ、３８ｂが、個別に校正を行う動作を示す。
ここでは、仮に基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTの初期値は、ＢＢｈであるとしている。
この場合、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTとしてのカウント値は、最初、フレームシンクごとに３ずつカウントダウンしている。カウント単位である３は一例であり、実装時に最適な数値に決定すればよい。

３００，０００ｎｓ近辺で、基準ディレイ段数EBR_DLL_CNTはＢ２ｈとＢ５ｈを交互に繰り返し、ロックしている。
また４５０，０００ｎｓ近辺で、基準ディレイ段数EBF_DLL_CNTはＡＦｈとＢ２ｈを交互に繰り返し、これもロックしていることがわかる。

なお、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTの初期値は、例えば校正用のディレイライン３３ａを設けていれば、その値を用いればよいが、それは必須ではない。
なぜなら、実際に記録動作を行わないときは、全ディレイライン３３ａ〜３３ｇを常時校正することが可能であり、その収束値を初期値として、記録中に随時校正すればよいからである。
ディスクドライブ装置が記録動作を行わない期間に校正を行う場合は、例えばデータパターンディテクタ３１に、一定間隔で連続したフレームシンク信号を入力する。これにより、通常の記録時より早くアップダウンカウンタ４１をロック状態に遷移させることができる。ライトパルス発生器３４の出力端子を休止させれば、外部に影響を与えない。
或いは、エッジパルス発生器３２等に、非記録時の校正専用のテストパルス発生機能を持たせ、非記録時に連続してテストパルスを発生させるようにしてもよい。すると、記録動作を行わない期間に単位遅延判定部３８ａ〜３８ｇを十分早くロックさせることができる。

以上、第１の実施の形態を説明してきたが、この実施の形態では、データ記録時の長ランレングス時に全部または一部のディレイライン３３ａ〜３３ｇを、パルスタイミング制御でなく自己の遅延量校正機能に切り替える機能を有する可変遅延回路が形成されるものである。
各ディレイライン３３ａ〜３３ｇは、遅延素子８０が複数段直列接続され、指示された遅延素子８０の段数分、入力信号を遅延させる構成とされている。
各遅延設定部（３５，３６，３７）は、単位遅延制御値として供給される所定の単位遅延量（例えば１Ｔ）の遅延のための単位遅延段数（基準ディレイ段数DREF_EBR〜DREF_MPF）と、対応するエッジパルス（WPR_EBF〜WPR_MPF）に与えるべき遅延時間（遅延量データDLY_EBF〜DLY_MPF）とを用いた演算結果である遅延段数設定値DSTP_EBF〜DSTP_MPFに基づいて、校正期間以外での、対応するディレイライン３３ａ〜３３ｇの遅延段数を設定する。
ライトパルス発生器３４には、各ディレイライン３３ａ〜３３ｇを経た各エッジパルス（DWP_EBF〜DWP_MPF）を用いて記録駆動パルス（PP_TIM、EB_TIM）を生成する。

校正期間には、エッジパルス発生器３２はエッジパルス（WPR_EBF〜WPR_MPF）にテストパルスを重畳させ、また各テストパルスに対して単位遅延量（１Ｔ遅延）を持つ各比較用パルス（TPR_EBF〜TPR_MPF）を発生させる。
各単位遅延判定部３８ａ〜３８ｇは、校正期間には、対応する遅延設定部（３５，３６，３７）に単位遅延制御値（基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT）を与えて対応するディレイライン３３ａ〜３３ｇに、１Ｔ遅延を設定させる。そして各単位遅延判定部３８ａ〜３８ｇは、対応するエッジパルス（WPR_EBF〜WPR_MPF）の校正期間に、テストパルスと比較パルス（TPR_EBF〜TPR_MPF）位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて単位遅延制御値として単位遅延段数（基準ディレイ段数DREF_EBR〜DREF_MPF）を判定して、対応する遅延設定部（３５，３６，３７）に供給する。

この実施の形態によれば、これまで困難だった、複数のディレイライン３３ａ〜３３ｇをすべて正確に校正する動作が可能になり、記録補償回路の精度が向上し、安定した記録特性、装置の信頼性を得ることができる。
また、アナログＰＬＬによる多相クロック方式と比較して圧倒的に低コスト、低消費電力であるＣＭＯＳロジックのディレイライン３３ａ〜３３ｇの精度を高めることで、低コスト、低消費電力のディスクドライブ装置を実現することができる。
また校正専用のディレイラインを設けなくて良いことで、回路規模の増大を抑えることができる。なお、図２（図１２）の構成は、図８の構成に比べて、ディレイライン３３ａ〜３３ｇのそれぞれに対応する単位遅延判定部３８ａ〜３８ｇが必要になる。ところが実装上、単位遅延判定部３８ａ〜３８ｇの構成はディレイラインに比べて非常に規模が小さい。結果として図８の構成と比べた場合、校正専用のディレイライン１０２が削減されることは、回路規模の縮小として非常に有利である。

＜５．第２の実施の形態＞

図１９で第２の実施の形態の構成を示す。なお図１２と同様にライトストラテジ部１４の一部（EBF、EBR対応部分）を示しているが、図２と同様に、LPR、LPF、TPR、TPF、MPFについての回路系も設けられており、それらが図１９のEBF、EBRの回路系と同様と考えればよい。
図１９において図１２と同一部分は同一符号を付して説明を省略する。

この図１９の第２の実施の形態は、ディレイライン３３（３３ａ〜３３ｇ）の遅延素子段数を３２段等の固定段数として、遅延素子８０の電源電圧を制御することで、遅延素子８０の遅延量を制御し、所望の遅延量を得る形式の可変遅延回路を採用するものである。
図２０にディレイライン３３の一例を示す。この場合、遅延素子８０が例えば３２段、直列に接続されている。例えば３２段で１Ｔの遅延を実現する。
タップセレクタ８１は、供給される遅延段数設定値DSTP（DSTP_EBF〜DSTP_MPF）に基づいて、遅延素子８０の出力段を選択する。即ち、入力dl_inから出力dl_outまでの段数が指定されて、１Ｔ未満の遅延量が設定される。
各遅延素子８０の遅延量は、電源電圧Ｖｄｄによって調整される。
なお、ここでは出口選択型を示しているが、図７（ａ）のような入口選択型の構成も可能である。

図１９に示すディレイライン３３ａ、３３ｂは、このように電源電圧制御で各遅延素子８０の遅延量が調整されるものである。
これに対して、次のように構成される。
ディレイライン３３に対する遅延設定部としては上記第１の実施の形態の乗算器３６は設けられず、ディレイＲＡＭ３５，セレクタ３７、Ｄ／Ａ変換器３９が設けられる。
校正期間以外は、ディレイＲＡＭ３５ａ、３５ｂから出力される遅延量データDLY_EBF、DLY_EBRが、そのまま遅延段数設定値DSTP_EBF、DSTP_EBRとして、それぞれセレクタ３７ａ、３７ｂの入力０を介して、ディレイライン３３ａ、３３ｂに供給される。

一方、マスク信号（MSK_MK、DMSK_MK、MSK_SP、DMSK_SP）で規定される校正期間には、セレクタ３７ａ、３７ｂは１端子が選択される。セレクタ３７ａ、３７ｂの入力１には基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTとして、「３２」の固定値が供給されている。
即ち、図２０に示したディレイライン３３ａ、３３ｂに３２段の遅延として１Ｔ遅延を実行させるものとなる。
そして校正期間には、単位遅延判定部３８ａ、３８ｂで、１Ｔ遅延されたテストパルスと比較パルスTPR_EBF、TPR_EBRの位相比較が行われ、それに応じてアップダウンカウンタ４１ａ、４１ｂのカウントが制御される。
そのアップダウンカウンタ４１のカウント値のロック判定がロック検出部４２ａ、４２ｂで行われ、結果としての単位遅延制御値（DREF_EBR、DREF_EBF）が出力される。

この場合の「DREF_EBR」「DREF_EBF」は、１Ｔ遅延の段数を示す「基準ディレイ段数」としての意味ではなく、３２段で１Ｔ遅延を実行させるための各遅延素子８０の電源電圧値とされる。
この単位遅延制御値（DREF_EBR、DREF_EBF）は、それぞれＤ／Ａ変換器３９ａ，３９ｂに供給され、アナログ電圧信号とされてディレイライン３３ａ、３３ｂに供給される。このアナログ電圧信号が図２０の電源電圧Ｖｄｄとなることで、各遅延素子８０の遅延量が校正される。

この校正動作では、例えば３２段通過後の遅延量が１Ｔより大きいときは、遅延量を小さくするために電源電圧Ｖｄｄを上げる、すなわち、アップダウンカウンタ４１ａ、４１ｂのカウント値を高くする。
このため、アップダウンカウンタ４１ａ，４１ｂにおけるアップダウン指示信号UDとカウントアップ／ダウンの関係を、第１の実施の形態の場合と逆にするか、Ｄ／Ａ変換器３９ａ，３９ｂとして、入力ディジタル数値と出力電圧の相関が負であるＤ／Ａ変換器を用いる。

以上のように第２の実施の形態では、各ディレイライン３３ａ〜３３ｇは、遅延素子８０が複数段直列接続され、指示された遅延素子８０の段数分、入力信号を遅延させる構成とされる。
遅延設定部（３５，３７，３９）は、単位遅延制御値（DREF_EBR、DREF_EBF）に基づく対応するディレイライン３３ａ〜３３ｇの遅延素子８０の電源電圧Ｖｄｄの設定を行う。また対応するエッジパルス（WPR_EBF〜WPR_MPF）に与えるべき遅延時間（遅延量データDLY_EBF〜DLY_MPF）を、遅延段数設定値DSTP_EBF〜DSTP_MPFとして対応するディレイライン３３ａ〜３３ｇの遅延段数の設定を行う。
各単位遅延判定部３８ａ〜３８ｇは、対応するエッジパルスの校正期間に、位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて遅延素子８０の電源電圧Ｖｄｄの設定のための単位遅延制御値（DREF_EBR、DREF_EBF）を判定して対応する遅延設定部（３９）に供給する。
このような第２の実施の形態でも第１の実施の形態と同様の効果を得ることができる。

＜６．第３の実施の形態＞

第３の実施の形態は、上記第１、第２の実施の形態における単位遅延判定部３８ａ〜３８ｇのアップダウンカウンタ４１（４１ａ〜４１ｇ）の構成が異なる例である。
即ちアップダウンカウンタ４１は、位相検出器４０での位相比較結果に応じてカウント値がアップ／ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ／ダウンされるメインカウンタとを有している構成とする。

図２１にアップダウンカウンタ４１の構成例を示す。
図２１に示すアップダウンカウンタ４１は、現在のカウント値BICを保持するためのＤ−フリップフロップ１４１と、カウント値BICに１を加算する加算回路１４２と、カウント値BICから１を減算する減算回路１４３を有する。
また、カウント値BICと設定最大値BIC-MAXとを比較し、これに応じてリセット信号RMAXを出力する比較回路１４４を有する。
また、カウント値BICと設定最小値BIC-MINとを比較し、これに応じてリセット信号RMINを出力する比較回路１４５を有する。
また、入力とされたアップダウン指示信号UDに応じて入力１または入力２を選択出力Ｓとして出力するセレクタ１４６が設けられる。
また、入力されたリセット信号RMAXおよびRMINに応じて、選択出力Ｓと設定初期値BIC-INTとを選択してＤ−フリップフロップ１４１に出力するセレクタ１４７と、リセット信号RMAXおよびRMINに応じてカウント値DLL_CNTのカウントアップまたはカウントダウンを行うカウンタ１４８が設けられる。

ここで、Ｄ−フリップフロップ１４１、加算器１４２、減算器１４３、比較器１４４、比較器１４５、セレクタ１４７が上述したサブカウンタとしての構成部分となり、カウンタ１４８がメインカウンタとなる。
すなわちこのアップダウンカウンタ４１では、メインカウンタであるカウンタ１４８が出力するカウント値DLL_CNTのカウントアップおよびカウントダウンを行うために、サブカウンタが用いられる。

このサブカウンタのカウント値BICに対しては、カウントアップの最大値である設定最大値BIC-MAX、カウントダウンの最小値である設定最小値BIC-MIN、およびカウントアップ、カウントダウンの際に初期値となるBIC-INTがそれぞれ任意に設定される。
カウンタ１４１，１４８に対してはアップデート信号UDC_UPDがイネーブル信号として供給される。

Ｄ−フリップフロップ１４１は、セレクタ１４７からの選択出力を、クロックClockによってラッチし、加算器１４２、減算器１４３，比較器１４４、１４５に対してカウント値BICを出力する。
セレクタ１４６は、加算器１４２および減算器１４３においてカウント値BICに対してそれぞれ１を加算、１を減算されたカウント値BIC-I、BIC-Dの供給を受ける。そして位相検出器４０からのアップダウン指示信号UDが例えばハイレベルの場合にカウント値BIC-Iを、ローレベルの場合にカウント値BIC-Dを、選択出力Ｓとしてセレクタ１４７に出力する。
また、比較器１４４、１４５は、入力されたカウント値BICが設定最大値BIC-MAX、設定最小値BIC-MINと等しい場合に、それぞれリセット信号RMAXおよびRMINをハイレベルとして出力する。
セレクタ１４７は、入力されたリセット信号RMAX、RMINのいずれかがハイレベルの場合に、設定初期値BIC-INTを選択し、それ以外の場合にセレクタ１４６からの選択出力Ｓを選択して、選択出力BIC-0としてＤ−フリップフロップ１４１に対して出力する。

これによってカウント値ＢＩＣは、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルの場合には、設定初期値BIC-INTから設定最大値BIC-MAXまでの間を繰り返しカウントアップされる。またアップダウン指示信号UDがローレベルの場合には、設定初期値BIC-INTから設定最小値BIC-MINまでの間を繰り返しカウントダウンされる。
また、アップダウン指示信号UDが変化したタイミングでは、カウント値BICは必ず設定初期値BIC-INTの値にセットされる。

また、カウンタ１４８は、クロックClockの立ち上がりのタイミングにおいて、比較器１４４からのリセット信号RMAXがハイレベルの場合に、カウント値DLL_CNTをカウントアップし、比較器１４５からのリセット信号RMINがハイレベルの場合に、カウント値DLL_CNTをカウントダウンする。これによって、カウント値BICが設定初期値BIC-INTよりカウントアップされて設定最大値BIC-MAXとなったときに、カウント値DLL_CNTのカウントアップが行われ、カウント値BICが設定初期値BIC-INTよりカウントダウンされて設定最小値BIC-MINとなったときに、カウント値DLL_CNTのカウントダウンが行われる。

このようなアップダウンカウンタ４１によっては、次の効果が得られる。
上述のように単位遅延判定部３８（３８ａ〜３８ｇ）での位相検出器４０（４０ａ〜４０ｇ）におけるタイミング比較では、例えば図１１（ｂ）のＤ−フリップフロップ１１０により比較パルス（TPR_EBF〜TPR_MPF）とテストパルスの先着判定が行われる。
ここでクロック入力であるテストパルスの立ち上がりと、Ｄ入力である比較パルス（TPR_EBF〜TPR_MPF）の反転とが、Ｄ−フリップフロップ１１０の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合は、出力される位相比較中間信号である信号QAが確定せず、位相検出器４０から出力されるアップダウン指示信号UDに短期間の擾乱が発生する。
したがって、このようなアップダウン指示信号UDに基づいてカウントされたアップダウンカウンタ４１のカウント値は不規則に変化し、基準ディレイ段数DREFの値がロックせずに±数段の大きさで不安定に変化する。
これに対してアップダウンカウンタ４１において、位相検出器４０から出力されたアップダウン指示信号UDを、ローパスフィルタと同等の動作を行う非線形カウンタ（上記のサブカウンタ）に通過させた後にカウントアップおよびカウントダウンの動作を行うようにすることで、上記の不安定な変化を防止できる。
これにより、単位遅延制御値となるアップダウンカウンタ４１のカウント値の更なる安定を実現することができる。

＜７．第４の実施の形態＞

第４の実施の形態は、上記のようなサブカウンタを有するアップダウンカウンタ４１としての他の構成例である。
図２２にアップダウンカウンタ４１の構成例を示す。
図２２のアップダウンカウンタ４１は、カウント値が所定値となるまで繰り返しカウントアップするカウンタ１５１と、位相検出器４０から出力されるアップダウン指示信号UDのハイレベルおよびローレベルの状態に基づいてそれぞれカウントアップを行うカウンタ１５２，１５３を備える。
また、カウンタ１５２、１５３からの各カウント値CA、CBが所定値に達している場合に、出力する各フラグ信号U-FLGおよびD-FLGをハイレベルにする比較器１５４、１５５を備える。
またフラグ信号U-FLGおよびD-FLGに基づいてカウントアップおよびカウントダウンするカウント値DLL_CNTを出力するカウンタ１５６を備える。

カウンタ１５１は、カウント値の最大値として設定値CMがあらかじめ任意に与えられて、クロックClockの立ち上がりのタイミングにおいてカウントアップを行う。そしてカウント値が設定値CMに達すると、次のクロックClockの立ち上がりのタイミングにおいて、リセット信号RSTを出力するとともに、カウント値をリセットして０からカウントを行う。これによりカウンタ１５１は、一定時間ごとにリセット信号RSTを出力する。

カウンタ１５２、１５３には、アップダウン指示信号UDが供給される。カウンタ１５２は、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルの場合にはカウント値CAのカウントアップを行い、ローレベルの場合にはカウント値CAを保持する。また、カウンタ１５１よりリセット信号RSTが入力された場合には、クロックClockの次の立ち上がりのタイミングにおいてカウント値CAをリセットする。
一方、カウンタ１５３は、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがローレベルの場合にはカウント値CBのカウントアップを行い、ハイレベルの場合にはカウント値CBを保持する。また、カウンタ１５１よりリセット信号ＲＳＴが入力された場合には、クロックClockの次の立ち上がりのタイミングにおいてカウント値CBをリセットする。

比較器１５４、１５５には、あらかじめ任意の設定値CNが与えられる。
比較器１５４は、カウンタ１５２によるカウント値CAが設定値CN以上である場合に、出力するフラグ信号U-FLGをハイレベルとする。
比較器１５５は、カウンタ１５３によるカウント値CBが設定値CN以上である場合に、出力するフラグ信号D-FLGをハイレベルとする。

カウンタ１５６は、カウンタ１５１からリセット信号RSTが入力された時点における各フラグ信号U-FLGおよびD-FLGの状態を検出する。そしてフラグ信号U-FLGがハイレベルである場合は、クロックClockの次の立ち上がりのタイミングにおいて、カウント値DLL_CNTのカウントアップを行い、フラグ信号D-FLGがハイレベルである場合は、クロックClockの次の立ち上がりのタイミングにおいて、カウント値DLL_CNTのカウントダウンを行う。

以上のアップダウンカウンタ４１では、リセット信号RSTが出力される一定時間内にクロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルおよびローレベルのいずれかとなった回数が設定値CNに達した場合にのみ、カウンタ１５６におけるカウント値DLL_CNTのカウントアップまたはカウントダウンが行われる。アップダウン指示信号UDのハイレベルおよびローレベルのそれぞれの回数が少ない場合には、カウント値DLL_CNTは変化しない。これにより、アップダウン指示信号UDに含まれる高周波のノイズ成分が無視され、カウント値DLL_CNTが正確かつ安定的に出力される。

＜８．変形例＞

以上、実施の形態について説明してきたが、本発明の変形例は多様に考えられる。
上記例では、校正期間を、記録データDataのフォーマット上存在するフレームシンク信号に限定して説明したが、検出する長ランレングスを、変調規則内に存在する長さまで縮めて、テストパルスの挿入頻度を高めることも有効である。
縮められる限界は、ディレイライン３３ａ〜３３ｇの段数切り替えとパルスエッジの間のタイミング制限等で決まるものであり、実装時に最適な値を決定すればよい。

また、図２（図１２）、図１９の構成において、校正専用のＤＬＬ回路１００を設けることも考えられる。その場合、ＤＬＬ回路１００による構成動作で得られた単位遅延制御値としてのカウント値（基準ディレイ段数又は遅延素子の電源電圧値としてのDLL_CNT）を、各単位遅延判定部３８ａ〜３８ｇにおけるアップダウンカウンタ４１ａ〜４１ｇのカウントの初期値又は基準値として利用することができる。

実施の形態は光ディスクに対するディスクドライブ装置を例にしたが、ディスク以外の光記録媒体や、ディスク型或いは他の種の磁気記録媒体に対する記録装置でも本発明は適用できる。特に本発明の可変遅延回路は、ディレイラインを校正する機能をもった可変遅延回路として広く各分野に適用できる。

１光ピックアップ、１３レーザドライバ、１４ライトストラテジ部、３１データパターンディテクタ、３２エッジパルス発生器、３３ａ〜３３ｇディレイライン、３４ライトパルス発生器、３５ａ〜３５ｇディレイＲＡＭ、３６ａ〜３６ｇ乗算器、３７ａ〜３７ｇセレクタ、３８ａ〜３８ｇ単位遅延判定部、３９ａ，３９ｂＤ／Ａ変換器

Claims

遅延量が可変設定可能なディレイラインと、
上記ディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延設定を行う遅延設定部と、
校正期間において、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させるパルス発生器と、
上記校正期間において、上記遅延設定部に単位遅延制御値を与えて上記ディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として上記遅延設定部に供給する単位遅延判定部と、
を備えた可変遅延回路。
上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する請求項１に記載の可変遅延回路。
上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、上記入力信号に与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での上記ディレイラインの遅延段数を設定し、
上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して上記遅延設定部に供給する請求項２に記載の可変遅延回路。
上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記遅延設定部は、上記単位遅延制御値に基づく上記遅延素子の電源電圧の設定と、上記入力信号に与えるべき遅延時間に応じた上記ディレイラインの遅延段数の設定を行い、
上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して上記遅延設定部に供給する請求項２に記載の可変遅延回路。
上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ／ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ／ダウンされるメインカウンタとを有している請求項２に記載の可変遅延回路。
記録媒体に対して、記録駆動パルスに応じた記録動作を行って情報記録を行うヘッド部と、
記録データに基づいて上記記録駆動パルスを生成する記録駆動パルス生成部とを備え、
上記記録駆動パルス生成部は、
記録データに応じた上記記録駆動パルスを形成する際のタイミング調整対象となる１又は複数のエッジタイミングを示す１又は複数のエッジパルスを出力するとともに、各エッジパルスについての校正期間において、エッジパルスにテストパルスを重畳させ、また各テストパルスに対して上記単位遅延量を持つ各比較用パルスを発生させるエッジパルス発生器と、
上記複数のエッジパルスのそれぞれに対応して設けられ、それぞれが、入力されるエッジパルスに与える遅延量を可変設定可能とされた複数のディレイラインと、
上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、対応するディレイラインに対して、入力されるエッジパルスに与えるべき遅延量と、対応するディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、遅延設定を行う複数の遅延設定部と、
上記各ディレイラインを経た各エッジパルスを用いて上記記録駆動パルスを生成するライトパルス発生器と、
上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、上記校正期間において、対応する遅延設定部に単位遅延制御値を与えて対応するディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、対応するディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として対応する遅延設定部に供給する複数の単位遅延判定部と、
を備えた記録装置。
上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する請求項６に記載の記録装置。
上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記各遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、対応するエッジパルスに与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での、対応するディレイラインの遅延段数を設定し、
上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して、対応する遅延設定部に供給する請求項７に記載の記録装置。
上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記各遅延設定部は、上記単位遅延制御値に基づく対応するディレイラインの上記遅延素子の電源電圧の設定と、対応するエッジパルスに与えるべき遅延量に応じた対応するディレイラインの遅延段数の設定を行い、
上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ／ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して対応する遅延設定部に供給する請求項７に記載の記録装置。
上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ／ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ／ダウンされるメインカウンタとを有している請求項７に記載の記録装置。
上記ヘッド部は光ピックアップ部であって、光記録媒体に対して、上記記録駆動パルスに応じたレーザ出力としての記録動作を行って情報記録を行う構成とされ、
上記記録駆動パルス生成部は、記録データに基づいた上記記録駆動パルスとして、レーザ駆動パルスを生成する請求項６に記載の記録装置。
上記記録データは、ランレングスリミテッドコードとしての記録データであり、
上記記録データのラン長が所定長以上となる期間が上記校正期間とされるように、マスク信号を発生させるマスク信号生成部をさらに備え、
上記エッジパルス発生器は、上記マスク信号に応じて、上記テストパルスを上記エッジパルスに重畳して出力する請求項６に記載の記録装置。
上記ライトパルス発生器には、上記マスク信号に応じた上記校正期間に、上記ディレイラインを経て入力されるエッジパルスからテストパルスを除去するテストパルス除去回路が設けられている請求項１２に記載の記録装置。
遅延量が可変設定可能なディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延量を設定する可変遅延回路における遅延量校正方法として、
校正期間に、上記単位遅延制御値に基づいて上記ディレイラインに上記単位遅延量の遅延を設定させたうえで、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させ、
上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較を行い、
上記位相比較の結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として、以後の上記ディレイラインの遅延量の設定に用いるようにする遅延量校正方法。