JP2012015828A - 可変遅延回路、記録装置、遅延量校正方法 - Google Patents
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Abstract
【課題】ディレイラインについての遅延量校正のために校正用ディレイラインを不要とし、また校正のバラツキをなくす。
【解決手段】入力信号(エッジパルス)を遅延させるディレイラインに対し、例えば9T区間などの校正期間に、例えば1T時間分などの単位遅延量を設定する。そして入力信号にテストパルスを重畳させ、また該テストパルスに対して単位遅延量を持つ比較用パルスを発生させる。そして比較用パルスと、ディレイラインを経て単位遅延量が与えられたテストパルスとの位相比較を行い、単位遅延量に相当する単位遅延制御値を判定する。この判定した単位遅延制御値を校正結果の単位遅延制御値として、以後のディレイラインの遅延量の設定に用いる。
【選択図】図12
【解決手段】入力信号(エッジパルス)を遅延させるディレイラインに対し、例えば9T区間などの校正期間に、例えば1T時間分などの単位遅延量を設定する。そして入力信号にテストパルスを重畳させ、また該テストパルスに対して単位遅延量を持つ比較用パルスを発生させる。そして比較用パルスと、ディレイラインを経て単位遅延量が与えられたテストパルスとの位相比較を行い、単位遅延量に相当する単位遅延制御値を判定する。この判定した単位遅延制御値を校正結果の単位遅延制御値として、以後のディレイラインの遅延量の設定に用いる。
【選択図】図12
Description
本発明は可変遅延回路、記録装置、遅延量校正方法に関し、例えば記録装置の記録駆動パルスの生成に用いるエッジパルスに対するディレイラインの遅延量設定について好適な技術に関する。
半導体レーザを用いた光ディスクへの記録特性を維持し、安定的に記録を行うためには、記録レーザを駆動するレーザ駆動パルスの調整が行われる。例えばレーザ駆動パルスの所定のパルスエッジタイミングを調整することが行われる。
このため、レーザ駆動パルスの生成回路系では、レーザ駆動パルスを構成する各エッジタイミングを示したエッジパルスをそれぞれディレイラインに入力する。そして、各ディレイラインの遅延量を可変することで、各エッジタイミングを調整し、それらを用いた演算で、レーザ駆動パルスを生成する。
このため、レーザ駆動パルスの生成回路系では、レーザ駆動パルスを構成する各エッジタイミングを示したエッジパルスをそれぞれディレイラインに入力する。そして、各ディレイラインの遅延量を可変することで、各エッジタイミングを調整し、それらを用いた演算で、レーザ駆動パルスを生成する。
このようなレーザ駆動パルスを生成する回路としては、ディレイラインの遅延量が精度良く設定される必要がある。例えばディレイラインは、所定の遅延時間を持つ遅延素子が多数段直列接続され、入力信号が通過する段数を制御することで、可変遅延回路として構成される。ここで、各遅延素子の遅延量は温度状況によって変動する。このような変動に対して、適宜遅延段数が調整され、入力信号(例えばエッジパルス)に対して所定の遅延量が得られるようにしなければ、レーザ駆動パルスが最適化されない。
このためには、ディレイラインによる遅延量設定を校正していく校正回路、例えば特許文献1、2に挙げたようなDLL(Delay Locked Loop)を搭載することも考えられている。
その一方で、回路構成の簡略化や、より精度の高い遅延量設定も求められる。
このためには、ディレイラインによる遅延量設定を校正していく校正回路、例えば特許文献1、2に挙げたようなDLL(Delay Locked Loop)を搭載することも考えられている。
その一方で、回路構成の簡略化や、より精度の高い遅延量設定も求められる。
本発明では、例えばレーザ駆動パルスの生成回路系に用いられる可変遅延回路として、高い精度での遅延量の校正機能を備えるようにする。また著しい回路構成規模の増大を招かないようにもする。
本発明の可変遅延回路は、遅延量が可変設定可能なディレイラインと、上記ディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延設定を行う遅延設定部と、校正期間において、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させるパルス発生器と、上記校正期間において、上記遅延設定部に単位遅延制御値を与えて上記ディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として上記遅延設定部に供給する単位遅延判定部とを備える。
また上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する。
また上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、上記入力信号に与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での上記ディレイラインの遅延段数を設定し、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して上記遅延設定部に供給する。
或いは、上記遅延設定部は、上記単位遅延制御値に基づく上記遅延素子の電源電圧の設定と、上記入力信号に与えるべき遅延量に応じた上記ディレイラインの遅延段数の設定を行い、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して上記遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している。
また上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する。
また上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、上記入力信号に与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での上記ディレイラインの遅延段数を設定し、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して上記遅延設定部に供給する。
或いは、上記遅延設定部は、上記単位遅延制御値に基づく上記遅延素子の電源電圧の設定と、上記入力信号に与えるべき遅延量に応じた上記ディレイラインの遅延段数の設定を行い、上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して上記遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している。
本発明の記録装置は、記録媒体に対して、記録駆動パルスに応じた記録動作を行って情報記録を行うヘッド部と、記録データに基づいて上記記録駆動パルスを生成する記録駆動パルス生成部とを備える。
そして上記記録駆動パルス生成部は、記録データに応じた上記記録駆動パルスを形成する際のタイミング調整対象となる1又は複数のエッジタイミングを示す1又は複数のエッジパルスを出力するとともに、各エッジパルスについての校正期間において、エッジパルスにテストパルスを重畳させ、また各テストパルスに対して上記単位遅延量を持つ各比較用パルスを発生させるエッジパルス発生器と、上記複数のエッジパルスのそれぞれに対応して設けられ、それぞれが、入力されるエッジパルスに与える遅延量を可変設定可能とされた複数のディレイラインと、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、対応するディレイラインに対して、入力されるエッジパルスに与えるべき遅延量と、対応するディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、遅延設定を行う複数の遅延設定部と、上記各ディレイラインを経た各エッジパルスを用いて上記記録駆動パルスを生成するライトパルス発生器と、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、上記校正期間において、対応する遅延設定部に単位遅延制御値を与えて対応するディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、対応するディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として対応する遅延設定部に供給する複数の単位遅延判定部とを備える。
そして上記記録駆動パルス生成部は、記録データに応じた上記記録駆動パルスを形成する際のタイミング調整対象となる1又は複数のエッジタイミングを示す1又は複数のエッジパルスを出力するとともに、各エッジパルスについての校正期間において、エッジパルスにテストパルスを重畳させ、また各テストパルスに対して上記単位遅延量を持つ各比較用パルスを発生させるエッジパルス発生器と、上記複数のエッジパルスのそれぞれに対応して設けられ、それぞれが、入力されるエッジパルスに与える遅延量を可変設定可能とされた複数のディレイラインと、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、対応するディレイラインに対して、入力されるエッジパルスに与えるべき遅延量と、対応するディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、遅延設定を行う複数の遅延設定部と、上記各ディレイラインを経た各エッジパルスを用いて上記記録駆動パルスを生成するライトパルス発生器と、上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、上記校正期間において、対応する遅延設定部に単位遅延制御値を与えて対応するディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、対応するディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として対応する遅延設定部に供給する複数の単位遅延判定部とを備える。
また上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する。
また上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記各遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、対応するエッジパルスに与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での、対応するディレイラインの遅延段数を設定し、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して、対応する遅延設定部に供給する。
或いは、上記各遅延設定部は、上記単位遅延制御値に基づく対応するディレイラインの上記遅延素子の電源電圧の設定と、対応するエッジパルスに与えるべき遅延量に応じた対応するディレイラインの遅延段数の設定を行い、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して対応する遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している。
また上記ヘッド部は光ピックアップ部であって、光記録媒体に対して、上記記録駆動パルスに応じたレーザ出力としての記録動作を行って情報記録を行う構成とされ、上記記録駆動パルス生成部は、記録データに基づいた上記記録駆動パルスとして、レーザ駆動パルスを生成する。
また上記記録データは、ランレングスリミテッドコードとしての記録データであり、上記記録データのラン長が所定長以上となる期間が上記校正期間とされるように、マスク信号を発生させるマスク信号生成部をさらに備え、上記エッジパルス発生器は、上記マスク信号に応じて、上記テストパルスを上記エッジパルスに重畳して出力する。
また上記ライトパルス発生器には、上記マスク信号に応じた上記校正期間に、上記ディレイラインを経て入力されるエッジパルスからテストパルスを除去するテストパルス除去回路が設けられている。
また上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされる。
そして上記各遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、対応するエッジパルスに与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での、対応するディレイラインの遅延段数を設定し、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して、対応する遅延設定部に供給する。
或いは、上記各遅延設定部は、上記単位遅延制御値に基づく対応するディレイラインの上記遅延素子の電源電圧の設定と、対応するエッジパルスに与えるべき遅延量に応じた対応するディレイラインの遅延段数の設定を行い、上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して対応する遅延設定部に供給する。
また上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している。
また上記ヘッド部は光ピックアップ部であって、光記録媒体に対して、上記記録駆動パルスに応じたレーザ出力としての記録動作を行って情報記録を行う構成とされ、上記記録駆動パルス生成部は、記録データに基づいた上記記録駆動パルスとして、レーザ駆動パルスを生成する。
また上記記録データは、ランレングスリミテッドコードとしての記録データであり、上記記録データのラン長が所定長以上となる期間が上記校正期間とされるように、マスク信号を発生させるマスク信号生成部をさらに備え、上記エッジパルス発生器は、上記マスク信号に応じて、上記テストパルスを上記エッジパルスに重畳して出力する。
また上記ライトパルス発生器には、上記マスク信号に応じた上記校正期間に、上記ディレイラインを経て入力されるエッジパルスからテストパルスを除去するテストパルス除去回路が設けられている。
本発明の遅延量校正方法は、校正期間に、上記単位遅延制御値に基づいて上記ディレイラインに上記単位遅延量の遅延を設定させたうえで、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させ、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較を行う。その位相比較の結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として、以後の上記ディレイラインの遅延量の設定に用いるようにする。
このような本発明では、入力信号(例えばエッジパルス)について遅延させるディレイライン自体を使用して、そのディレイラインの遅延量校正を行う。
即ち、所定の校正期間に、入力信号にテストパルスを重畳して単位遅延量に設定したディレイラインを通過させる。このディレイラインで遅延されたテストパルスと、テストパルスに対して単位遅延量をもった参照パルスの位相比較を行う。その結果により、単位遅延制御値を校正する。ディレイラインに対しては、入力信号に与えるべき遅延量と、単位遅延制御値を用いて遅延設定(例えば遅延段数の設定や遅延素子の電源電圧の設定)を行うため、単位遅延制御値を逐次校正することで、高精度の遅延設定が可能となる。
即ち、所定の校正期間に、入力信号にテストパルスを重畳して単位遅延量に設定したディレイラインを通過させる。このディレイラインで遅延されたテストパルスと、テストパルスに対して単位遅延量をもった参照パルスの位相比較を行う。その結果により、単位遅延制御値を校正する。ディレイラインに対しては、入力信号に与えるべき遅延量と、単位遅延制御値を用いて遅延設定(例えば遅延段数の設定や遅延素子の電源電圧の設定)を行うため、単位遅延制御値を逐次校正することで、高精度の遅延設定が可能となる。
本発明によれば、入力信号(エッジパルス)について遅延させるディレイライン自体を使用して、そのディレイラインの遅延量校正を行うことで、精度の良い遅延量校正が可能となる。特に複数のエッジパルスのそれぞれについてのディレイラインが、それぞれ使用されて遅延量校正が行われることで、各ディレイライン間の素子のバラツキも吸収した遅延量校正ができる。これによって、記録装置においては、温度状況等に対応して精度の高い記録駆動パルスを生成でき、記録特性を安定化させることができる。
また校正用ディレイラインを設けないことで、回路規模の増大も招かない。
また校正用ディレイラインを設けないことで、回路規模の増大も招かない。
以下では、本発明の可変遅延回路、記録装置、遅延量校正方法の実施の形態を説明する。ここでは光ディスクに対して記録再生を行うディスクドライブ装置を記録装置の例として挙げる。またそのディスクドライブ装置のライトストラテジ部において本発明の可変遅延回路が搭載される例とする。説明は次の順序で行う。
<1.ディスクドライブ装置の構成>
<2.レーザ駆動パルスの生成>
<3.比較例の構成及びDLL>
<4.第1の実施の形態>
<5.第2の実施の形態>
<6.第3の実施の形態>
<7.第4の実施の形態>
<8.変形例>
<1.ディスクドライブ装置の構成>
<2.レーザ駆動パルスの生成>
<3.比較例の構成及びDLL>
<4.第1の実施の形態>
<5.第2の実施の形態>
<6.第3の実施の形態>
<7.第4の実施の形態>
<8.変形例>
<1.ディスクドライブ装置の構成>
本実施の形態のディスクドライブ装置の構成を図1により説明する。
本実施の形態のディスクドライブ装置は、CD(Compact Disc)、DVD(Digital Versatile Disc)、ブルーレイディスク(Blu-ray Disc(登録商標))、或いは次世代ディスク等としての再生専用ディスクや記録可能型ディスク(ライトワンスディスクやリライタブルディスク)に対応して再生や記録を行うことができるものとする。
本実施の形態のディスクドライブ装置の構成を図1により説明する。
本実施の形態のディスクドライブ装置は、CD(Compact Disc)、DVD(Digital Versatile Disc)、ブルーレイディスク(Blu-ray Disc(登録商標))、或いは次世代ディスク等としての再生専用ディスクや記録可能型ディスク(ライトワンスディスクやリライタブルディスク)に対応して再生や記録を行うことができるものとする。
例えば記録可能型のブルーレイディスクの場合、波長405nmのレーザ(いわゆる青色レーザ)とNAが0.85の対物レンズの組み合わせという条件下でフェイズチェンジマーク(相変化マーク)や色素変化マークの記録再生を行うものとされ、トラックピッチ0.32μm、線密度0.12μm/bitで、64KB(キロバイト)のデータブロックを1つの記録再生単位(RUB:Recording Unit Block)として記録再生を行う。
なお再生専用ディスクについては、λ/4程度の深さのエンボスピットにより再生専用のデータが記録される。同様にトラックピッチは0.32μm、線密度は0.12μm/bitである。そして64KBのデータブロックを1つの再生単位(RUB)として扱う。
なお再生専用ディスクについては、λ/4程度の深さのエンボスピットにより再生専用のデータが記録される。同様にトラックピッチは0.32μm、線密度は0.12μm/bitである。そして64KBのデータブロックを1つの再生単位(RUB)として扱う。
記録再生単位であるRUBは、156シンボル×496フレームのECCブロック(クラスタ)に対して、例えばその前後に1フレームのリンクエリアを付加して生成された合計498フレームとなる。
なお、記録可能型ディスクの場合、ディスク上にはグルーブ(溝)が蛇行(ウォブリング)されて形成され、このウォブリンググルーブが記録再生トラックとされる。そしてグルーブのウォブリングは、いわゆるADIP(Address in Pregroove)データを含むものとされる。つまりグルーブのウォブリング情報を検出することで、ディスク上のアドレスを得ることができるようにされている。
なお、記録可能型ディスクの場合、ディスク上にはグルーブ(溝)が蛇行(ウォブリング)されて形成され、このウォブリンググルーブが記録再生トラックとされる。そしてグルーブのウォブリングは、いわゆるADIP(Address in Pregroove)データを含むものとされる。つまりグルーブのウォブリング情報を検出することで、ディスク上のアドレスを得ることができるようにされている。
記録可能型ディスクの場合、ウォブリンググルーブによって形成されるトラック上にはフェイズチェンジマークによるレコーディングマークが記録されるが、フェイズチェンジマークはRLL(1,7)PP変調方式(RLL;Run Length Limited、PP:Parity preserve/Prohibit rmtr(repeated minimum transition runlength))等により、線密度0.12μm/bit、0.08μm/ch bitで記録される。
チャネルクロック周期を「T」とすると、マーク長は2Tから8Tとなる。
再生専用ディスクの場合、グルーブは形成されないが、同様にRLL(1,7)PP変調方式で変調されたデータがエンボスピット列として記録されているものとなる。
チャネルクロック周期を「T」とすると、マーク長は2Tから8Tとなる。
再生専用ディスクの場合、グルーブは形成されないが、同様にRLL(1,7)PP変調方式で変調されたデータがエンボスピット列として記録されているものとなる。
このようなブルーレイディスクや、或いはDVD等の光ディスク90は、ディスクドライブ装置に装填されると図示しないターンテーブルに積載され、記録/再生動作時においてスピンドルモータ2によって一定線速度(CLV)又は一定角速度(CAV)で回転駆動される。
そして再生時には光学ピックアップ(光学ヘッド)1によって光ディスク90上のトラックに記録されたマーク情報の読出が行われる。
また光ディスク90に対してのデータ記録時には、光学ピックアップ1によって光ディスク90上のトラックに、ユーザーデータがフェイズチェンジマークもしくは色素変化マークとして記録される。
そして再生時には光学ピックアップ(光学ヘッド)1によって光ディスク90上のトラックに記録されたマーク情報の読出が行われる。
また光ディスク90に対してのデータ記録時には、光学ピックアップ1によって光ディスク90上のトラックに、ユーザーデータがフェイズチェンジマークもしくは色素変化マークとして記録される。
なお、光ディスク90の内周エリア91等には、再生専用の管理情報として例えばディスクの物理情報等がエンボスピット又はウォブリンググルーブによって記録されるが、これらの情報の読出もピックアップ1により行われる。
さらに光ディスク90に対しては、光学ピックアップ1によってディスク90上のグルーブトラックのウォブリングとして埋め込まれたADIP情報の読み出しもおこなわれる。
さらに光ディスク90に対しては、光学ピックアップ1によってディスク90上のグルーブトラックのウォブリングとして埋め込まれたADIP情報の読み出しもおこなわれる。
光学ピックアップ1内には、レーザ光源となるレーザダイオードや、反射光を検出するためのフォトディテクタ、レーザ光の出力端となる対物レンズ、対物レンズを介してディスク記録面にレーザ光を照射し、またその反射光をフォトディテクタに導く光学系等が形成される。
ピックアップ1内において対物レンズは二軸機構によってトラッキング方向及びフォーカス方向に移動可能に保持されている。
またピックアップ1全体はスレッド機構3によりディスク半径方向に移動可能とされている。
またピックアップ1におけるレーザダイオードはレーザドライバ13によって駆動電流が流されることでレーザ発光駆動される。
ピックアップ1内において対物レンズは二軸機構によってトラッキング方向及びフォーカス方向に移動可能に保持されている。
またピックアップ1全体はスレッド機構3によりディスク半径方向に移動可能とされている。
またピックアップ1におけるレーザダイオードはレーザドライバ13によって駆動電流が流されることでレーザ発光駆動される。
ディスク90からの反射光情報はフォトディテクタによって検出され、受光光量に応じた電気信号とされてマトリクス回路4に供給される。
マトリクス回路4には、フォトディテクタとしての複数の受光素子からの出力電流に対応して電流電圧変換回路、マトリクス演算/増幅回路等を備え、マトリクス演算処理により必要な信号を生成する。
例えば再生データに相当する再生情報信号(RF信号)、サーボ制御のためのフォーカスエラー信号、トラッキングエラー信号などを生成する。
さらに、グルーブのウォブリングに係る信号、即ちウォブリングを検出する信号としてプッシュプル信号を生成する。
マトリクス回路4から出力される再生情報信号はデータ検出処理部5へ、フォーカスエラー信号及びトラッキングエラー信号は光学ブロックサーボ回路11へ、プッシュプル信号はウォブル信号処理回路15へ、それぞれ供給される。
マトリクス回路4には、フォトディテクタとしての複数の受光素子からの出力電流に対応して電流電圧変換回路、マトリクス演算/増幅回路等を備え、マトリクス演算処理により必要な信号を生成する。
例えば再生データに相当する再生情報信号(RF信号)、サーボ制御のためのフォーカスエラー信号、トラッキングエラー信号などを生成する。
さらに、グルーブのウォブリングに係る信号、即ちウォブリングを検出する信号としてプッシュプル信号を生成する。
マトリクス回路4から出力される再生情報信号はデータ検出処理部5へ、フォーカスエラー信号及びトラッキングエラー信号は光学ブロックサーボ回路11へ、プッシュプル信号はウォブル信号処理回路15へ、それぞれ供給される。
データ検出処理部5は、再生情報信号の2値化処理を行う。
例えばデータ検出処理部5では、RF信号のA/D変換処理、PLLによる再生クロック生成処理、PR(Partial Response)等化処理、ビタビ復号(最尤復号)等を行い、パーシャルレスポンス最尤復号処理(PRML検出方式:Partial Response Maximum Likelihood検出方式)により、2値データ列を得る。
そしてデータ検出処理部5は、光ディスク90から読み出した情報としての2値データ列を、後段のエンコード/デコード部7に供給する。
例えばデータ検出処理部5では、RF信号のA/D変換処理、PLLによる再生クロック生成処理、PR(Partial Response)等化処理、ビタビ復号(最尤復号)等を行い、パーシャルレスポンス最尤復号処理(PRML検出方式:Partial Response Maximum Likelihood検出方式)により、2値データ列を得る。
そしてデータ検出処理部5は、光ディスク90から読み出した情報としての2値データ列を、後段のエンコード/デコード部7に供給する。
エンコード/デコード部7は、再生時おける再生データの復調と、記録時における記録データの変調処理を行う。即ち、再生時にはデータ復調、デインターリーブ、ECCデコード、アドレスデコード等を行い、また記録時にはECCエンコード、インターリーブ、データ変調等を行う。
再生時においては、上記データ検出処理部5で復号された2値データ列がエンコード/デコード部7に供給される。エンコード/デコード部7では上記2値データ列に対する復調処理を行い、光ディスク90からの再生データを得る。即ち、例えばRLL(1,7)PP変調等のランレングスリミテッドコード変調が施されて光ディスク90に記録されたデータに対しての復調処理と、エラー訂正を行うECCデコード処理を行って、光ディスク90からの再生データを得る。
エンコード/デコード部7で再生データにまでデコードされたデータは、ホストインターフェース8に転送され、システムコントローラ10の指示に基づいてホスト機器200に転送される。ホスト機器200とは、例えばコンピュータ装置やAV(Audio-Visual)システム機器などである。
再生時においては、上記データ検出処理部5で復号された2値データ列がエンコード/デコード部7に供給される。エンコード/デコード部7では上記2値データ列に対する復調処理を行い、光ディスク90からの再生データを得る。即ち、例えばRLL(1,7)PP変調等のランレングスリミテッドコード変調が施されて光ディスク90に記録されたデータに対しての復調処理と、エラー訂正を行うECCデコード処理を行って、光ディスク90からの再生データを得る。
エンコード/デコード部7で再生データにまでデコードされたデータは、ホストインターフェース8に転送され、システムコントローラ10の指示に基づいてホスト機器200に転送される。ホスト機器200とは、例えばコンピュータ装置やAV(Audio-Visual)システム機器などである。
光ディスク90に対する記録/再生時にはADIP情報の処理が行われる。
即ちグルーブのウォブリングに係る信号としてマトリクス回路4から出力されるプッシュプル信号は、ウォブル信号処理回路6においてデジタル化されたウォブルデータとされる。またPLL処理によりプッシュプル信号に同期したクロックが生成される。
ウォブルデータはADIP復調回路16で、ADIPアドレスを構成するデータストリームに復調されてアドレスデコーダ9に供給される。
アドレスデコーダ9は、供給されるデータについてのデコードを行い、アドレス値を得て、システムコントローラ10に供給する。
即ちグルーブのウォブリングに係る信号としてマトリクス回路4から出力されるプッシュプル信号は、ウォブル信号処理回路6においてデジタル化されたウォブルデータとされる。またPLL処理によりプッシュプル信号に同期したクロックが生成される。
ウォブルデータはADIP復調回路16で、ADIPアドレスを構成するデータストリームに復調されてアドレスデコーダ9に供給される。
アドレスデコーダ9は、供給されるデータについてのデコードを行い、アドレス値を得て、システムコントローラ10に供給する。
記録時には、ホスト機器200から記録データが転送されてくるが、その記録データはホストインターフェース8を介してエンコード/デコード部7に供給される。
この場合エンコード/デコード部7は、記録データのエンコード処理として、エラー訂正コード付加(ECCエンコード)やインターリーブ、サブコードの付加等を行う。またこれらの処理を施したデータに対して、RLL(1−7)PP方式等のランレングスリミテッドコード変調を施す。
この場合エンコード/デコード部7は、記録データのエンコード処理として、エラー訂正コード付加(ECCエンコード)やインターリーブ、サブコードの付加等を行う。またこれらの処理を施したデータに対して、RLL(1−7)PP方式等のランレングスリミテッドコード変調を施す。
エンコード/デコード部7で処理された記録データは、ライトストラテジ部14に供給される。ライトストラテジ部では、記録補償処理として、記録層の特性、レーザ光のスポット形状、記録線速度等に対するレーザ駆動パルス波形調整を行う。そして、レーザ駆動パルスをレーザドライバ13に出力する。
詳しくは後述するが、本例の場合、特にライトストラテジ部14においてレーザ駆動パルスとしてイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMを生成してレーザドライバ13に出力する。そのイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMの生成のため、記録データに基づいたエッジパルスのそれぞれについてディレイラインで遅延を与える構成を採る。その構成において本実施の形態の可変遅延回路が用いられている。
詳しくは後述するが、本例の場合、特にライトストラテジ部14においてレーザ駆動パルスとしてイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMを生成してレーザドライバ13に出力する。そのイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMの生成のため、記録データに基づいたエッジパルスのそれぞれについてディレイラインで遅延を与える構成を採る。その構成において本実施の形態の可変遅延回路が用いられている。
レーザドライバ13は、記録補償処理したレーザ駆動パルスに基づいて、ピックアップ1内のレーザダイオードに電流を流し、レーザ発光駆動を実行させる。これにより光ディスク90に、記録データに応じたマークが形成されることになる。
なお、レーザドライバ13は、いわゆるAPC回路(Auto Power Control)を備え、ピックアップ1内に設けられたレーザパワーのモニタ用ディテクタの出力によりレーザ出力パワーをモニタしながらレーザの出力が温度などによらず一定になるように制御する。
記録時及び再生時のレーザ出力の目標値はシステムコントローラ10から与えられ、記録時及び再生時にはそれぞれレーザ出力レベルが、その目標値になるように制御する。
なお、レーザドライバ13は、いわゆるAPC回路(Auto Power Control)を備え、ピックアップ1内に設けられたレーザパワーのモニタ用ディテクタの出力によりレーザ出力パワーをモニタしながらレーザの出力が温度などによらず一定になるように制御する。
記録時及び再生時のレーザ出力の目標値はシステムコントローラ10から与えられ、記録時及び再生時にはそれぞれレーザ出力レベルが、その目標値になるように制御する。
光学ブロックサーボ回路11は、マトリクス回路4からのフォーカスエラー信号、トラッキングエラー信号から、フォーカス、トラッキング、スレッドの各種サーボドライブ信号を生成しサーボ動作を実行させる。
即ちフォーカスエラー信号、トラッキングエラー信号に応じてフォーカスドライブ信号、トラッキングドライブ信号を生成し、二軸ドライバ18によりピックアップ1内の二軸機構のフォーカスコイル、トラッキングコイルを駆動することになる。これによってピックアップ1、マトリクス回路4、光学ブロックサーボ回路11、二軸ドライバ18、二軸機構によるトラッキングサーボループ及びフォーカスサーボループが形成される。
また光学ブロックサーボ回路11は、システムコントローラ10からのトラックジャンプ指令に応じて、トラッキングサーボループをオフとし、ジャンプドライブ信号を出力することで、トラックジャンプ動作を実行させる。
また光学ブロックサーボ回路11は、トラッキングエラー信号の低域成分として得られるスレッドエラー信号や、システムコントローラ10からのアクセス実行制御などに基づいてスレッドドライブ信号を生成し、スレッドドライバ19によりスレッド機構3を駆動する。スレッド機構3には、図示しないが、ピックアップ1を保持するメインシャフト、スレッドモータ、伝達ギア等による機構を有し、スレッドドライブ信号に応じてスレッドモータを駆動することで、ピックアップ1の所要のスライド移動が行なわれる。
即ちフォーカスエラー信号、トラッキングエラー信号に応じてフォーカスドライブ信号、トラッキングドライブ信号を生成し、二軸ドライバ18によりピックアップ1内の二軸機構のフォーカスコイル、トラッキングコイルを駆動することになる。これによってピックアップ1、マトリクス回路4、光学ブロックサーボ回路11、二軸ドライバ18、二軸機構によるトラッキングサーボループ及びフォーカスサーボループが形成される。
また光学ブロックサーボ回路11は、システムコントローラ10からのトラックジャンプ指令に応じて、トラッキングサーボループをオフとし、ジャンプドライブ信号を出力することで、トラックジャンプ動作を実行させる。
また光学ブロックサーボ回路11は、トラッキングエラー信号の低域成分として得られるスレッドエラー信号や、システムコントローラ10からのアクセス実行制御などに基づいてスレッドドライブ信号を生成し、スレッドドライバ19によりスレッド機構3を駆動する。スレッド機構3には、図示しないが、ピックアップ1を保持するメインシャフト、スレッドモータ、伝達ギア等による機構を有し、スレッドドライブ信号に応じてスレッドモータを駆動することで、ピックアップ1の所要のスライド移動が行なわれる。
スピンドルサーボ回路12はスピンドルモータ2をCLV回転させる制御を行う。
スピンドルサーボ回路12は、ウォブル信号に対するPLL処理で生成されるクロックを、現在のスピンドルモータ2の回転速度情報として得、これを所定のCLV基準速度情報と比較することで、スピンドルエラー信号を生成する。
またデータ再生時においては、データ信号処理回路5内のPLLによって生成される再生クロックが、現在のスピンドルモータ2の回転速度情報となるため、これを所定のCLV基準速度情報と比較することでスピンドルエラー信号を生成することもできる。
そしてスピンドルサーボ回路12は、スピンドルエラー信号に応じて生成したスピンドルドライブ信号を出力し、スピンドルドライバ17によりスピンドルモータ2のCLV回転を実行させる。
またスピンドルサーボ回路12は、システムコントローラ10からのスピンドルキック/ブレーキ制御信号に応じてスピンドルドライブ信号を発生させ、スピンドルモータ2の起動、停止、加速、減速などの動作も実行させる。
スピンドルサーボ回路12は、ウォブル信号に対するPLL処理で生成されるクロックを、現在のスピンドルモータ2の回転速度情報として得、これを所定のCLV基準速度情報と比較することで、スピンドルエラー信号を生成する。
またデータ再生時においては、データ信号処理回路5内のPLLによって生成される再生クロックが、現在のスピンドルモータ2の回転速度情報となるため、これを所定のCLV基準速度情報と比較することでスピンドルエラー信号を生成することもできる。
そしてスピンドルサーボ回路12は、スピンドルエラー信号に応じて生成したスピンドルドライブ信号を出力し、スピンドルドライバ17によりスピンドルモータ2のCLV回転を実行させる。
またスピンドルサーボ回路12は、システムコントローラ10からのスピンドルキック/ブレーキ制御信号に応じてスピンドルドライブ信号を発生させ、スピンドルモータ2の起動、停止、加速、減速などの動作も実行させる。
以上のようなサーボ系及び記録再生系の各種動作はマイクロコンピュータによって形成されたシステムコントローラ10により制御される。
システムコントローラ10は、ホストインターフェース8を介して与えられるホスト機器200からのコマンドに応じて各種処理を実行する。
例えばホスト機器200から書込命令(ライトコマンド)が出されると、システムコントローラ10は、まず書き込むべきアドレスにピックアップ1を移動させる。そしてエンコード/デコード部7により、ホスト機器200から転送されてきたデータ(例えばビデオデータやオーディオデータ等)について上述したようにエンコード処理を実行させる。そして上記のようにエンコードされたデータに応じてレーザドライバ13がレーザ発光駆動することで記録が実行される。
システムコントローラ10は、ホストインターフェース8を介して与えられるホスト機器200からのコマンドに応じて各種処理を実行する。
例えばホスト機器200から書込命令(ライトコマンド)が出されると、システムコントローラ10は、まず書き込むべきアドレスにピックアップ1を移動させる。そしてエンコード/デコード部7により、ホスト機器200から転送されてきたデータ(例えばビデオデータやオーディオデータ等)について上述したようにエンコード処理を実行させる。そして上記のようにエンコードされたデータに応じてレーザドライバ13がレーザ発光駆動することで記録が実行される。
また例えばホスト機器200から、光ディスク90に記録されている或るデータの転送を求めるリードコマンドが供給された場合は、システムコントローラ10はまず指示されたアドレスを目的としてシーク動作制御を行う。即ち光学ブロックサーボ回路11に指令を出し、シークコマンドにより指定されたアドレスをターゲットとするピックアップ1のアクセス動作を実行させる。
その後、その指示されたデータ区間のデータをホスト機器200に転送するために必要な動作制御を行う。即ちディスク90からのデータ読出を行い、データ検出処理部5、エンコード/デコード部7における再生処理を実行させ、要求されたデータを転送する。
その後、その指示されたデータ区間のデータをホスト機器200に転送するために必要な動作制御を行う。即ちディスク90からのデータ読出を行い、データ検出処理部5、エンコード/デコード部7における再生処理を実行させ、要求されたデータを転送する。
なお図1の例は、ホスト機器200に接続されるディスクドライブ装置として説明したが、ディスクドライブ装置としては他の機器に接続されない形態もあり得る。その場合は、操作部や表示部が設けられたり、データ入出力のインターフェース部位の構成が、図1とは異なるものとなる。つまり、ユーザーの操作に応じて記録や再生が行われるとともに、各種データの入出力のための端子部が形成されればよい。もちろんディスクドライブ装置の構成例としては他にも多様に考えられる。
図2にライトストラテジ部14の構成を示す。ここではライトストラテジ部14において記録データDataに基づいてレーザ駆動パルス(イレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIM)を生成する回路構成を示している。
データパターンディテクタ31には、記録データDataと、チャネルクロックClockが入力される。データパターンディテクタ31は、記録データDataのマーク/スペースのパターンを判定する。例えば2Tマーク〜8Tマーク、シンク(9Tマーク)、2Tスペース〜8Tスペース、シンク(9Tスペース)のパターンを検出する。
このデータパターンディテクタ31は、検出したパターンに応じて、ディレイRAM35a〜35gにアドレス値(ADRS_EBF、ADRS_EBR、ADRS_LPR、ADRS_LPF、ADRS_TPR、ADRS_TPF、ADRS_MPF)を出力する。
なお「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」は、後に図4(c)で説明するように、レーザ駆動パルスの各エッジタイミングを示す。特にこれらは、ライトストラテジ部14でタイミング調整対象となるエッジタイミングである。以下の説明において各信号(パルス)に、これらの「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」を付しているが、それは、そのエッジタイミングの処理に対応する信号であることを示している。
このデータパターンディテクタ31は、検出したパターンに応じて、ディレイRAM35a〜35gにアドレス値(ADRS_EBF、ADRS_EBR、ADRS_LPR、ADRS_LPF、ADRS_TPR、ADRS_TPF、ADRS_MPF)を出力する。
なお「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」は、後に図4(c)で説明するように、レーザ駆動パルスの各エッジタイミングを示す。特にこれらは、ライトストラテジ部14でタイミング調整対象となるエッジタイミングである。以下の説明において各信号(パルス)に、これらの「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」を付しているが、それは、そのエッジタイミングの処理に対応する信号であることを示している。
またデータパターンディテクタ31は、例えばシンクマーク期間、或いは8Tマーク、8Tスペースなどの、所定のラン長以上のパターンの際に、マスク信号(MSK_MK、DMSK_MK、MSK_SP、DMSK_SP)を出力する。マスク信号MSK_MK、DMSK_MKは所定のラン長以上のマークに応じて出力され、マスク信号MSK_SP、DMSK_SPは所定のラン長以上のスペースに応じて出力される。これらのマスク信号は、ディレイライン33a〜33gの遅延量の校正期間を設定する信号となる。
エッジパルス発生器32には、記録データDataと、チャネルクロックClockが入力される。このエッジパルス発生器32は、記録データDataに応じたレーザ駆動パルス(EB_TIM、PP_TIM)を形成する際のタイミング調整対象となる1又は複数のエッジタイミングを示す1又は複数のエッジパルスを出力する。この例では、上記の「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」のエッジを調整対象とすることに応じて、エッジパルス(WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF)を出力する。
また本例の場合、エッジパルス発生器32はマスク信号(MSK_MK、MSK_SP)が入力され、これに応じたタイミングで遅延量の校正動作のためのテストパルスを出力する。テストパルスは、エッジパルス(WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF)に重畳して出力する。
またエッジパルス発生器32は、上記のテストパルスに対して所定の単位遅延量(例えば1T期間相当の遅延量)を持つ比較用パルス(TPR_EBF、TPR_EBR、TPR_LPR、TPR_LPF、TPR_TPR、TPR_TPF、TPR_MPF)を発生させる。
またエッジパルス発生器32は、上記のテストパルスに対して所定の単位遅延量(例えば1T期間相当の遅延量)を持つ比較用パルス(TPR_EBF、TPR_EBR、TPR_LPR、TPR_LPF、TPR_TPR、TPR_TPF、TPR_MPF)を発生させる。
ディレイライン33a〜33gは、それぞれエッジパルス(WPR_EBF、WPR_EBR、WPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPF)を遅延させるディレイラインとして設けられる。
ディレイライン33a〜33gで遅延されたエッジパルス(DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF)はライトパルス発生器34に供給される。
なお、遅延前のエッジパルスWPR_MPFもライトパルス発生器34に供給される。
ディレイライン33a〜33gで遅延されたエッジパルス(DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF)はライトパルス発生器34に供給される。
なお、遅延前のエッジパルスWPR_MPFもライトパルス発生器34に供給される。
ライトパルス発生器34は、各ディレイライン33a〜33gを経た各エッジパルス(DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF)を用いて所定の論理演算によりレーザ駆動パルス(EB_TIM、PP_TIM)を生成し、これをレーザドライバ13に出力する。
また、ライトパルス発生器34には、マスク信号(MSK_MK、MSK_SP)が供給され、これに応じたタイミングでエッジパルス(DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF)に重畳されているテストパルスの除去を行う。
また、ライトパルス発生器34には、マスク信号(MSK_MK、MSK_SP)が供給され、これに応じたタイミングでエッジパルス(DWP_EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPF)に重畳されているテストパルスの除去を行う。
ディレイライン33a〜33gのそれぞれに対する遅延設定部として、ディレイRAM35(35a〜35g)、乗算器36(36a〜36g)、セレクタ37(37a〜37g)が設けられる。
ディレイRAM35(35a〜35g)はそれぞれ対応するエッジパルスについて与えるべき遅延量が記憶されている。各ディレイRAM35a〜35gは、データパターンディテクタ31からのアドレス値に応じて、遅延量データ(DLY_EBF、DLY_EBR、DLY_LPR、DLY_LPF、DLY_TPR、DLY_TPF、DLY_MPF)が読み出される。
例えば、ディレイRAM35aについていえば、データパターンディテクタ31からのアドレス値ADRS_EBFにより、現在の記録データDataのデータパターンに応じてエッジパルスWPR_EBFに与えるべき遅延量データが記憶されているアドレスが指定される。ディレイRAM35aからは、この指定されたアドレスに記憶されている遅延量データDLY_EBFが読み出されることになる。例えば(5/32)T相当の時間遅延させるべき場合は、遅延量データDLY_EBFは5/32という値とされている。
ディレイRAM35(35a〜35g)はそれぞれ対応するエッジパルスについて与えるべき遅延量が記憶されている。各ディレイRAM35a〜35gは、データパターンディテクタ31からのアドレス値に応じて、遅延量データ(DLY_EBF、DLY_EBR、DLY_LPR、DLY_LPF、DLY_TPR、DLY_TPF、DLY_MPF)が読み出される。
例えば、ディレイRAM35aについていえば、データパターンディテクタ31からのアドレス値ADRS_EBFにより、現在の記録データDataのデータパターンに応じてエッジパルスWPR_EBFに与えるべき遅延量データが記憶されているアドレスが指定される。ディレイRAM35aからは、この指定されたアドレスに記憶されている遅延量データDLY_EBFが読み出されることになる。例えば(5/32)T相当の時間遅延させるべき場合は、遅延量データDLY_EBFは5/32という値とされている。
各ディレイRAM35a〜35gからの遅延量データ(DLY_EBF、DLY_EBR、DLY_LPR、DLY_LPF、DLY_TPR、DLY_TPF、DLY_MPF)は、それぞれ乗算器36a〜36gに供給される。
乗算器36a〜36gにはまた、単位遅延制御値として、それぞれ単位遅延判定部38a〜38gからの基準ディレイ段数(DREF_EBF、DREF_EBR、DREF_LPR、DREF_LPF、DREF_TPR、DREF_TPF、DREF_MPF)が供給される。基準ディレイ段数とは、単位遅延量(例えば1T期間相当の遅延量)の遅延をディレイライン33a〜33gで実現するための遅延段数を示す値とされている。
乗算器36a〜36gはそれぞれ、遅延量データに基準ディレイ段数を乗算して、各ディレイライン33a〜33gに対する遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)を出力する。
例えば乗算器36aについていえば、遅延量データDLY_EBFと基準ディレイ段数DREF_EBFを乗算し、その乗算結果をディレイライン33aに対する遅延段数設定値DSTP_EBFとして出力する。仮に遅延量データDLY_EBF=5/32、つまりエッジパルスWPR_EBFについて、(5/32)Tの遅延を与えるとする場合とする。また基準ディレイ段数DREF_EBF=64、つまりディレイライン33aでは、1Tの遅延を与える場合は64段の遅延を行うものとされているとする。この場合乗算器36aでは、(5/32)×64=10として遅延段数設定値DSTP_EBF=10をディレイライン33aに出力する。これによってディレイライン33aでは遅延素子10段の遅延が設定されることとなる。
乗算器36a〜36gにはまた、単位遅延制御値として、それぞれ単位遅延判定部38a〜38gからの基準ディレイ段数(DREF_EBF、DREF_EBR、DREF_LPR、DREF_LPF、DREF_TPR、DREF_TPF、DREF_MPF)が供給される。基準ディレイ段数とは、単位遅延量(例えば1T期間相当の遅延量)の遅延をディレイライン33a〜33gで実現するための遅延段数を示す値とされている。
乗算器36a〜36gはそれぞれ、遅延量データに基準ディレイ段数を乗算して、各ディレイライン33a〜33gに対する遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)を出力する。
例えば乗算器36aについていえば、遅延量データDLY_EBFと基準ディレイ段数DREF_EBFを乗算し、その乗算結果をディレイライン33aに対する遅延段数設定値DSTP_EBFとして出力する。仮に遅延量データDLY_EBF=5/32、つまりエッジパルスWPR_EBFについて、(5/32)Tの遅延を与えるとする場合とする。また基準ディレイ段数DREF_EBF=64、つまりディレイライン33aでは、1Tの遅延を与える場合は64段の遅延を行うものとされているとする。この場合乗算器36aでは、(5/32)×64=10として遅延段数設定値DSTP_EBF=10をディレイライン33aに出力する。これによってディレイライン33aでは遅延素子10段の遅延が設定されることとなる。
但し、乗算器36a〜36gの出力は、それぞれセレクタ37a〜37gを介して各ディレイライン33a〜33gに供給される。
セレクタ37a〜37gは、通常は乗算器36a〜36gの出力を選択しており、これによって乗算器36a〜36gからの遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)がディレイライン33a〜33gに供給されることとなる。
セレクタ37a〜37gは、マスク信号(DMSK_MK、DMSK_SP)によって切換制御が行われる。遅延量の校正期間ではマスク信号(DMSK_MK、DMSK_SP)によって、セレクタ37a〜37gは、単位遅延判定部38a〜38gの出力を選択する。
単位遅延判定部38a〜38gは、セレクタ37a〜37gに対し、単位遅延制御値として、基準ディレイ段数(EBF_DLL_CNT、EBR_DLL_CNT、LPR_DLL_CNT、LPF_DLL_CNT、TPR_DLL_CNT、TPF_DLL_CNT、MPF_DLL_CNT)を供給する。
この基準ディレイ段数(EBF_DLL_CNT〜MPF_DLL_CNT)は、後述する単位遅延判定部38a〜38g内のアップダウンカウンタ(図12の41a等)によるカウント値である。一方、上述の乗算器36a〜36gに供給される基準ディレイ段数(DREF_EBF〜DREF_MPF)は、上記アップダウンカウンタのカウント値についてロック検出部(図12の42a等)を介して得られたロック状態のカウント値である。
セレクタ37a〜37gは、校正期間では、基準ディレイ段数(EBF_DLL_CNT〜MPF_DLL_CNT)を選択してディレイライン33a〜33gに供給する。この場合、ディレイライン33a〜33gでは、その時点のアップダウンカウント値としての1T相当の段数の遅延を行うこととなる。
セレクタ37a〜37gは、通常は乗算器36a〜36gの出力を選択しており、これによって乗算器36a〜36gからの遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)がディレイライン33a〜33gに供給されることとなる。
セレクタ37a〜37gは、マスク信号(DMSK_MK、DMSK_SP)によって切換制御が行われる。遅延量の校正期間ではマスク信号(DMSK_MK、DMSK_SP)によって、セレクタ37a〜37gは、単位遅延判定部38a〜38gの出力を選択する。
単位遅延判定部38a〜38gは、セレクタ37a〜37gに対し、単位遅延制御値として、基準ディレイ段数(EBF_DLL_CNT、EBR_DLL_CNT、LPR_DLL_CNT、LPF_DLL_CNT、TPR_DLL_CNT、TPF_DLL_CNT、MPF_DLL_CNT)を供給する。
この基準ディレイ段数(EBF_DLL_CNT〜MPF_DLL_CNT)は、後述する単位遅延判定部38a〜38g内のアップダウンカウンタ(図12の41a等)によるカウント値である。一方、上述の乗算器36a〜36gに供給される基準ディレイ段数(DREF_EBF〜DREF_MPF)は、上記アップダウンカウンタのカウント値についてロック検出部(図12の42a等)を介して得られたロック状態のカウント値である。
セレクタ37a〜37gは、校正期間では、基準ディレイ段数(EBF_DLL_CNT〜MPF_DLL_CNT)を選択してディレイライン33a〜33gに供給する。この場合、ディレイライン33a〜33gでは、その時点のアップダウンカウント値としての1T相当の段数の遅延を行うこととなる。
単位遅延判定部38a〜38gには、各ディレイライン33a〜33gの出力であるエッジパルス(DWP_EBF〜DWP_MPF)が供給される。これは校正期間において、エッジパルス(DWP_EBF〜DWP_MPF)、重畳されているテストパルスが供給されることを意味する。
また単位遅延判定部38a〜38gには、エッジパルス発生器32からの比較用パルス(TPR_EBF〜TPR_MPF)が供給される。
また単位遅延判定部38a〜38gには、エッジパルス発生器32からの比較用パルス(TPR_EBF〜TPR_MPF)が供給される。
この単位遅延判定部38a〜38gは、それぞれディレイライン33a〜33gのそれぞれに対応して設けられている。そして単位遅延判定部38a〜38gのそれぞれは、校正期間において、対応する遅延量可変設定部35,36,37(この例ではセレクタ37a〜37g)に単位遅延制御値(基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT)を与えて対応するディレイライン33a〜33gに、単位遅延量(1T遅延)の遅延を設定させる
さらに単位遅延判定部38a〜38gは、比較用パルス(TPR_EBF〜TPR_MPF)と、対応するディレイライン33a〜33gを経て単位遅延量(1T遅延)が与えられたテストパルス、即ちエッジパルス(DWP_EBF〜DWP_MPF)に重畳されているテストパルスとの位相比較を行う。そして位相比較結果に応じたアップダウンカウントを行い、単位遅延量に相当する単位遅延制御値(基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT、及びDREF_EBF〜DREF_MPF)を得る。
そして校正結果として、基準ディレイ段数DREF_EBF〜DREF_MPFを上述のように乗算器36a〜36gに供給する。
さらに単位遅延判定部38a〜38gは、比較用パルス(TPR_EBF〜TPR_MPF)と、対応するディレイライン33a〜33gを経て単位遅延量(1T遅延)が与えられたテストパルス、即ちエッジパルス(DWP_EBF〜DWP_MPF)に重畳されているテストパルスとの位相比較を行う。そして位相比較結果に応じたアップダウンカウントを行い、単位遅延量に相当する単位遅延制御値(基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT、及びDREF_EBF〜DREF_MPF)を得る。
そして校正結果として、基準ディレイ段数DREF_EBF〜DREF_MPFを上述のように乗算器36a〜36gに供給する。
本例では、ライトストラテジ部14が、この図2のように構成される。この図2の構成によって記録データDataに基づいたレーザ駆動パルス(イレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIM)が生成される。また、単位遅延判定部38a〜38gの動作により、各ディレイライン33a〜33gでの遅延量設定が逐次校正されていくことで、レーザ駆動パルス(EB_TIM、PP_TIM)の精度が安定する。
以下、レーザ駆動パルス(EB_TIM、PP_TIM)の生成動作について説明する。
以下、レーザ駆動パルス(EB_TIM、PP_TIM)の生成動作について説明する。
<2.レーザ駆動パルスの生成>
本例のディスクドライブ装置のように高密度の光ディスク90に対応する記録装置では、ライトストラテジ部14による記録補償が行われる。
まず記録補償の概念を図3に示す。
図3(a)は追記型ディスクの記録時のレーザ発光波形、図3(b)に書換型ディスクの記録時のレーザ発光波形 (それぞれ一例である) を示す。
各図では、チャネルクロックClockとNRZIの記録データDataを共に示している。また図示するレーザ発光波形によりディスク90上に記録されるマーク列を示している。
本例のディスクドライブ装置のように高密度の光ディスク90に対応する記録装置では、ライトストラテジ部14による記録補償が行われる。
まず記録補償の概念を図3に示す。
図3(a)は追記型ディスクの記録時のレーザ発光波形、図3(b)に書換型ディスクの記録時のレーザ発光波形 (それぞれ一例である) を示す。
各図では、チャネルクロックClockとNRZIの記録データDataを共に示している。また図示するレーザ発光波形によりディスク90上に記録されるマーク列を示している。
いずれのタイプも熱記録であり、レーザ発光波形の高さ(発光パワー)と、幅(発光タイミング)を適切に制御しないと、ディスク90上に記録される「マーク」の長さがもとの記録データからずれてしまい、再生特性、データ信頼性の悪化につながる。
この図3(a)(b)に示すようなレーザ発光波形を得るための動作を図4で説明する。
図4(a)は、レーザドライバ13内のレーザダイオード駆動系を示している。図4(a)には光ピックアップ1内のレーザダイオード1aを示しているが、このレーザダイオード1aに対して、電流スイッチ46,47,48が設けられる。
電流スイッチ46,47,48は、それぞれ図4(b)のようなトランジスタQ1,Q2の差動対と可変電流源IGを備える。
図4(a)は、レーザドライバ13内のレーザダイオード駆動系を示している。図4(a)には光ピックアップ1内のレーザダイオード1aを示しているが、このレーザダイオード1aに対して、電流スイッチ46,47,48が設けられる。
電流スイッチ46,47,48は、それぞれ図4(b)のようなトランジスタQ1,Q2の差動対と可変電流源IGを備える。
光記録装置に用いられる光源としてのレーザダイオード1a(半導体レーザ)は電流駆動素子である。
そこで、可変電流源IGを外部信号で制御するような電流スイッチ46,47,48を、レーザダイオード1aに対してオープンコレクタまたはオープンドレインのワイヤードOR接続することで、図4(c)に示すようなレーザ発光波形を生成することができる。
そこで、可変電流源IGを外部信号で制御するような電流スイッチ46,47,48を、レーザダイオード1aに対してオープンコレクタまたはオープンドレインのワイヤードOR接続することで、図4(c)に示すようなレーザ発光波形を生成することができる。
図4(c)に示すようにレーザ発光波形は、DC部分とイレーズバイアス部分とピークパルス部分で構成される。例えばDC部分としての一定電流40mAと、イレーズバイアス部分の電流20mAと、ピークパルス部分の電流40mAを組み合わせてレーザ発光波形を生成している。
そして、イレーズバイアスとしての電流は、上述したライトストラテジ部14からのレーザ駆動パルスとしてのイレーズバイアスタイミングEB_TIMで制御され、ピークパルスとしての電流は、ピークパルスタイミングPP_TIMで制御される。イレーズバイアスタイミングEB_TIM及びピークパルスタイミングPP_TIMの波形を図4(c)下部に示している。
そして、イレーズバイアスとしての電流は、上述したライトストラテジ部14からのレーザ駆動パルスとしてのイレーズバイアスタイミングEB_TIMで制御され、ピークパルスとしての電流は、ピークパルスタイミングPP_TIMで制御される。イレーズバイアスタイミングEB_TIM及びピークパルスタイミングPP_TIMの波形を図4(c)下部に示している。
即ち電流スイッチ46には、イレーズバイアスタイミングEB_TIMが差動入力される。これによってトランジスタQ1,Q2の差動対が制御され、可変電流源IGにより、イレーズバイアス部分の電流20mAが流される。
また電流スイッチ47には、ピークパルスタイミングPP_TIMが差動入力される。これによってトランジスタQ1,Q2の差動対が制御され、可変電流源IGにより、ピークパルス部分の電流40mAが流される。
電流スイッチ48には、記録時には継続してDCタイミングDC_TIMが差動入力される。これによってトランジスタQ1,Q2の差動対が制御され、可変電流源IGにより、一定電流40mAが流される。
結果としてこれらの組み合わせで、レーザダイオード1aにレーザ発光波形に相当する電流が流れ、レーザ発光される。
ピークパルスやイレーズバイアスのレベルは、各電流スイッチ47,46の可変電流源の電流値設定によるものとなる。
また電流スイッチ47には、ピークパルスタイミングPP_TIMが差動入力される。これによってトランジスタQ1,Q2の差動対が制御され、可変電流源IGにより、ピークパルス部分の電流40mAが流される。
電流スイッチ48には、記録時には継続してDCタイミングDC_TIMが差動入力される。これによってトランジスタQ1,Q2の差動対が制御され、可変電流源IGにより、一定電流40mAが流される。
結果としてこれらの組み合わせで、レーザダイオード1aにレーザ発光波形に相当する電流が流れ、レーザ発光される。
ピークパルスやイレーズバイアスのレベルは、各電流スイッチ47,46の可変電流源の電流値設定によるものとなる。
記録補償では、パルスレベルだけでなく、レーザ発光波形のピークパルス、イレーズバイアスのタイミングを調整することが行われる。調整精度は同期回路の1クロック(1T)よりも微細であることが通常であり、同期回路だけでは記録補償回路を構成することは困難である。そこで上述のライトストラテジ部14が、ディレイライン33a〜33gを用いて、エッジタイミングを調整したピークパルスタイミングPP_TIM、イレーズバイアスタイミングEB_TIMを発生させる。
例えば図4(c)に示すレーザ駆動パルス(PP_TIM、EB_TIM)の各エッジタイミングが調整対象となる。
例えば図4(c)に示すレーザ駆動パルス(PP_TIM、EB_TIM)の各エッジタイミングが調整対象となる。
ピークパルスタイミングPP_TIMは、マーク部先頭パルスLP(Leading Pulse)、マーク部最終パルスTP(Trailing Pulse)、中間パルスMP(Multi Pulse)からなる。但しピークパルスタイミングPP_TIMのパルス構成は記録するマーク長により変動する。
例えば2Tマークの記録時は、マーク部先頭パルスLPのみとなる。
3Tマークの記録時は、マーク部先頭パルスLPとマーク部最終パルスTPで構成される。
4Tマークの記録時は、図示のようにマーク部先頭パルスLPと中間パルスMPとマーク部最終パルスTPで構成される。
5Tマーク以上の記録時には、中間パルスMPの数が2以上となる。
例えば2Tマークの記録時は、マーク部先頭パルスLPのみとなる。
3Tマークの記録時は、マーク部先頭パルスLPとマーク部最終パルスTPで構成される。
4Tマークの記録時は、図示のようにマーク部先頭パルスLPと中間パルスMPとマーク部最終パルスTPで構成される。
5Tマーク以上の記録時には、中間パルスMPの数が2以上となる。
例えばこのようなパルス構成に対し、次のエッジ部分を調整対象とするとする。
・LPR:マーク部先頭パルスLPのライズエッジ(立ち上がり)
・LPF:マーク部先頭パルスLPのフォールエッジ(立ち下がり)
・TPR:マーク部最終パルスTPのライズエッジ
・TPF:マーク部最終パルスTPのフォールエッジ
・MPF:中間パルスMPのフォールエッジ
・LPR:マーク部先頭パルスLPのライズエッジ(立ち上がり)
・LPF:マーク部先頭パルスLPのフォールエッジ(立ち下がり)
・TPR:マーク部最終パルスTPのライズエッジ
・TPF:マーク部最終パルスTPのフォールエッジ
・MPF:中間パルスMPのフォールエッジ
イレーズバイアスタイミングEB_TIMについては、記録マーク先頭でLレベルに変化する。これをErase Bias Fall (EBF)と呼び、記録マーク終端でHに変化する箇所をErase Bias Rise (EBR)と呼ぶ。
そしてイレーズバイアスタイミングEB_TIMについては次のエッジ部分を調整対象とするとする。
・EBF:イレーズバイアスタイミングEB_TIMのフォールエッジ
・EBR:イレーズバイアスタイミングEB_TIMのライズエッジ
そしてイレーズバイアスタイミングEB_TIMについては次のエッジ部分を調整対象とするとする。
・EBF:イレーズバイアスタイミングEB_TIMのフォールエッジ
・EBR:イレーズバイアスタイミングEB_TIMのライズエッジ
図2に示した本例のライトストラテジ部14では、例えばこのようにピークパルスタイミングPP_TIMとイレーズバイアスタイミングEB_TIMについて、7カ所のエッジを調整対象として記録補償を行ったうえで、レーザ駆動パルス(PP_TIM、EB_TIM)を生成する例としている。
なお記録補償での調整箇所は上記7カ所の例に限らない。例えば中間パルスMPのライズエッジを調整箇所に加える場合もあるし、調整箇所を減らす場合もある。
なお記録補償での調整箇所は上記7カ所の例に限らない。例えば中間パルスMPのライズエッジを調整箇所に加える場合もあるし、調整箇所を減らす場合もある。
図5は記録データDataに応じてレーザ駆動パルス(PP_TIM、EB_TIM)が生成される過程を示している。また、レーザ駆動パルス(PP_TIM、EB_TIM)によって得られるレーザ発光波形及び記録マークを示している。
上述した図2の構成において、イレーズバイアスタイミングEB_TIMの生成部分のみを抽出して図6(a)に示す。
エッジパルス発生器32は、記録データData及びクロックClockに応じて、エッジパルスWPR_EBF、WPR_EBRを出力する。エッジパルスWPR_EBF、WPR_EBRは、図5に示すように、NRZI記録データDataからのマーク部分「1」の始端と終端のタイミング、つまりEBFとEBRのタイミングを示すパルスである。エッジパルス発生器32では、このエッジパルスWPR_EBF、WPR_EBRについては、記録データDataシフトレジストし、エッジ検出することで生成可能である。
エッジパルス発生器32は、記録データData及びクロックClockに応じて、エッジパルスWPR_EBF、WPR_EBRを出力する。エッジパルスWPR_EBF、WPR_EBRは、図5に示すように、NRZI記録データDataからのマーク部分「1」の始端と終端のタイミング、つまりEBFとEBRのタイミングを示すパルスである。エッジパルス発生器32では、このエッジパルスWPR_EBF、WPR_EBRについては、記録データDataシフトレジストし、エッジ検出することで生成可能である。
エッジパルスWPR_EBF、WPR_EBRは、それぞれディレイライン33a、33bで1T未満の遅延が与えられる。
これはクロック同期のエッジパルスWPR_EBF、WPR_EBRから、図5に示すような所望のEBFタイミング及びEBRタイミングとしてのエッジパルスDWP_EBF、DWP_EBRを得るものである。なおエッジパルスWPR_EBF、WPR_EBRについての遅延量は、上述した遅延段数設定値DSTP_EBF、DSTP_EBRで設定される。
遅延されたエッジパルスDWP_EBF、DWP_EBRはライトパルス発生器34に入力される。
これはクロック同期のエッジパルスWPR_EBF、WPR_EBRから、図5に示すような所望のEBFタイミング及びEBRタイミングとしてのエッジパルスDWP_EBF、DWP_EBRを得るものである。なおエッジパルスWPR_EBF、WPR_EBRについての遅延量は、上述した遅延段数設定値DSTP_EBF、DSTP_EBRで設定される。
遅延されたエッジパルスDWP_EBF、DWP_EBRはライトパルス発生器34に入力される。
ライトパルス発生器34には、イレーズバイアスタイミングEB_TIMの生成回路として、破線内に示すようにEX−OR回路70が設けられている。最終的に、マーク部で「L」、スペース部で「H」の極性を得るために、エッジパルスDWP_EBF、DWP_EBRについて、EX−OR回路70で排他的論理和がとられることで、図5に示すようにイレーズバイアスタイミングEB_TIMが生成される。即ちEBF、EBRのタイミングが調整されたイレーズバイアスタイミングEB_TIMが得られる。
なお、EX−OR回路70によるパルス生成のために、図5のように、1回のEBF、EBRのエッジで極性が反転するようなエッジパルスWPR_EBF、WPR_EBRを用い、これらの極性の関係のみを管理する方式を例に挙げたが、イレーズバイアスタイミングEB_TIMの生成方式をこれに限定する必要はない。
なお、EX−OR回路70によるパルス生成のために、図5のように、1回のEBF、EBRのエッジで極性が反転するようなエッジパルスWPR_EBF、WPR_EBRを用い、これらの極性の関係のみを管理する方式を例に挙げたが、イレーズバイアスタイミングEB_TIMの生成方式をこれに限定する必要はない。
続いてピークパルスタイミングPP_TIMの生成方式の一例を説明する。
上述のようにピークパルスタイミングPP_TIMについては、LPR、LPF、TPR、TPF、MPFが調整対象のエッジタイミングとされる。
図2に示したように、エッジパルス発生器32は、LPR、LPF、TPR、TPF、MPFに相当するタイミングを示すエッジパルスWPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPFを出力する。
上記イレーズバイアスタイミングEB_TIMの場合と同様、これらはディレイライン33c〜33gで所望の遅延が与えら、図5に示すようなエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFとしてライトパルス発生器34に供給される。
ライトパルス発生器34には、ピークパルスタイミングPP_TIMの生成回路として、図6(b)のような論理演算回路が設けられている。
上述のようにピークパルスタイミングPP_TIMについては、LPR、LPF、TPR、TPF、MPFが調整対象のエッジタイミングとされる。
図2に示したように、エッジパルス発生器32は、LPR、LPF、TPR、TPF、MPFに相当するタイミングを示すエッジパルスWPR_LPR、WPR_LPF、WPR_TPR、WPR_TPF、WPR_MPFを出力する。
上記イレーズバイアスタイミングEB_TIMの場合と同様、これらはディレイライン33c〜33gで所望の遅延が与えら、図5に示すようなエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFとしてライトパルス発生器34に供給される。
ライトパルス発生器34には、ピークパルスタイミングPP_TIMの生成回路として、図6(b)のような論理演算回路が設けられている。
EX−OR回路71で、エッジパルスDWP_LPRとDWP_TPFの排他的論理和を取ることで、図5に示すようにLPR〜TPFまでの幅のパルス PP_1を生成する。
同様にEX−OR回路72でエッジパルスDWP_LPFとDWP_TPRの排他的論理和を取ることで、図5に示すようにLPF〜TPRまでの幅のパルス PP_2を生成する。
パルスPP_1と、インバータ74を介したパルスPP_2の反転信号について、AND回路75で論理積を取ることで、マーク部先頭パルスLP(Leading Pulse)とマーク部最終パルスTP(Trailing Pulse)のタイミングが生成できる。
さらに、遅延前のエッジパルスWPR_MPFと遅延後のエッジパルスDWP_MPFについてEX−OR回路73で排他的論理和を取ることで、図5に示すように中間パルス(Multi Pulse)のタイミングのパルスPP_3が生成できる。
最後に、OR回路76で、パルスPP_3と、AND回路75の出力 (PP_1 & !PP_2)の論理和を取ることで、図5に示す所望のPP_TIMを得ることができる。即ちLPR、LPF、TPR、TPF、MPFが調整されたピークパルスタイミングPP_TIMが得られる。
同様にEX−OR回路72でエッジパルスDWP_LPFとDWP_TPRの排他的論理和を取ることで、図5に示すようにLPF〜TPRまでの幅のパルス PP_2を生成する。
パルスPP_1と、インバータ74を介したパルスPP_2の反転信号について、AND回路75で論理積を取ることで、マーク部先頭パルスLP(Leading Pulse)とマーク部最終パルスTP(Trailing Pulse)のタイミングが生成できる。
さらに、遅延前のエッジパルスWPR_MPFと遅延後のエッジパルスDWP_MPFについてEX−OR回路73で排他的論理和を取ることで、図5に示すように中間パルス(Multi Pulse)のタイミングのパルスPP_3が生成できる。
最後に、OR回路76で、パルスPP_3と、AND回路75の出力 (PP_1 & !PP_2)の論理和を取ることで、図5に示す所望のPP_TIMを得ることができる。即ちLPR、LPF、TPR、TPF、MPFが調整されたピークパルスタイミングPP_TIMが得られる。
ここで、ピークパルスタイミングPP_TIM、イレーズバイアスタイミングEB_TIMにおいて、各エッジタイミングの調整のために、ディレイライン33a〜33gは、1T未満の遅延が可能とされる。
図7にディレイライン33(33a〜33g)の構成例を示す。
図7(a)は入口選択型のディレイラインであり、複数の遅延素子80が必要な段数、ここでは1024段縦列接続されている。1つの遅延素子80は、例えば図7(b)のようなインバータの2段縦列接続や、図7(c)のようなNAND回路の2段縦列接続で実現される。
このような遅延素子80の縦列接続に対して、タップセレクタ81が、遅延段数設定値DSTPに応じて入力段を選択する。つまり入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。
図7にディレイライン33(33a〜33g)の構成例を示す。
図7(a)は入口選択型のディレイラインであり、複数の遅延素子80が必要な段数、ここでは1024段縦列接続されている。1つの遅延素子80は、例えば図7(b)のようなインバータの2段縦列接続や、図7(c)のようなNAND回路の2段縦列接続で実現される。
このような遅延素子80の縦列接続に対して、タップセレクタ81が、遅延段数設定値DSTPに応じて入力段を選択する。つまり入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。
図7(d)は出口選択型のディレイラインであり、複数の遅延素子80が必要な段数、例えば1024段縦列接続されている。
このような遅延素子80の縦列接続に対して、タップセレクタ81が、遅延段数設定値DSTPに応じて出力段を選択する。これも入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。
このような遅延素子80の縦列接続に対して、タップセレクタ81が、遅延段数設定値DSTPに応じて出力段を選択する。これも入力信号dl_inから出力信号dl_outまでの通過段数を可変することで、可変遅延時間を得る。
このような構成のディレイライン33a〜33gによってエッジパルス(WPR_EBF〜WPR_MPF)のそれぞれに任意の遅延を与えることで、図4(c)に示した「EBF」「EBR」「LPR」「LPF」「TPR」「TPF」「MPF」のタイミングを調整した記録補償が実現される。
但し、遅延素子80をCMOS論理回路で構成する場合、1つの遅延素子の遅延量は温度、電圧、プロセスばらつきの影響を受け、外部からは制御できない。
このため、現在の遅延量を知り、遅延段数をそれに応じて適応制御することで、全体として所望の遅延量を得ることが、提案されている。
このため、現在の遅延量を知り、遅延段数をそれに応じて適応制御することで、全体として所望の遅延量を得ることが、提案されている。
<3.比較例の構成及びDLL>
ここで本発明に至る過程で提案されたライトストラテジ部14の構成を図8に挙げて説明する。これは本発明の理解を容易にするための比較例である。
なお、図2と同一部分には同一符号を付し、各部については図2(本実施の形態)との差異点のみを述べる。
ここで本発明に至る過程で提案されたライトストラテジ部14の構成を図8に挙げて説明する。これは本発明の理解を容易にするための比較例である。
なお、図2と同一部分には同一符号を付し、各部については図2(本実施の形態)との差異点のみを述べる。
データパターンディテクタ31はアドレス値(ADRS_EBF〜ADRS_MPF)を出力する。図2のマスク信号(MSK_MK、DMSK_MK、MSK_SP、DMSK_SP)の出力は行わない。
エッジパルス発生器32は、エッジパルス(WPR_EBF〜WPR_MPF)を出力する。テストパルスや比較用パルス(TPR_EBF〜TPR_MPF)の出力は行わない。
エッジパルス(WPR_EBF〜WPR_MPF)に対応してディレイライン33a〜33gが設けられることは同様である。
ライトパルス発生器34は、各ディレイライン33a〜33gを経た各エッジパルス(DWP_EBF〜DWP_MPF)を用いて所定の論理演算によりレーザ駆動パルス(EB_TIM、PP_TIM)を生成し、これをレーザドライバ13に出力する。
ディレイライン33a〜33gのそれぞれに対する遅延設定部として、ディレイRAM35(35a〜35g)、乗算器36(36a〜36g)が設けられる。図2に示したセレクタ37(37a〜37g)は設けられない。
エッジパルス発生器32は、エッジパルス(WPR_EBF〜WPR_MPF)を出力する。テストパルスや比較用パルス(TPR_EBF〜TPR_MPF)の出力は行わない。
エッジパルス(WPR_EBF〜WPR_MPF)に対応してディレイライン33a〜33gが設けられることは同様である。
ライトパルス発生器34は、各ディレイライン33a〜33gを経た各エッジパルス(DWP_EBF〜DWP_MPF)を用いて所定の論理演算によりレーザ駆動パルス(EB_TIM、PP_TIM)を生成し、これをレーザドライバ13に出力する。
ディレイライン33a〜33gのそれぞれに対する遅延設定部として、ディレイRAM35(35a〜35g)、乗算器36(36a〜36g)が設けられる。図2に示したセレクタ37(37a〜37g)は設けられない。
この図8の比較例では、DLL(Delay Locked Loop)回路100が設けられ、このDLL回路100の動作により、ディレイライン33a〜33gの遅延量の構成が行われる。
DLL回路100を図11(a)に、またDLL回路100における位相検出器103の構成を図11(b)に示す。また図9,図10にDLL回路100の動作波形を示す。
DLL回路100を図11(a)に、またDLL回路100における位相検出器103の構成を図11(b)に示す。また図9,図10にDLL回路100の動作波形を示す。
図11(a)のようにDLL回路100は、DLLパルス発生器101、ディレイライン102、位相検出器103、アップダウンカウンタ104、ロック検出部105を有して構成される。
DLLパルス発生器101にはクロックClockが入力される。
クロック同期のDLLパルス発生器101において、テストパルスTPと、テストパルスTPの2倍の周期で、エッジが1T遅延している比較パルスTPREFを生成する。テストパルスTPはディレイライン102に入力される。
ディレイライン102は、ディレイライン33a〜33gとは別に構成専用のディレイラインとして設けられるものである。その構成は例えば図7(a)(d)と同様とされる。
このディレイライン102は、アップダウンカウンタ104のカウント値として得られる基準ディレイ段数DLL_CNTによって指定される段数だけ、テストパルスTPを遅延させ、遅延テストパルスDTPを得る。基準ディレイ段数DLL_CNTは1T遅延相当の段数を示す値となる。
比較パルスTPREFと遅延テストパルスDTPは、位相検出器103に入力される。
クロック同期のDLLパルス発生器101において、テストパルスTPと、テストパルスTPの2倍の周期で、エッジが1T遅延している比較パルスTPREFを生成する。テストパルスTPはディレイライン102に入力される。
ディレイライン102は、ディレイライン33a〜33gとは別に構成専用のディレイラインとして設けられるものである。その構成は例えば図7(a)(d)と同様とされる。
このディレイライン102は、アップダウンカウンタ104のカウント値として得られる基準ディレイ段数DLL_CNTによって指定される段数だけ、テストパルスTPを遅延させ、遅延テストパルスDTPを得る。基準ディレイ段数DLL_CNTは1T遅延相当の段数を示す値となる。
比較パルスTPREFと遅延テストパルスDTPは、位相検出器103に入力される。
位相検出器103では、比較パルスTPREFと遅延テストパルスDTPFの先着判定ができる回路素子、例えばRS−フリップフロップやD−フリップフロップにより、先着判定を行う。図11(b)では、D−フリップフロップ110を用いた例を示している。
図11(b)からわかるように、D−フリップフロップ110のクロック入力となる遅延テストパルスDTPと、D入力である比較パルスTPREFの先着順によって、Q出力であるQA信号の極性が反転する。
そしてEX−OR回路112でQA信号と比較パルスTPREFの排他的論理和を取ったUP信号は次のようになる。
図9(a)のように、遅延テストパルスDTPが先着の場合は、遅延テストパルスDTPのエッジから比較パルスTPREFのエッジの間だけ「L」となり、他はすべて「H」となる。
また図9(b)のように、比較パルスTPREFが先着の場合は、比較パルスTPREFのエッジから遅延テストパルスDTPのエッジの間だけ「L」となり、他はすべて「H」となる。
位相検出器103では、最後に、クロック同期の回路で扱えるよう、D−フリップフロップ111で、遅延テストパルスDTPの立ち上がりおよび、比較パルスTPREFの両エッジから十分離れた図中のアップデート信号UD_UPDのタイミングで、クロックClockよりラッチする。このQ出力が、アップダウン指示信号UDとなる。
図11(b)からわかるように、D−フリップフロップ110のクロック入力となる遅延テストパルスDTPと、D入力である比較パルスTPREFの先着順によって、Q出力であるQA信号の極性が反転する。
そしてEX−OR回路112でQA信号と比較パルスTPREFの排他的論理和を取ったUP信号は次のようになる。
図9(a)のように、遅延テストパルスDTPが先着の場合は、遅延テストパルスDTPのエッジから比較パルスTPREFのエッジの間だけ「L」となり、他はすべて「H」となる。
また図9(b)のように、比較パルスTPREFが先着の場合は、比較パルスTPREFのエッジから遅延テストパルスDTPのエッジの間だけ「L」となり、他はすべて「H」となる。
位相検出器103では、最後に、クロック同期の回路で扱えるよう、D−フリップフロップ111で、遅延テストパルスDTPの立ち上がりおよび、比較パルスTPREFの両エッジから十分離れた図中のアップデート信号UD_UPDのタイミングで、クロックClockよりラッチする。このQ出力が、アップダウン指示信号UDとなる。
図11(a)に示すように、アップダウン指示信号UDはアップダウンカウンタ104に供給される。アップダウンカウンタ104は、ディレイライン102の遅延段数を制御するためのカウントを行う。
アップダウンカウンタ104は、位相検出器103のからのアップダウン指示信号UDに基づいて、ディレイ段数のカウントアップおよびカウントダウンを行い、カウント値を基準ディレイ段数DLL_CNTとして出力する。これによりディレイライン102による遅延量1Tあたりのディレイ段数を制御する。
アップダウンカウンタ104は、位相検出器103のからのアップダウン指示信号UDに基づいて、ディレイ段数のカウントアップおよびカウントダウンを行い、カウント値を基準ディレイ段数DLL_CNTとして出力する。これによりディレイライン102による遅延量1Tあたりのディレイ段数を制御する。
ロック検出部105は、アップダウンカウンタ104による基準ディレイ段数DLL_CNTで示される遅延段数について、現在と1クロック前および2クロック前の遅延段数との比較を行い、遅延段数がロックされているか否かを示すロック信号LOCK、および、ディレイライン102によって1Tの遅延量を得るための基準ディレイ段数DREFを出力する。
なお、現在のディレイ段数、すなわちアップダウンカウンタ104による現在のカウント値としての基準ディレイ段数DLL_CNTに対して、1クロック前および2クロック前の遅延段数をそれぞれDLL_CNT1およびDLL_CNT2とすると、DLL_CNT=DLL_CNT2のときロック信号LOCKが「H」とされ、それ以外のとき「L」とされる。
そして例えば、DLL_CNT=DLL_CNT2またはDLL_CNT>DLL_CNT1のとき基準ディレイ段数DREFとしてDLL_CNT1が出力され、これ以外のとき現在のカウント値DLL_CNTが出力される。
なお、現在のディレイ段数、すなわちアップダウンカウンタ104による現在のカウント値としての基準ディレイ段数DLL_CNTに対して、1クロック前および2クロック前の遅延段数をそれぞれDLL_CNT1およびDLL_CNT2とすると、DLL_CNT=DLL_CNT2のときロック信号LOCKが「H」とされ、それ以外のとき「L」とされる。
そして例えば、DLL_CNT=DLL_CNT2またはDLL_CNT>DLL_CNT1のとき基準ディレイ段数DREFとしてDLL_CNT1が出力され、これ以外のとき現在のカウント値DLL_CNTが出力される。
図10ではDLLがロックしている状態を示している。
アップダウン指示信号UDと、アップデート信号UD_UPDから数クロック遅延させたカウントアップダウン更新信号UDC_UPDにより、基準ディレイ段数DLL_CNTがカウントアップ/ダウンを交互に繰り返すようになる。
ロック検出部105において、前述の交互に繰り返す状態を検出し、ロック状態 LOCK=「H」とし、このときの高い方または低い方いずれかの段数を、1T遅延を実現する段数DREFとして出力する。
具体的にはDREF=DLL_CNT (LOCK=「L」)、LOCK=「H」に変化した立ち上がり時の基準ディレイ段数DLL_CNTをラッチしてLOCK=「H」時の基準ディレイ段数DREFの値とする方法等がある。
なお図10では、カウントアップ/ダウンの単位を1としているが、1より大きい任意の整数でも問題ない。
アップダウン指示信号UDと、アップデート信号UD_UPDから数クロック遅延させたカウントアップダウン更新信号UDC_UPDにより、基準ディレイ段数DLL_CNTがカウントアップ/ダウンを交互に繰り返すようになる。
ロック検出部105において、前述の交互に繰り返す状態を検出し、ロック状態 LOCK=「H」とし、このときの高い方または低い方いずれかの段数を、1T遅延を実現する段数DREFとして出力する。
具体的にはDREF=DLL_CNT (LOCK=「L」)、LOCK=「H」に変化した立ち上がり時の基準ディレイ段数DLL_CNTをラッチしてLOCK=「H」時の基準ディレイ段数DREFの値とする方法等がある。
なお図10では、カウントアップ/ダウンの単位を1としているが、1より大きい任意の整数でも問題ない。
図8に戻って比較例の構成を説明する。
DLL回路100では、以上のように基準ディレイ段数DREFを出力する。これは、校正用のディレイライン102において、1T遅延を得るための遅延段数の値である。
この基準ディレイ段数DREFを、乗算器36a〜36gに供給する。そして乗算器36a〜36gは、各ディレイRAM35a〜35gからの遅延量データ(DLY_EBF〜DLY_MPF)に、基準ディレイ段数DREFを乗算して、各ディレイライン33a〜33gに対する遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)を出力する。
DLL回路100では、以上のように基準ディレイ段数DREFを出力する。これは、校正用のディレイライン102において、1T遅延を得るための遅延段数の値である。
この基準ディレイ段数DREFを、乗算器36a〜36gに供給する。そして乗算器36a〜36gは、各ディレイRAM35a〜35gからの遅延量データ(DLY_EBF〜DLY_MPF)に、基準ディレイ段数DREFを乗算して、各ディレイライン33a〜33gに対する遅延段数設定値(DSTP_EBF、DSTP_EBR、DSTP_LPR、DSTP_LPF、DSTP_TPR、DSTP_TPF、DSTP_MPF)を出力する。
即ち、この比較例の構成では、DLL回路100により、校正用のディレイライン102を用いて単位遅延量(例えば1T期間相当の遅延量)に要する遅延段数を求める。即ち単位遅延量としての遅延段数を逐次校正していく。
そしてその単位遅延量としての基準ディレイ段数DREFを用いて、エッジパルス(WPR_EBF〜WPR_MPF)を遅延させるディレイライン33a〜33gについての遅延段数を制御するようにしている。
そしてその単位遅延量としての基準ディレイ段数DREFを用いて、エッジパルス(WPR_EBF〜WPR_MPF)を遅延させるディレイライン33a〜33gについての遅延段数を制御するようにしている。
この比較例の場合、問題となるのは、1個の校正用のディレイライン102で得られた基準ディレイ段数DREFを用いて、他のすべてのディレイライン33a〜33gの遅延段数を計算していることである。各ディレイライン33a〜33g及び102をCMOS集積回路上で密接して配置すれば、各々のディレイライン33a〜33g及び102の単位遅延量はほぼ等しくなるが、それでもごくわずかなばらつきは存在する。
ディレイライン33a〜33gの単位遅延量が、ディレイライン102の単位遅延量に対してばらつくことは、EBF、EBR、LPR、LPF、TPR、TPF、MPFのタイミングが、所望のタイミングからわずかにずれることになり、記録特性の悪化が考えられる。
また、ディレイラインは回路規模として大きい。校正用として1つでも余分なディレイライン102を設けることは、回路構成規模を増大させる要因となる。
ディレイライン33a〜33gの単位遅延量が、ディレイライン102の単位遅延量に対してばらつくことは、EBF、EBR、LPR、LPF、TPR、TPF、MPFのタイミングが、所望のタイミングからわずかにずれることになり、記録特性の悪化が考えられる。
また、ディレイラインは回路規模として大きい。校正用として1つでも余分なディレイライン102を設けることは、回路構成規模を増大させる要因となる。
<4.第1の実施の形態>
図2に示した本実施の形態は、以上のようなディレイライン間の遅延量ばらつきによって調整精度が低下することを防止し、高精度なレーザ駆動パルス(PP_TIM、EB_TIM)が得られるようにするものである。さらに、校正用ディレイライン102を不要として、回路規模の増大を抑える。
そしてそのために記録データDataに必ず存在する、長いランレングスの区間を用いて、各々のディレイライン33a〜33gをそれぞれ個別に校正することで、集積回路内に残存するばらつき成分も補償した、安定したパルスタイミングを生成する。
図2に示した本実施の形態は、以上のようなディレイライン間の遅延量ばらつきによって調整精度が低下することを防止し、高精度なレーザ駆動パルス(PP_TIM、EB_TIM)が得られるようにするものである。さらに、校正用ディレイライン102を不要として、回路規模の増大を抑える。
そしてそのために記録データDataに必ず存在する、長いランレングスの区間を用いて、各々のディレイライン33a〜33gをそれぞれ個別に校正することで、集積回路内に残存するばらつき成分も補償した、安定したパルスタイミングを生成する。
図12は、第1の実施の形態として図2で述べた構成の一部を抽出して示したものである。特に、図示の煩雑化を避けるために、EBF、EBRについての回路系のみを示し、対応する単位遅延判定部38a、38bについてはその内部構成を示している。以下では、EBF、EBRについての回路系で動作を説明するが、図2に示したLPR、LPF、TPR、TPF、MPFについての回路系でも、同様の動作が行われると理解すればよい。
光記録装置においては、再生時にデータフレーム同期を確立するために、長いランレングスの信号(フレームシンク)を一定間隔で記録することが一般的である。例えばDVDでは4T→14Tのフレームシンクを記録し、またブルーレイディスクでは、2T→2T→9T→9Tのフレームシンクを記録する。
図2及び図12に示す、タイミング生成のためのディレイライン33a〜33gは、例えばEBFやLPR、LPFではデータの立上がり時にのみタイミングエッジが通過し、またTPR、TPF、EBRではデータの立下り時にのみタイミングエッジが通過する。
したがって、長ランレングス符号では、長時間ディレイライン33a〜33g中にタイミングエッジが存在しない。
図2及び図12に示す、タイミング生成のためのディレイライン33a〜33gは、例えばEBFやLPR、LPFではデータの立上がり時にのみタイミングエッジが通過し、またTPR、TPF、EBRではデータの立下り時にのみタイミングエッジが通過する。
したがって、長ランレングス符号では、長時間ディレイライン33a〜33g中にタイミングエッジが存在しない。
このため例えばブルーレイディスクに対する記録時であれば、9Tマーク、9Tスペース信号を検出し、その期間だけ各々のディレイライン33a〜33gに、自己校正用のタイミングパルス(テストパルス)を通過させ、遅延量を測定すれば、各々のディレイライン33a〜33gの個別の遅延段数の校正が可能になる。
そこで本実施の形態では、まず、校正動作を行う校正期間を規定するために、所定長以上のランレングスのマーク/スペース部分を検出することが行われる。一例として、フレームシンクである9Tマーク、9Tスペースを検出する例で述べる。
データパターンディテクタ31内には、図13に示す長ランレングス検出回路が設けられる。即ち、記録データData及びクロックClockが入力されるロングマークディテクタ61と、同じく記録データData及びクロックClockが入力されるロングスペースディテクタ62が設けられる。
ロングマークディテクタ61は、9Tマークに対応して、パルスを置換するマスク信号MSK_MKと、遅延段数を置換するマスク信号DMSK_MKを出力する。
ロングスペースディテクタ62は、9Tスペースに対応して、パルスを置換するマスク信号MSK_SPと、遅延段数を置換するマスク信号DMSK_SPを出力する。
データパターンディテクタ31内には、図13に示す長ランレングス検出回路が設けられる。即ち、記録データData及びクロックClockが入力されるロングマークディテクタ61と、同じく記録データData及びクロックClockが入力されるロングスペースディテクタ62が設けられる。
ロングマークディテクタ61は、9Tマークに対応して、パルスを置換するマスク信号MSK_MKと、遅延段数を置換するマスク信号DMSK_MKを出力する。
ロングスペースディテクタ62は、9Tスペースに対応して、パルスを置換するマスク信号MSK_SPと、遅延段数を置換するマスク信号DMSK_SPを出力する。
図12に示すように、セレクタ37a、37bは、マスク信号DMSK_MK、DMSK_SPで切換制御される。セレクタ37a、37bは、通常時は乗算器36a、36bの出力を選択してディレイライン33a、33bに出力するが、マスク信号DMSK_MK、DMSK_SPが与えられる期間は、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTを選択してディレイライン33a、33bに出力する。
ここで単位遅延判定部38(38a〜38g)について説明しておく。
単位遅延判定部38(38a〜38g)は、図示のように位相検出器40(40a、40b・・・)、アップダウンカウンタ41(41a,41b・・・)、ロック検出部42(42a、42b・・・)を備える。
単位遅延判定部38(38a〜38g)は、図示のように位相検出器40(40a、40b・・・)、アップダウンカウンタ41(41a,41b・・・)、ロック検出部42(42a、42b・・・)を備える。
位相検出器40の構成は図11(a)と同様である。但し、本例の場合、位相検出器40には、比較用パルス(TPR_EBF〜TPR_MPF)と、対応するディレイライン33a〜33gを経て単位遅延量(1T遅延)が与えられたテストパルス、即ちエッジパルス(DWP_EBF〜DWP_MPF)に重畳されているテストパルスが供給される。そして位相比較動作として、例えばD−フリップフロップ110で、比較パルス(TPR_EBF〜TPR_MPF)とテストパルスの先着判定が行われる。
例えば図11(b)のフリップフロップ110に対するD入力が比較用パルス(TPR_EBF〜TPR_MPF)となり、フリップフロップ110のクロック入力がテストパルスとなる。
そして先着判定結果に応じて、上述のようにEX−OR回路112、D−フリップフロップ111を介してアップダウン指示信号UD(UD_EBF、UD_EBR・・・)が出力される。
例えば図11(b)のフリップフロップ110に対するD入力が比較用パルス(TPR_EBF〜TPR_MPF)となり、フリップフロップ110のクロック入力がテストパルスとなる。
そして先着判定結果に応じて、上述のようにEX−OR回路112、D−フリップフロップ111を介してアップダウン指示信号UD(UD_EBF、UD_EBR・・・)が出力される。
アップダウンカウンタ41は、位相検出器40のからのアップダウン指示信号UD(UD_EBF、UD_EBR・・・)に基づいて、基準ディレイ段数に相当するカウント値のカウントアップおよびカウントダウンを行い、カウント値を基準ディレイ段数として出力する。
例えば単位遅延判定部38aの場合、アップダウンカウンタ41aは基準ディレイ段数EBF_DLL_CNTを出力する。
また単位遅延判定部38bの場合、アップダウンカウンタ41bは基準ディレイ段数EBR_DLL_CNTを出力する。
例えば単位遅延判定部38aの場合、アップダウンカウンタ41aは基準ディレイ段数EBF_DLL_CNTを出力する。
また単位遅延判定部38bの場合、アップダウンカウンタ41bは基準ディレイ段数EBR_DLL_CNTを出力する。
ロック検出部42(42a、42b・・・)は、アップダウンカウンタ41による基準ディレイ段数(EBF_DLL_CNT、EBR_DLL_CNT・・・)で示される遅延段数について、現在と1クロック前および2クロック前の遅延段数との比較を行い、遅延段数がロックされているか否かを示すロック信号LOCK、および、対応するディレイライン(33a〜33g)によって1Tの遅延量を得るための基準ディレイ段数(DREF_EBF、DREF_EBR・・・)を出力する。
アップダウンカウンタ41による基準ディレイ段数(EBF_DLL_CNT、EBR_DLL_CNT・・・)と、ロック検出部42からの基準ディレイ段数(DREF_EBF、DREF_EBR・・・)の関係は、図11(a)で説明したものと同様である。
アップダウンカウンタ41による基準ディレイ段数(EBF_DLL_CNT、EBR_DLL_CNT・・・)と、ロック検出部42からの基準ディレイ段数(DREF_EBF、DREF_EBR・・・)の関係は、図11(a)で説明したものと同様である。
上記のようにセレクタ37a、37bにマスク信号DMSK_MK、DMSK_SPが与えられる期間は、アップダウンカウンタ41a,41bのカウント値である基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTがディレイライン33a、33bに供給されることとなる。
従って9Tマークの検出に対応する校正期間において、ディレイライン33aでは、アップダウンカウンタ41aでのカウント値による基準ディレイ段数EBF_DLL_CNTとして、その時点での1T相当の遅延量が設定される。
また9Tスペースの検出に対応する校正期間において、ディレイライン33bでは、アップダウンカウンタ41bでのカウント値による基準ディレイ段数EBR_DLL_CNTとして、その時点での1T相当の遅延量が設定される。
従って9Tマークの検出に対応する校正期間において、ディレイライン33aでは、アップダウンカウンタ41aでのカウント値による基準ディレイ段数EBF_DLL_CNTとして、その時点での1T相当の遅延量が設定される。
また9Tスペースの検出に対応する校正期間において、ディレイライン33bでは、アップダウンカウンタ41bでのカウント値による基準ディレイ段数EBR_DLL_CNTとして、その時点での1T相当の遅延量が設定される。
9Tマークの検出に対応する校正期間において、エッジパルス発生器32は、マスク信号MSK_MKに応じて、エッジパルスWPR_EBFにテストパルスを重畳する。
このためエッジパルス発生器32には、図13(b)のようなテストパルス挿入回路が設けられている。テストパルス挿入回路は、セレクタ91、D−フリップフロップ92、インバータ93を有して成る。
セレクタ91は、マスク信号MSK_MKに基づいて切り換えが行われる。
セレクタ91の入力Aには、D−フリップフロップ92のQ出力がインバータ93で反転されて入力される。
セレクタ91の入力Bには、D−フリップフロップ92のQ出力が入力される。
セレクタ91の入力Cには、1クロック前のエッジパルスWPR_EBFが入力される。
このためエッジパルス発生器32には、図13(b)のようなテストパルス挿入回路が設けられている。テストパルス挿入回路は、セレクタ91、D−フリップフロップ92、インバータ93を有して成る。
セレクタ91は、マスク信号MSK_MKに基づいて切り換えが行われる。
セレクタ91の入力Aには、D−フリップフロップ92のQ出力がインバータ93で反転されて入力される。
セレクタ91の入力Bには、D−フリップフロップ92のQ出力が入力される。
セレクタ91の入力Cには、1クロック前のエッジパルスWPR_EBFが入力される。
マスク信号MSK_MKの立ち上がりに応じて(例えば一例としてマスク信号MSK_MKの立ち上がりの2クロック後)入力Aが選択される。
また、その1クロック後に入力Bが選択される。
さらにその所定クロック後、入力Cが選択される。それ以外は、常時入力Cが選択されている。
図14の破線部Aに、エッジパルスWPR_EBFに重畳されたテストパルスの例を示している。例えば図14に示すマスク信号MSK_MKが「H」となった2クロック後に入力Aが選択されることで、1クロック前のエッジパルスWPR_EBFの反転信号が選択され、これがテストパルスとなる。その状態を次のクロックタイミングから入力Bが選択されて一定時間保持した後に、入力Cに切り換えられることで、元の値に再度反転し、テストパルスが終了する。
テストパルス挿入時以外ではこのセレクタは常時入力Cが有効であり、マスク信号MSK_MK=Lの期間は、エッジパルスWPR_EBFになんら影響を与えない。
また、その1クロック後に入力Bが選択される。
さらにその所定クロック後、入力Cが選択される。それ以外は、常時入力Cが選択されている。
図14の破線部Aに、エッジパルスWPR_EBFに重畳されたテストパルスの例を示している。例えば図14に示すマスク信号MSK_MKが「H」となった2クロック後に入力Aが選択されることで、1クロック前のエッジパルスWPR_EBFの反転信号が選択され、これがテストパルスとなる。その状態を次のクロックタイミングから入力Bが選択されて一定時間保持した後に、入力Cに切り換えられることで、元の値に再度反転し、テストパルスが終了する。
テストパルス挿入時以外ではこのセレクタは常時入力Cが有効であり、マスク信号MSK_MK=Lの期間は、エッジパルスWPR_EBFになんら影響を与えない。
ここではエッジパルスWPR_EBFについてのテストパルス挿入回路を示したが、エッジパルスWPR_EBRについても、同様にテストパルス挿入回路が設けられる。エッジパルスWPR_EBRに対応するテストパルス挿入回路では、セレクタ91がマスク信号MSK_SPによって切換制御される。
他のエッジパルス(WPR_LPR〜WPR_MPF)についても、同様にマスク信号MSK_MK又はMSK_SPに応じて動作するテストパルス挿入回路が設けられる。
他のエッジパルス(WPR_LPR〜WPR_MPF)についても、同様にマスク信号MSK_MK又はMSK_SPに応じて動作するテストパルス挿入回路が設けられる。
エッジパルス発生器32では、校正期間に、このようにテストパルスがエッジパルスWPR_EBFに挿入されるとともに、テストパルスに対して1T遅延をもった比較パルスTPR_EBF(図14参照)が出力される。
テストパルスはディレイライン33aで1T遅延されて単位遅延判定部38aの位相検出器40aに供給され、また比較パルスTPR_EBFも位相検出器40aに供給される。そしてこれらが上述のように先着判定(位相比較)されて、アップダウンカウンタ41aのカウント制御が行われる。
テストパルスはディレイライン33aで1T遅延されて単位遅延判定部38aの位相検出器40aに供給され、また比較パルスTPR_EBFも位相検出器40aに供給される。そしてこれらが上述のように先着判定(位相比較)されて、アップダウンカウンタ41aのカウント制御が行われる。
アップダウンカウンタ41aでのカウント値である基準ディレイ段数EBF_DLL_CNTについては、ロック検出部42でロック判定が行われ、基準ディレイ段数DREF_EBFが出力される。これが乗算器36aに供給される。
従って、校正期間以外は、アップダウンカウンタ41aでのカウント値に基づいて構成された基準ディレイ段数DREF_EBFと、ディレイRAM35aからの遅延量データDLY_EBFが乗算されて、ディレイライン33aに対する遅延段数設定値DSTP_EBFが得られる。つまり、ディレイライン33aの遅延量が逐次校正されていく。
他のディレイライン33b〜33gについても同様に構成動作が行われる。
従って、校正期間以外は、アップダウンカウンタ41aでのカウント値に基づいて構成された基準ディレイ段数DREF_EBFと、ディレイRAM35aからの遅延量データDLY_EBFが乗算されて、ディレイライン33aに対する遅延段数設定値DSTP_EBFが得られる。つまり、ディレイライン33aの遅延量が逐次校正されていく。
他のディレイライン33b〜33gについても同様に構成動作が行われる。
なお、校正動作はフレームシンクの検出に応じて行われる。つまりフレームシンクのタイミングでアップダウンカウンタ41aでのカウント値が1ステップ制御される。このため、遅延段数の校正はある程度の期間をかけて徐々に行われるものとなる。しかし、ディレイライン33a〜33gの単位遅延量の変動は温度状況等により徐々に発生するため、問題はない。
ところで、校正期間には上述のようにエッジパルス(WPR_EBF〜WPR_MPF)にテストパルスが挿入されるが、このエッジパルスがイレーズバイアスタイミングEB_TIM、ピークパルスタイミングPP_TIMの生成に影響を与えないようにする必要がある。
そこでライトパルス発生器34には、図13(c)に示すようなテストパルス除去回路が設けられる。
そこでライトパルス発生器34には、図13(c)に示すようなテストパルス除去回路が設けられる。
テストパルス除去回路は、例えばD−フリップフロップ51とセレクタ52を有する。
なお、先に図6で、ライトパルス発生器34ではEX−OR回路70で、エッジパルスDWP_EBFとDWP_EBRの排他的論理和をとってイレーズバイアスタイミングEB_TIMを生成すると述べたが、そのEX−OR回路70に相当するのが、図13(c)のEX−OR回路53である。
図13(c)のEX−OR回路53に入力されるエッジパルスMDWP_EBF、MDWP_EBRは、テストパルスが除去された状態のエッジパルスDWP_EBFとDWP_EBRのことである。
なお、先に図6で、ライトパルス発生器34ではEX−OR回路70で、エッジパルスDWP_EBFとDWP_EBRの排他的論理和をとってイレーズバイアスタイミングEB_TIMを生成すると述べたが、そのEX−OR回路70に相当するのが、図13(c)のEX−OR回路53である。
図13(c)のEX−OR回路53に入力されるエッジパルスMDWP_EBF、MDWP_EBRは、テストパルスが除去された状態のエッジパルスDWP_EBFとDWP_EBRのことである。
このテストパルス除去回路では、マスク信号MSK_MKの立ち上がりエッジで、その瞬間のエッジパルスDWP_EBFのレベルがD−フリップフロップ51のQ出力に保持される。したがって、マスク信号MSK_MKを、D−フリップフロップ51のクロック入力→Q出力の遅延量より大きな遅延バッファを介してセレクタ52の1入力に接続することで、セレクタ52の出力(MDWP_EBF)は、マスク信号MSK_MK=Hの期間、マスク信号MSK_MKの立ち上がりエッジ直前のレベルを保持する。そしてマスク信号MSK_MK=Lに戻ると、入力されたエッジパルスDWP_EBFに追従する。
以上より、マスク信号MSK_MK=Hの期間にエッジパルスWPR_EBFおよび遅延後のエッジパルスDWP_EBFのレベルが変わっても、テストパルス除去後のエッジパルスMDWP_EBFに影響を与えない。
図13(c)では省略しているが、エッジパルスDWP_EBRから、マスク信号MSK_SPを用いてテストパルスを除去する回路も同様である。
したがって、EX−OR回路53で、テストパルス除去後のエッジパルスMDWP_EBF、MDWP_EBRの排他的論理和を取ることで、所望のイレーズバイアスタイミングEB_TIMを得ることができる。
ピークパルスタイミングPP_TIM側については省略するが、図6(b)のように入力されるエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFが、それぞれ同様の回路で、テストパルス除去されたものと考えればよい。
なお図13(b)のD−フリップフロップのクロック入力には同期回路のクロックを用いても問題ない。その場合、イネーブル信号にマスク信号MSK_MKまたはそのマスク信号MSK_MKを1クロック早めたタイミングなどを用いればよい。
以上より、マスク信号MSK_MK=Hの期間にエッジパルスWPR_EBFおよび遅延後のエッジパルスDWP_EBFのレベルが変わっても、テストパルス除去後のエッジパルスMDWP_EBFに影響を与えない。
図13(c)では省略しているが、エッジパルスDWP_EBRから、マスク信号MSK_SPを用いてテストパルスを除去する回路も同様である。
したがって、EX−OR回路53で、テストパルス除去後のエッジパルスMDWP_EBF、MDWP_EBRの排他的論理和を取ることで、所望のイレーズバイアスタイミングEB_TIMを得ることができる。
ピークパルスタイミングPP_TIM側については省略するが、図6(b)のように入力されるエッジパルスDWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF、DWP_MPFが、それぞれ同様の回路で、テストパルス除去されたものと考えればよい。
なお図13(b)のD−フリップフロップのクロック入力には同期回路のクロックを用いても問題ない。その場合、イネーブル信号にマスク信号MSK_MKまたはそのマスク信号MSK_MKを1クロック早めたタイミングなどを用いればよい。
以上、実施の形態の回路動作を説明した。
これらを総合した、イレーズバイアスタイミングEB_TIMについてのパルスタイミング発生のタイミングチャートを、図14以降に示す。まずは比較のために、上述した校正期間の機能をすべて休止した、従来同等の動作を図15に示す。マスク信号がすべて「L」になっており、図5に示したとおりの動作で、イレーズバイアスタイミングEB_TIMが生成されている。
これらを総合した、イレーズバイアスタイミングEB_TIMについてのパルスタイミング発生のタイミングチャートを、図14以降に示す。まずは比較のために、上述した校正期間の機能をすべて休止した、従来同等の動作を図15に示す。マスク信号がすべて「L」になっており、図5に示したとおりの動作で、イレーズバイアスタイミングEB_TIMが生成されている。
図14に、校正期間の機能を有効化したタイミングチャートを示す。マスク信号MSK_MK=Hの期間に、エッジパルスWPR_EBFにテストパルスが挿入される(破線部A)。また、図9,図10に示したDLLと同等の動作をするための、1T遅延した比較パルスTPR_EBFがトグルされ、遅延段数設定値DSTP_EBFが、マスク信号DMSK_MK=Hの期間に、現在の基準ディレイ段数DREF_EBFである「B2h」に置換されていることがわかる。
そしてテストパルスから1T遅延されたエッジを持つ比較パルスTPR_EBFと、ディレイライン33aで遅延されたテストパルス(エッジパルスDWP_EBFにおける破線部B)が、位相検出器40aで先着判定される。
そしてテストパルスから1T遅延されたエッジを持つ比較パルスTPR_EBFと、ディレイライン33aで遅延されたテストパルス(エッジパルスDWP_EBFにおける破線部B)が、位相検出器40aで先着判定される。
EBRに関しても同様である。
マスク信号MSK_SP=Hの期間に、エッジパルスWPR_EBRにテストパルスが挿入される(破線部C)。また、1T遅延した比較パルスTPR_EBRがトグルされ、遅延段数設定値DSTP_EBRが、マスク信号DMSK_MK=Hの期間に、現在の基準ディレイ段数DREF_EBRである「B2h」に置換されている。
そしてテストパルスから1T遅延されたエッジを持つ比較パルスTPR_EBRと、ディレイライン33bで遅延されたテストパルス(エッジパルスDWP_EBRにおける破線部D)が、位相検出器40bで先着判定される。
マスク信号MSK_SP=Hの期間に、エッジパルスWPR_EBRにテストパルスが挿入される(破線部C)。また、1T遅延した比較パルスTPR_EBRがトグルされ、遅延段数設定値DSTP_EBRが、マスク信号DMSK_MK=Hの期間に、現在の基準ディレイ段数DREF_EBRである「B2h」に置換されている。
そしてテストパルスから1T遅延されたエッジを持つ比較パルスTPR_EBRと、ディレイライン33bで遅延されたテストパルス(エッジパルスDWP_EBRにおける破線部D)が、位相検出器40bで先着判定される。
さらに、ライトパルス発生器34では、テストパルスが除去されたエッジパルスMDWP_EBFとMDWP_EBRを用いて、図15とまったく同タイミングのイレーズバイアスタイミングEB_TIMが生成されていることがわかる。
したがって、長ランレングス信号を検出し、正確にテストパルスを挿入、除去する機能があれば、記録補償回路の動作に影響を与えずに、遅延量校正のための動作を間欠的に行うことが可能である。
したがって、長ランレングス信号を検出し、正確にテストパルスを挿入、除去する機能があれば、記録補償回路の動作に影響を与えずに、遅延量校正のための動作を間欠的に行うことが可能である。
図16で、単位遅延判定部38a、38bの内部で、図11(a)に示したDLL回路100と同等の遅延量校正が可能であることを説明する。
エッジパルスWPR_EBFの255,900ns付近の立ち上がりエッジと、比較パルスTPR_EBFのエッジの時間差は1Tであり、図9,図10で説明したDLL回路100の場合と同じである。したがって、位相検出器40aは図11で説明したものと同様の動作となり、図16ではエッジパルスDWP_EBFの遅延が1Tより若干多いので、UP信号(UP_EBF)はほぼ「L」で、アップダウン指示信号UD_EBF=Lとなっている。
このアップダウン指示信号UD_EBFは、基準ディレイ段数EBF_DLL_CNT=B2hを次の更新タイミングでカウントダウンさせる。
図16中でB5h→B2hにカウントダウンしているのは、前回のフレームシンクタイミングでの判定結果も、アップダウン指示信号UD_EBF=Lであったためである。
基準ディレイ段数EBF_DLL_CNTの更新タイミングはフレームシンク間隔のなかのどこでも問題ないが、この例では次のフレームシンクの直前で更新する例としている。
エッジパルスWPR_EBFの255,900ns付近の立ち上がりエッジと、比較パルスTPR_EBFのエッジの時間差は1Tであり、図9,図10で説明したDLL回路100の場合と同じである。したがって、位相検出器40aは図11で説明したものと同様の動作となり、図16ではエッジパルスDWP_EBFの遅延が1Tより若干多いので、UP信号(UP_EBF)はほぼ「L」で、アップダウン指示信号UD_EBF=Lとなっている。
このアップダウン指示信号UD_EBFは、基準ディレイ段数EBF_DLL_CNT=B2hを次の更新タイミングでカウントダウンさせる。
図16中でB5h→B2hにカウントダウンしているのは、前回のフレームシンクタイミングでの判定結果も、アップダウン指示信号UD_EBF=Lであったためである。
基準ディレイ段数EBF_DLL_CNTの更新タイミングはフレームシンク間隔のなかのどこでも問題ないが、この例では次のフレームシンクの直前で更新する例としている。
図17においては、校正期間中にエッジパルスWPR_EBF=Hだった場合の例を示している。
テストパルスはマスク信号MSK_MK=Hに変化してから2T後、エッジパルスWPR_EBFのエッジから数えると4T後に反転し、さらに2Tで元の極性に戻る。図17の場合は、元の極性に戻る時の立ち上がりエッジを校正用に用いるため、比較パルスTPR_EBFはそこから1T後、図16と比較して2T遅れてトグルされる。その後の更新動作もすべて2T遅らせれば、図16のEBFの動作とまったく同じになる。長ランレングスのときのみ動作するので、この程度の処理遅れはまったく問題にならない。
テストパルスはマスク信号MSK_MK=Hに変化してから2T後、エッジパルスWPR_EBFのエッジから数えると4T後に反転し、さらに2Tで元の極性に戻る。図17の場合は、元の極性に戻る時の立ち上がりエッジを校正用に用いるため、比較パルスTPR_EBFはそこから1T後、図16と比較して2T遅れてトグルされる。その後の更新動作もすべて2T遅らせれば、図16のEBFの動作とまったく同じになる。長ランレングスのときのみ動作するので、この程度の処理遅れはまったく問題にならない。
図18により、実際にEBFとEBRについての単位遅延判定部38a、38bが、個別に校正を行う動作を示す。
ここでは、仮に基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTの初期値は、BBhであるとしている。
この場合、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTとしてのカウント値は、最初、フレームシンクごとに3ずつカウントダウンしている。カウント単位である3は一例であり、実装時に最適な数値に決定すればよい。
ここでは、仮に基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTの初期値は、BBhであるとしている。
この場合、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTとしてのカウント値は、最初、フレームシンクごとに3ずつカウントダウンしている。カウント単位である3は一例であり、実装時に最適な数値に決定すればよい。
300,000ns近辺で、基準ディレイ段数EBR_DLL_CNTはB2hとB5hを交互に繰り返し、ロックしている。
また450,000ns近辺で、基準ディレイ段数EBF_DLL_CNTはAFhとB2hを交互に繰り返し、これもロックしていることがわかる。
また450,000ns近辺で、基準ディレイ段数EBF_DLL_CNTはAFhとB2hを交互に繰り返し、これもロックしていることがわかる。
なお、基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTの初期値は、例えば校正用のディレイライン33aを設けていれば、その値を用いればよいが、それは必須ではない。
なぜなら、実際に記録動作を行わないときは、全ディレイライン33a〜33gを常時校正することが可能であり、その収束値を初期値として、記録中に随時校正すればよいからである。
ディスクドライブ装置が記録動作を行わない期間に校正を行う場合は、例えばデータパターンディテクタ31に、一定間隔で連続したフレームシンク信号を入力する。これにより、通常の記録時より早くアップダウンカウンタ41をロック状態に遷移させることができる。ライトパルス発生器34の出力端子を休止させれば、外部に影響を与えない。
或いは、エッジパルス発生器32等に、非記録時の校正専用のテストパルス発生機能を持たせ、非記録時に連続してテストパルスを発生させるようにしてもよい。すると、記録動作を行わない期間に単位遅延判定部38a〜38gを十分早くロックさせることができる。
なぜなら、実際に記録動作を行わないときは、全ディレイライン33a〜33gを常時校正することが可能であり、その収束値を初期値として、記録中に随時校正すればよいからである。
ディスクドライブ装置が記録動作を行わない期間に校正を行う場合は、例えばデータパターンディテクタ31に、一定間隔で連続したフレームシンク信号を入力する。これにより、通常の記録時より早くアップダウンカウンタ41をロック状態に遷移させることができる。ライトパルス発生器34の出力端子を休止させれば、外部に影響を与えない。
或いは、エッジパルス発生器32等に、非記録時の校正専用のテストパルス発生機能を持たせ、非記録時に連続してテストパルスを発生させるようにしてもよい。すると、記録動作を行わない期間に単位遅延判定部38a〜38gを十分早くロックさせることができる。
以上、第1の実施の形態を説明してきたが、この実施の形態では、データ記録時の長ランレングス時に全部または一部のディレイライン33a〜33gを、パルスタイミング制御でなく自己の遅延量校正機能に切り替える機能を有する可変遅延回路が形成されるものである。
各ディレイライン33a〜33gは、遅延素子80が複数段直列接続され、指示された遅延素子80の段数分、入力信号を遅延させる構成とされている。
各遅延設定部(35,36,37)は、単位遅延制御値として供給される所定の単位遅延量(例えば1T)の遅延のための単位遅延段数(基準ディレイ段数DREF_EBR〜DREF_MPF)と、対応するエッジパルス(WPR_EBF〜WPR_MPF)に与えるべき遅延時間(遅延量データDLY_EBF〜DLY_MPF)とを用いた演算結果である遅延段数設定値DSTP_EBF〜DSTP_MPFに基づいて、校正期間以外での、対応するディレイライン33a〜33gの遅延段数を設定する。
ライトパルス発生器34には、各ディレイライン33a〜33gを経た各エッジパルス(DWP_EBF〜DWP_MPF)を用いて記録駆動パルス(PP_TIM、EB_TIM)を生成する。
各ディレイライン33a〜33gは、遅延素子80が複数段直列接続され、指示された遅延素子80の段数分、入力信号を遅延させる構成とされている。
各遅延設定部(35,36,37)は、単位遅延制御値として供給される所定の単位遅延量(例えば1T)の遅延のための単位遅延段数(基準ディレイ段数DREF_EBR〜DREF_MPF)と、対応するエッジパルス(WPR_EBF〜WPR_MPF)に与えるべき遅延時間(遅延量データDLY_EBF〜DLY_MPF)とを用いた演算結果である遅延段数設定値DSTP_EBF〜DSTP_MPFに基づいて、校正期間以外での、対応するディレイライン33a〜33gの遅延段数を設定する。
ライトパルス発生器34には、各ディレイライン33a〜33gを経た各エッジパルス(DWP_EBF〜DWP_MPF)を用いて記録駆動パルス(PP_TIM、EB_TIM)を生成する。
校正期間には、エッジパルス発生器32はエッジパルス(WPR_EBF〜WPR_MPF)にテストパルスを重畳させ、また各テストパルスに対して単位遅延量(1T遅延)を持つ各比較用パルス(TPR_EBF〜TPR_MPF)を発生させる。
各単位遅延判定部38a〜38gは、校正期間には、対応する遅延設定部(35,36,37)に単位遅延制御値(基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT)を与えて対応するディレイライン33a〜33gに、1T遅延を設定させる。そして各単位遅延判定部38a〜38gは、対応するエッジパルス(WPR_EBF〜WPR_MPF)の校正期間に、テストパルスと比較パルス(TPR_EBF〜TPR_MPF)位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて単位遅延制御値として単位遅延段数(基準ディレイ段数DREF_EBR〜DREF_MPF)を判定して、対応する遅延設定部(35,36,37)に供給する。
各単位遅延判定部38a〜38gは、校正期間には、対応する遅延設定部(35,36,37)に単位遅延制御値(基準ディレイ段数EBF_DLL_CNT〜MPF_DLL_CNT)を与えて対応するディレイライン33a〜33gに、1T遅延を設定させる。そして各単位遅延判定部38a〜38gは、対応するエッジパルス(WPR_EBF〜WPR_MPF)の校正期間に、テストパルスと比較パルス(TPR_EBF〜TPR_MPF)位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて単位遅延制御値として単位遅延段数(基準ディレイ段数DREF_EBR〜DREF_MPF)を判定して、対応する遅延設定部(35,36,37)に供給する。
この実施の形態によれば、これまで困難だった、複数のディレイライン33a〜33gをすべて正確に校正する動作が可能になり、記録補償回路の精度が向上し、安定した記録特性、装置の信頼性を得ることができる。
また、アナログPLLによる多相クロック方式と比較して圧倒的に低コスト、低消費電力であるCMOSロジックのディレイライン33a〜33gの精度を高めることで、低コスト、低消費電力のディスクドライブ装置を実現することができる。
また校正専用のディレイラインを設けなくて良いことで、回路規模の増大を抑えることができる。なお、図2(図12)の構成は、図8の構成に比べて、ディレイライン33a〜33gのそれぞれに対応する単位遅延判定部38a〜38gが必要になる。ところが実装上、単位遅延判定部38a〜38gの構成はディレイラインに比べて非常に規模が小さい。結果として図8の構成と比べた場合、校正専用のディレイライン102が削減されることは、回路規模の縮小として非常に有利である。
また、アナログPLLによる多相クロック方式と比較して圧倒的に低コスト、低消費電力であるCMOSロジックのディレイライン33a〜33gの精度を高めることで、低コスト、低消費電力のディスクドライブ装置を実現することができる。
また校正専用のディレイラインを設けなくて良いことで、回路規模の増大を抑えることができる。なお、図2(図12)の構成は、図8の構成に比べて、ディレイライン33a〜33gのそれぞれに対応する単位遅延判定部38a〜38gが必要になる。ところが実装上、単位遅延判定部38a〜38gの構成はディレイラインに比べて非常に規模が小さい。結果として図8の構成と比べた場合、校正専用のディレイライン102が削減されることは、回路規模の縮小として非常に有利である。
<5.第2の実施の形態>
図19で第2の実施の形態の構成を示す。なお図12と同様にライトストラテジ部14の一部(EBF、EBR対応部分)を示しているが、図2と同様に、LPR、LPF、TPR、TPF、MPFについての回路系も設けられており、それらが図19のEBF、EBRの回路系と同様と考えればよい。
図19において図12と同一部分は同一符号を付して説明を省略する。
図19で第2の実施の形態の構成を示す。なお図12と同様にライトストラテジ部14の一部(EBF、EBR対応部分)を示しているが、図2と同様に、LPR、LPF、TPR、TPF、MPFについての回路系も設けられており、それらが図19のEBF、EBRの回路系と同様と考えればよい。
図19において図12と同一部分は同一符号を付して説明を省略する。
この図19の第2の実施の形態は、ディレイライン33(33a〜33g)の遅延素子段数を32段等の固定段数として、遅延素子80の電源電圧を制御することで、遅延素子80の遅延量を制御し、所望の遅延量を得る形式の可変遅延回路を採用するものである。
図20にディレイライン33の一例を示す。この場合、遅延素子80が例えば32段、直列に接続されている。例えば32段で1Tの遅延を実現する。
タップセレクタ81は、供給される遅延段数設定値DSTP(DSTP_EBF〜DSTP_MPF)に基づいて、遅延素子80の出力段を選択する。即ち、入力dl_inから出力dl_outまでの段数が指定されて、1T未満の遅延量が設定される。
各遅延素子80の遅延量は、電源電圧Vddによって調整される。
なお、ここでは出口選択型を示しているが、図7(a)のような入口選択型の構成も可能である。
図20にディレイライン33の一例を示す。この場合、遅延素子80が例えば32段、直列に接続されている。例えば32段で1Tの遅延を実現する。
タップセレクタ81は、供給される遅延段数設定値DSTP(DSTP_EBF〜DSTP_MPF)に基づいて、遅延素子80の出力段を選択する。即ち、入力dl_inから出力dl_outまでの段数が指定されて、1T未満の遅延量が設定される。
各遅延素子80の遅延量は、電源電圧Vddによって調整される。
なお、ここでは出口選択型を示しているが、図7(a)のような入口選択型の構成も可能である。
図19に示すディレイライン33a、33bは、このように電源電圧制御で各遅延素子80の遅延量が調整されるものである。
これに対して、次のように構成される。
ディレイライン33に対する遅延設定部としては上記第1の実施の形態の乗算器36は設けられず、ディレイRAM35,セレクタ37、D/A変換器39が設けられる。
校正期間以外は、ディレイRAM35a、35bから出力される遅延量データDLY_EBF、DLY_EBRが、そのまま遅延段数設定値DSTP_EBF、DSTP_EBRとして、それぞれセレクタ37a、37bの入力0を介して、ディレイライン33a、33bに供給される。
これに対して、次のように構成される。
ディレイライン33に対する遅延設定部としては上記第1の実施の形態の乗算器36は設けられず、ディレイRAM35,セレクタ37、D/A変換器39が設けられる。
校正期間以外は、ディレイRAM35a、35bから出力される遅延量データDLY_EBF、DLY_EBRが、そのまま遅延段数設定値DSTP_EBF、DSTP_EBRとして、それぞれセレクタ37a、37bの入力0を介して、ディレイライン33a、33bに供給される。
一方、マスク信号(MSK_MK、DMSK_MK、MSK_SP、DMSK_SP)で規定される校正期間には、セレクタ37a、37bは1端子が選択される。セレクタ37a、37bの入力1には基準ディレイ段数EBF_DLL_CNT、EBR_DLL_CNTとして、「32」の固定値が供給されている。
即ち、図20に示したディレイライン33a、33bに32段の遅延として1T遅延を実行させるものとなる。
そして校正期間には、単位遅延判定部38a、38bで、1T遅延されたテストパルスと比較パルスTPR_EBF、TPR_EBRの位相比較が行われ、それに応じてアップダウンカウンタ41a、41bのカウントが制御される。
そのアップダウンカウンタ41のカウント値のロック判定がロック検出部42a、42bで行われ、結果としての単位遅延制御値(DREF_EBR、DREF_EBF)が出力される。
即ち、図20に示したディレイライン33a、33bに32段の遅延として1T遅延を実行させるものとなる。
そして校正期間には、単位遅延判定部38a、38bで、1T遅延されたテストパルスと比較パルスTPR_EBF、TPR_EBRの位相比較が行われ、それに応じてアップダウンカウンタ41a、41bのカウントが制御される。
そのアップダウンカウンタ41のカウント値のロック判定がロック検出部42a、42bで行われ、結果としての単位遅延制御値(DREF_EBR、DREF_EBF)が出力される。
この場合の「DREF_EBR」「DREF_EBF」は、1T遅延の段数を示す「基準ディレイ段数」としての意味ではなく、32段で1T遅延を実行させるための各遅延素子80の電源電圧値とされる。
この単位遅延制御値(DREF_EBR、DREF_EBF)は、それぞれD/A変換器39a,39bに供給され、アナログ電圧信号とされてディレイライン33a、33bに供給される。このアナログ電圧信号が図20の電源電圧Vddとなることで、各遅延素子80の遅延量が校正される。
この単位遅延制御値(DREF_EBR、DREF_EBF)は、それぞれD/A変換器39a,39bに供給され、アナログ電圧信号とされてディレイライン33a、33bに供給される。このアナログ電圧信号が図20の電源電圧Vddとなることで、各遅延素子80の遅延量が校正される。
この校正動作では、例えば32段通過後の遅延量が1Tより大きいときは、遅延量を小さくするために電源電圧Vddを上げる、すなわち、アップダウンカウンタ41a、41bのカウント値を高くする。
このため、アップダウンカウンタ41a,41bにおけるアップダウン指示信号UDとカウントアップ/ダウンの関係を、第1の実施の形態の場合と逆にするか、D/A変換器39a,39bとして、入力ディジタル数値と出力電圧の相関が負であるD/A変換器を用いる。
このため、アップダウンカウンタ41a,41bにおけるアップダウン指示信号UDとカウントアップ/ダウンの関係を、第1の実施の形態の場合と逆にするか、D/A変換器39a,39bとして、入力ディジタル数値と出力電圧の相関が負であるD/A変換器を用いる。
以上のように第2の実施の形態では、各ディレイライン33a〜33gは、遅延素子80が複数段直列接続され、指示された遅延素子80の段数分、入力信号を遅延させる構成とされる。
遅延設定部(35,37,39)は、単位遅延制御値(DREF_EBR、DREF_EBF)に基づく対応するディレイライン33a〜33gの遅延素子80の電源電圧Vddの設定を行う。また対応するエッジパルス(WPR_EBF〜WPR_MPF)に与えるべき遅延時間(遅延量データDLY_EBF〜DLY_MPF)を、遅延段数設定値DSTP_EBF〜DSTP_MPFとして対応するディレイライン33a〜33gの遅延段数の設定を行う。
各単位遅延判定部38a〜38gは、対応するエッジパルスの校正期間に、位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて遅延素子80の電源電圧Vddの設定のための単位遅延制御値(DREF_EBR、DREF_EBF)を判定して対応する遅延設定部(39)に供給する。
このような第2の実施の形態でも第1の実施の形態と同様の効果を得ることができる。
遅延設定部(35,37,39)は、単位遅延制御値(DREF_EBR、DREF_EBF)に基づく対応するディレイライン33a〜33gの遅延素子80の電源電圧Vddの設定を行う。また対応するエッジパルス(WPR_EBF〜WPR_MPF)に与えるべき遅延時間(遅延量データDLY_EBF〜DLY_MPF)を、遅延段数設定値DSTP_EBF〜DSTP_MPFとして対応するディレイライン33a〜33gの遅延段数の設定を行う。
各単位遅延判定部38a〜38gは、対応するエッジパルスの校正期間に、位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて遅延素子80の電源電圧Vddの設定のための単位遅延制御値(DREF_EBR、DREF_EBF)を判定して対応する遅延設定部(39)に供給する。
このような第2の実施の形態でも第1の実施の形態と同様の効果を得ることができる。
<6.第3の実施の形態>
第3の実施の形態は、上記第1、第2の実施の形態における単位遅延判定部38a〜38gのアップダウンカウンタ41(41a〜41g)の構成が異なる例である。
即ちアップダウンカウンタ41は、位相検出器40での位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している構成とする。
第3の実施の形態は、上記第1、第2の実施の形態における単位遅延判定部38a〜38gのアップダウンカウンタ41(41a〜41g)の構成が異なる例である。
即ちアップダウンカウンタ41は、位相検出器40での位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している構成とする。
図21にアップダウンカウンタ41の構成例を示す。
図21に示すアップダウンカウンタ41は、現在のカウント値BICを保持するためのD−フリップフロップ141と、カウント値BICに1を加算する加算回路142と、カウント値BICから1を減算する減算回路143を有する。
また、カウント値BICと設定最大値BIC-MAXとを比較し、これに応じてリセット信号RMAXを出力する比較回路144を有する。
また、カウント値BICと設定最小値BIC-MINとを比較し、これに応じてリセット信号RMINを出力する比較回路145を有する。
また、入力とされたアップダウン指示信号UDに応じて入力1または入力2を選択出力Sとして出力するセレクタ146が設けられる。
また、入力されたリセット信号RMAXおよびRMINに応じて、選択出力Sと設定初期値BIC-INTとを選択してD−フリップフロップ141に出力するセレクタ147と、リセット信号RMAXおよびRMINに応じてカウント値DLL_CNTのカウントアップまたはカウントダウンを行うカウンタ148が設けられる。
図21に示すアップダウンカウンタ41は、現在のカウント値BICを保持するためのD−フリップフロップ141と、カウント値BICに1を加算する加算回路142と、カウント値BICから1を減算する減算回路143を有する。
また、カウント値BICと設定最大値BIC-MAXとを比較し、これに応じてリセット信号RMAXを出力する比較回路144を有する。
また、カウント値BICと設定最小値BIC-MINとを比較し、これに応じてリセット信号RMINを出力する比較回路145を有する。
また、入力とされたアップダウン指示信号UDに応じて入力1または入力2を選択出力Sとして出力するセレクタ146が設けられる。
また、入力されたリセット信号RMAXおよびRMINに応じて、選択出力Sと設定初期値BIC-INTとを選択してD−フリップフロップ141に出力するセレクタ147と、リセット信号RMAXおよびRMINに応じてカウント値DLL_CNTのカウントアップまたはカウントダウンを行うカウンタ148が設けられる。
ここで、D−フリップフロップ141、加算器142、減算器143、比較器144、比較器145、セレクタ147が上述したサブカウンタとしての構成部分となり、カウンタ148がメインカウンタとなる。
すなわちこのアップダウンカウンタ41では、メインカウンタであるカウンタ148が出力するカウント値DLL_CNTのカウントアップおよびカウントダウンを行うために、サブカウンタが用いられる。
すなわちこのアップダウンカウンタ41では、メインカウンタであるカウンタ148が出力するカウント値DLL_CNTのカウントアップおよびカウントダウンを行うために、サブカウンタが用いられる。
このサブカウンタのカウント値BICに対しては、カウントアップの最大値である設定最大値BIC-MAX、カウントダウンの最小値である設定最小値BIC-MIN、およびカウントアップ、カウントダウンの際に初期値となるBIC-INTがそれぞれ任意に設定される。
カウンタ141,148に対してはアップデート信号UDC_UPDがイネーブル信号として供給される。
カウンタ141,148に対してはアップデート信号UDC_UPDがイネーブル信号として供給される。
D−フリップフロップ141は、セレクタ147からの選択出力を、クロックClockによってラッチし、加算器142、減算器143,比較器144、145に対してカウント値BICを出力する。
セレクタ146は、加算器142および減算器143においてカウント値BICに対してそれぞれ1を加算、1を減算されたカウント値BIC-I、BIC-Dの供給を受ける。そして位相検出器40からのアップダウン指示信号UDが例えばハイレベルの場合にカウント値BIC-Iを、ローレベルの場合にカウント値BIC-Dを、選択出力Sとしてセレクタ147に出力する。
また、比較器144、145は、入力されたカウント値BICが設定最大値BIC-MAX、設定最小値BIC-MINと等しい場合に、それぞれリセット信号RMAXおよびRMINをハイレベルとして出力する。
セレクタ147は、入力されたリセット信号RMAX、RMINのいずれかがハイレベルの場合に、設定初期値BIC-INTを選択し、それ以外の場合にセレクタ146からの選択出力Sを選択して、選択出力BIC-0としてD−フリップフロップ141に対して出力する。
セレクタ146は、加算器142および減算器143においてカウント値BICに対してそれぞれ1を加算、1を減算されたカウント値BIC-I、BIC-Dの供給を受ける。そして位相検出器40からのアップダウン指示信号UDが例えばハイレベルの場合にカウント値BIC-Iを、ローレベルの場合にカウント値BIC-Dを、選択出力Sとしてセレクタ147に出力する。
また、比較器144、145は、入力されたカウント値BICが設定最大値BIC-MAX、設定最小値BIC-MINと等しい場合に、それぞれリセット信号RMAXおよびRMINをハイレベルとして出力する。
セレクタ147は、入力されたリセット信号RMAX、RMINのいずれかがハイレベルの場合に、設定初期値BIC-INTを選択し、それ以外の場合にセレクタ146からの選択出力Sを選択して、選択出力BIC-0としてD−フリップフロップ141に対して出力する。
これによってカウント値BICは、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルの場合には、設定初期値BIC-INTから設定最大値BIC-MAXまでの間を繰り返しカウントアップされる。またアップダウン指示信号UDがローレベルの場合には、設定初期値BIC-INTから設定最小値BIC-MINまでの間を繰り返しカウントダウンされる。
また、アップダウン指示信号UDが変化したタイミングでは、カウント値BICは必ず設定初期値BIC-INTの値にセットされる。
また、アップダウン指示信号UDが変化したタイミングでは、カウント値BICは必ず設定初期値BIC-INTの値にセットされる。
また、カウンタ148は、クロックClockの立ち上がりのタイミングにおいて、比較器144からのリセット信号RMAXがハイレベルの場合に、カウント値DLL_CNTをカウントアップし、比較器145からのリセット信号RMINがハイレベルの場合に、カウント値DLL_CNTをカウントダウンする。これによって、カウント値BICが設定初期値BIC-INTよりカウントアップされて設定最大値BIC-MAXとなったときに、カウント値DLL_CNTのカウントアップが行われ、カウント値BICが設定初期値BIC-INTよりカウントダウンされて設定最小値BIC-MINとなったときに、カウント値DLL_CNTのカウントダウンが行われる。
このようなアップダウンカウンタ41によっては、次の効果が得られる。
上述のように単位遅延判定部38(38a〜38g)での位相検出器40(40a〜40g)におけるタイミング比較では、例えば図11(b)のD−フリップフロップ110により比較パルス(TPR_EBF〜TPR_MPF)とテストパルスの先着判定が行われる。
ここでクロック入力であるテストパルスの立ち上がりと、D入力である比較パルス(TPR_EBF〜TPR_MPF)の反転とが、D−フリップフロップ110の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合は、出力される位相比較中間信号である信号QAが確定せず、位相検出器40から出力されるアップダウン指示信号UDに短期間の擾乱が発生する。
したがって、このようなアップダウン指示信号UDに基づいてカウントされたアップダウンカウンタ41のカウント値は不規則に変化し、基準ディレイ段数DREFの値がロックせずに±数段の大きさで不安定に変化する。
これに対してアップダウンカウンタ41において、位相検出器40から出力されたアップダウン指示信号UDを、ローパスフィルタと同等の動作を行う非線形カウンタ(上記のサブカウンタ)に通過させた後にカウントアップおよびカウントダウンの動作を行うようにすることで、上記の不安定な変化を防止できる。
これにより、単位遅延制御値となるアップダウンカウンタ41のカウント値の更なる安定を実現することができる。
上述のように単位遅延判定部38(38a〜38g)での位相検出器40(40a〜40g)におけるタイミング比較では、例えば図11(b)のD−フリップフロップ110により比較パルス(TPR_EBF〜TPR_MPF)とテストパルスの先着判定が行われる。
ここでクロック入力であるテストパルスの立ち上がりと、D入力である比較パルス(TPR_EBF〜TPR_MPF)の反転とが、D−フリップフロップ110の最小セットアップタイムおよびホールドタイムより短い時間に続けて入力された場合は、出力される位相比較中間信号である信号QAが確定せず、位相検出器40から出力されるアップダウン指示信号UDに短期間の擾乱が発生する。
したがって、このようなアップダウン指示信号UDに基づいてカウントされたアップダウンカウンタ41のカウント値は不規則に変化し、基準ディレイ段数DREFの値がロックせずに±数段の大きさで不安定に変化する。
これに対してアップダウンカウンタ41において、位相検出器40から出力されたアップダウン指示信号UDを、ローパスフィルタと同等の動作を行う非線形カウンタ(上記のサブカウンタ)に通過させた後にカウントアップおよびカウントダウンの動作を行うようにすることで、上記の不安定な変化を防止できる。
これにより、単位遅延制御値となるアップダウンカウンタ41のカウント値の更なる安定を実現することができる。
<7.第4の実施の形態>
第4の実施の形態は、上記のようなサブカウンタを有するアップダウンカウンタ41としての他の構成例である。
図22にアップダウンカウンタ41の構成例を示す。
図22のアップダウンカウンタ41は、カウント値が所定値となるまで繰り返しカウントアップするカウンタ151と、位相検出器40から出力されるアップダウン指示信号UDのハイレベルおよびローレベルの状態に基づいてそれぞれカウントアップを行うカウンタ152,153を備える。
また、カウンタ152、153からの各カウント値CA、CBが所定値に達している場合に、出力する各フラグ信号U-FLGおよびD-FLGをハイレベルにする比較器154、155を備える。
またフラグ信号U-FLGおよびD-FLGに基づいてカウントアップおよびカウントダウンするカウント値DLL_CNTを出力するカウンタ156を備える。
第4の実施の形態は、上記のようなサブカウンタを有するアップダウンカウンタ41としての他の構成例である。
図22にアップダウンカウンタ41の構成例を示す。
図22のアップダウンカウンタ41は、カウント値が所定値となるまで繰り返しカウントアップするカウンタ151と、位相検出器40から出力されるアップダウン指示信号UDのハイレベルおよびローレベルの状態に基づいてそれぞれカウントアップを行うカウンタ152,153を備える。
また、カウンタ152、153からの各カウント値CA、CBが所定値に達している場合に、出力する各フラグ信号U-FLGおよびD-FLGをハイレベルにする比較器154、155を備える。
またフラグ信号U-FLGおよびD-FLGに基づいてカウントアップおよびカウントダウンするカウント値DLL_CNTを出力するカウンタ156を備える。
カウンタ151は、カウント値の最大値として設定値CMがあらかじめ任意に与えられて、クロックClockの立ち上がりのタイミングにおいてカウントアップを行う。そしてカウント値が設定値CMに達すると、次のクロックClockの立ち上がりのタイミングにおいて、リセット信号RSTを出力するとともに、カウント値をリセットして0からカウントを行う。これによりカウンタ151は、一定時間ごとにリセット信号RSTを出力する。
カウンタ152、153には、アップダウン指示信号UDが供給される。カウンタ152は、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルの場合にはカウント値CAのカウントアップを行い、ローレベルの場合にはカウント値CAを保持する。また、カウンタ151よりリセット信号RSTが入力された場合には、クロックClockの次の立ち上がりのタイミングにおいてカウント値CAをリセットする。
一方、カウンタ153は、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがローレベルの場合にはカウント値CBのカウントアップを行い、ハイレベルの場合にはカウント値CBを保持する。また、カウンタ151よりリセット信号RSTが入力された場合には、クロックClockの次の立ち上がりのタイミングにおいてカウント値CBをリセットする。
一方、カウンタ153は、クロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがローレベルの場合にはカウント値CBのカウントアップを行い、ハイレベルの場合にはカウント値CBを保持する。また、カウンタ151よりリセット信号RSTが入力された場合には、クロックClockの次の立ち上がりのタイミングにおいてカウント値CBをリセットする。
比較器154、155には、あらかじめ任意の設定値CNが与えられる。
比較器154は、カウンタ152によるカウント値CAが設定値CN以上である場合に、出力するフラグ信号U-FLGをハイレベルとする。
比較器155は、カウンタ153によるカウント値CBが設定値CN以上である場合に、出力するフラグ信号D-FLGをハイレベルとする。
比較器154は、カウンタ152によるカウント値CAが設定値CN以上である場合に、出力するフラグ信号U-FLGをハイレベルとする。
比較器155は、カウンタ153によるカウント値CBが設定値CN以上である場合に、出力するフラグ信号D-FLGをハイレベルとする。
カウンタ156は、カウンタ151からリセット信号RSTが入力された時点における各フラグ信号U-FLGおよびD-FLGの状態を検出する。そしてフラグ信号U-FLGがハイレベルである場合は、クロックClockの次の立ち上がりのタイミングにおいて、カウント値DLL_CNTのカウントアップを行い、フラグ信号D-FLGがハイレベルである場合は、クロックClockの次の立ち上がりのタイミングにおいて、カウント値DLL_CNTのカウントダウンを行う。
以上のアップダウンカウンタ41では、リセット信号RSTが出力される一定時間内にクロックClockの立ち上がりのタイミングにおいて、アップダウン指示信号UDがハイレベルおよびローレベルのいずれかとなった回数が設定値CNに達した場合にのみ、カウンタ156におけるカウント値DLL_CNTのカウントアップまたはカウントダウンが行われる。アップダウン指示信号UDのハイレベルおよびローレベルのそれぞれの回数が少ない場合には、カウント値DLL_CNTは変化しない。これにより、アップダウン指示信号UDに含まれる高周波のノイズ成分が無視され、カウント値DLL_CNTが正確かつ安定的に出力される。
<8.変形例>
以上、実施の形態について説明してきたが、本発明の変形例は多様に考えられる。
上記例では、校正期間を、記録データDataのフォーマット上存在するフレームシンク信号に限定して説明したが、検出する長ランレングスを、変調規則内に存在する長さまで縮めて、テストパルスの挿入頻度を高めることも有効である。
縮められる限界は、ディレイライン33a〜33gの段数切り替えとパルスエッジの間のタイミング制限等で決まるものであり、実装時に最適な値を決定すればよい。
以上、実施の形態について説明してきたが、本発明の変形例は多様に考えられる。
上記例では、校正期間を、記録データDataのフォーマット上存在するフレームシンク信号に限定して説明したが、検出する長ランレングスを、変調規則内に存在する長さまで縮めて、テストパルスの挿入頻度を高めることも有効である。
縮められる限界は、ディレイライン33a〜33gの段数切り替えとパルスエッジの間のタイミング制限等で決まるものであり、実装時に最適な値を決定すればよい。
また、図2(図12)、図19の構成において、校正専用のDLL回路100を設けることも考えられる。その場合、DLL回路100による構成動作で得られた単位遅延制御値としてのカウント値(基準ディレイ段数又は遅延素子の電源電圧値としてのDLL_CNT)を、各単位遅延判定部38a〜38gにおけるアップダウンカウンタ41a〜41gのカウントの初期値又は基準値として利用することができる。
実施の形態は光ディスクに対するディスクドライブ装置を例にしたが、ディスク以外の光記録媒体や、ディスク型或いは他の種の磁気記録媒体に対する記録装置でも本発明は適用できる。特に本発明の可変遅延回路は、ディレイラインを校正する機能をもった可変遅延回路として広く各分野に適用できる。
1 光ピックアップ、13 レーザドライバ、14 ライトストラテジ部、31 データパターンディテクタ、32 エッジパルス発生器、33a〜33g ディレイライン、34 ライトパルス発生器、35a〜35g ディレイRAM、36a〜36g 乗算器、37a〜37g セレクタ、38a〜38g 単位遅延判定部、39a,39b D/A変換器
Claims (14)
- 遅延量が可変設定可能なディレイラインと、
上記ディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延設定を行う遅延設定部と、
校正期間において、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させるパルス発生器と、
上記校正期間において、上記遅延設定部に単位遅延制御値を与えて上記ディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として上記遅延設定部に供給する単位遅延判定部と、
を備えた可変遅延回路。 - 上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する請求項1に記載の可変遅延回路。
- 上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、上記入力信号に与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での上記ディレイラインの遅延段数を設定し、
上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して上記遅延設定部に供給する請求項2に記載の可変遅延回路。 - 上記ディレイラインは、遅延素子が複数段直列接続され、上記遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記遅延設定部は、上記単位遅延制御値に基づく上記遅延素子の電源電圧の設定と、上記入力信号に与えるべき遅延時間に応じた上記ディレイラインの遅延段数の設定を行い、
上記単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して上記遅延設定部に供給する請求項2に記載の可変遅延回路。 - 上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している請求項2に記載の可変遅延回路。
- 記録媒体に対して、記録駆動パルスに応じた記録動作を行って情報記録を行うヘッド部と、
記録データに基づいて上記記録駆動パルスを生成する記録駆動パルス生成部とを備え、
上記記録駆動パルス生成部は、
記録データに応じた上記記録駆動パルスを形成する際のタイミング調整対象となる1又は複数のエッジタイミングを示す1又は複数のエッジパルスを出力するとともに、各エッジパルスについての校正期間において、エッジパルスにテストパルスを重畳させ、また各テストパルスに対して上記単位遅延量を持つ各比較用パルスを発生させるエッジパルス発生器と、
上記複数のエッジパルスのそれぞれに対応して設けられ、それぞれが、入力されるエッジパルスに与える遅延量を可変設定可能とされた複数のディレイラインと、
上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、対応するディレイラインに対して、入力されるエッジパルスに与えるべき遅延量と、対応するディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、遅延設定を行う複数の遅延設定部と、
上記各ディレイラインを経た各エッジパルスを用いて上記記録駆動パルスを生成するライトパルス発生器と、
上記複数のディレイラインのそれぞれに対応して設けられ、それぞれが、上記校正期間において、対応する遅延設定部に単位遅延制御値を与えて対応するディレイラインに、上記単位遅延量の遅延を設定させるとともに、上記比較用パルスと、対応するディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として対応する遅延設定部に供給する複数の単位遅延判定部と、
を備えた記録装置。 - 上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて、上記単位遅延制御値を判定する請求項6に記載の記録装置。
- 上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記各遅延設定部は、上記単位遅延制御値として供給される上記所定の単位遅延量の遅延のための単位遅延段数と、対応するエッジパルスに与えるべき遅延量とを用いた演算結果に基づいて、上記校正期間以外での、対応するディレイラインの遅延段数を設定し、
上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記単位遅延制御値として上記単位遅延段数を判定して、対応する遅延設定部に供給する請求項7に記載の記録装置。 - 上記各ディレイラインは、遅延素子が複数段直列接続され、上記各遅延設定部に設定された上記遅延素子の段数分、入力信号を遅延させる構成とされ、
上記各遅延設定部は、上記単位遅延制御値に基づく対応するディレイラインの上記遅延素子の電源電圧の設定と、対応するエッジパルスに与えるべき遅延量に応じた対応するディレイラインの遅延段数の設定を行い、
上記各単位遅延判定部は、上記位相比較結果に応じてカウント値がアップ/ダウンされるアップダウンカウンタの値に基づいて上記遅延素子の電源電圧設定のための上記単位遅延制御値を判定して対応する遅延設定部に供給する請求項7に記載の記録装置。 - 上記アップダウンカウンタは、上記位相比較結果に応じてカウント値がアップ/ダウンされるサブカウンタと、サブカウンタの設定最大値、設定最小値でカウント値がアップ/ダウンされるメインカウンタとを有している請求項7に記載の記録装置。
- 上記ヘッド部は光ピックアップ部であって、光記録媒体に対して、上記記録駆動パルスに応じたレーザ出力としての記録動作を行って情報記録を行う構成とされ、
上記記録駆動パルス生成部は、記録データに基づいた上記記録駆動パルスとして、レーザ駆動パルスを生成する請求項6に記載の記録装置。 - 上記記録データは、ランレングスリミテッドコードとしての記録データであり、
上記記録データのラン長が所定長以上となる期間が上記校正期間とされるように、マスク信号を発生させるマスク信号生成部をさらに備え、
上記エッジパルス発生器は、上記マスク信号に応じて、上記テストパルスを上記エッジパルスに重畳して出力する請求項6に記載の記録装置。 - 上記ライトパルス発生器には、上記マスク信号に応じた上記校正期間に、上記ディレイラインを経て入力されるエッジパルスからテストパルスを除去するテストパルス除去回路が設けられている請求項12に記載の記録装置。
- 遅延量が可変設定可能なディレイラインへの入力信号に与えるべき遅延量と、上記ディレイラインに所定の単位遅延量の遅延を実行させる単位遅延制御値を用いて、上記ディレイラインの遅延量を設定する可変遅延回路における遅延量校正方法として、
校正期間に、上記単位遅延制御値に基づいて上記ディレイラインに上記単位遅延量の遅延を設定させたうえで、上記入力信号にテストパルスを重畳させ、また該テストパルスに対して上記単位遅延量を持つ比較用パルスを発生させ、
上記比較用パルスと、上記ディレイラインを経て単位遅延量が与えられた上記テストパルスとの位相比較を行い、
上記位相比較の結果により、上記単位遅延量に相当する単位遅延制御値を判定し、判定した単位遅延制御値を校正結果の単位遅延制御値として、以後の上記ディレイラインの遅延量の設定に用いるようにする遅延量校正方法。
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