JP5170885B2

JP5170885B2 - 電界効果トランジスタ及びその製造方法

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Publication number: JP5170885B2
Application number: JP2008093896A
Authority: JP
Inventors: 義浩佐藤; 満増田
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2013-03-27
Anticipated expiration: 2028-03-31
Also published as: JP2009246276A

Description

本発明は、窒化物（ＧａＮ）系化合物半導体による電界効果トランジスタ及びその製造方法に関し、特に、そのゲート電極及びソース電極間及び／又はゲート電極及びドレイン電極間に保護ダイオードを内蔵させた電界効果トランジスタとその製造方法に関する。

ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮ等のＧａＮ系化合物半導体は、ＳｉやＧａＡｓ系の半導体材料に比べてバンドギャップエネルギーが大きく、この半導体材料を用いた電子デバイスは、耐熱温度が高く且つ高温動作に優れていることから、近年は、ＧａＮ系半導体を用いたＦＥＴ等の電子デバイスは、高電圧大電流を制御する電力用デバイスとして利用されるようになってきている。

窒化物系（ＧａＮ）化合物半導体を用いたＦＥＴ（電界効果トランジスタ）は、シリコンやサファイア等の基板の上に、ＧａＮから成るバッファ層を含む下部半導体層が形成され、その上にアンドープＧａＮからなる電子走行層と当該電子走行層に比べて薄いアンドープＡｌ_aＧａ_1-aＮ（０＜ａ＜１）からなる電子供給層とから成る半導体動作層が形成されたヘテロ接合構造を有する。そして、このヘテロ接合構造体の半導体動作層上にトランジスタ形成領域が区画され、当該領域にソース電極、ゲート電極、ドレイン電極が配置されるのである。

電力用トランジスタ（パワートランジスタ）は、一般的に、変圧器か変成器（コイル）等のインダクタンス系負荷を駆動することから特にオン状態からオフ状態になる時に負荷側から大きなキックバック電圧（逆起電力）が電極間に印加されたり、静電気等により電極間に定格値以上の大きな電圧が印加されることとなる。電極間に定格以上の電圧が印加されるとトランジスタ内部では所謂アヴァランシェ崩壊が発生し素子は破壊する。このような事態を防止するために、多くのシリコン系半導体のバイポーラ型やＭＯＳ型のパワートランジスタでは電極間に素子の降伏電圧以上の電圧が印加された場合にトランジスタを破壊から保護するために保護ダイオードを電極間に並列接続してこれを保護することが行われてきた。

そして、シリコン系半導体においては、半導体内に比較的簡単にＰＮ接合を形成することができることから、保護ダイオードを外付けするのではなくトランジスタの形成時に半導体素子に内蔵させることが従来から行われてきた。

一方、炭化珪素接合型のパワートランジスタにおいても、図１４に示すように、静電気、サージエネルギ等からトランジスタを保護するために、保護用ダイオードを素子形成時に内蔵させるべく、ＳｉＣ−ＪＦＥＴ２と、このＳｉＣ−ＪＦＥＴ２を保護するための保護用ダイオード４，６，８とを同一チップ上に形成し、第１及び第２のツェナーダイオード群４，６によって、ＳｉＣ−ＪＦＥＴ２にかかるサージ電圧をクランプしたり、サージエネルギを放出させることが知られている（例えば、特許文献１を参照）。
特開２００３−６８７５９号公報

しかし、特許文献１に記載の炭素珪素接合型のパワートランジスタにおいては、トランジスタを形成するセルの外周にトランジスタの形成領域とほぼ領域を必要とするダイオード形成領域を設け、トランジスタを形成した後にダイオードを形成し、その後トランジスタの電極とダイオードの電極を素子上でワイヤリング接続する工程を必要としていた。

一方、窒化ガリウム（ＧａＮ）系化合物半導体による電界効果トランジスタにおいては、半導体動作層の上にダイオードを形成することが難しかったことから、従来は、ＧａＮ系化合物半導体によるパワートランジスタに保護用ダイオードを外付けして使用するようにしており、保護ダイオードを内蔵する従来のシリコン系半導体のバイポーラ型やＭＯＳ型のパワートランジスタと比較して使用勝手が悪かったのである。

本発明は、上記課題を解決するためになされたものであり、ＧａＮ系化合物半導体による電界効果トランジスタにおいて、ゲート電極及びソース電極間及び／又はゲート電極及びドレイン電極間に、外部負荷からの逆起電力等のサージ電圧や静電気からトランジスタを有効に保護するためのダイオードを内蔵させた電力制御用の電界効果トランジスタとその製造方法を提供することを目的とする。

このため、本発明は、基板上に少なくともバッファ層を含む下部半導体層と、当該下部半導体層上に形成された半導体動作層と、当該半導体動作層の上に形成されたソース電極、ドレイン電極及びゲート電極を有する窒化ガリウム系化合物半導体からなる電界効果トランジスタにおいて、前記ゲート電極及び前記ソース電極間と、前記ゲート電極及び前記ドレイン電極間と、の何れか一方又は両方に並列接続されるダイオードが、前記電極間であって前記半導体動作層表面から前記半導体動作層と前記下部半導体層との界面近傍に至る溝により形成されたことを特徴とする電界効果トランジスタを提供するものである。

ここで、前記半導体動作層は、電子走行層と、前記電子走行層よりもバンドギャップエネルギーの大きい材料からなる電子供給層と、からなり、具体的には、前記電子走行層はアンドープのＧａＮであり、前記電子供給層はｎ型のＡｌＧａＮである。

そして、前記溝の幅により前記双方向ダイオードの降伏電圧を調整するが、前記双方向ダイオードの降伏電圧は、前記溝の幅を所定値に設定することにより前記電界効果トランジスタの降伏電圧よりも低く設定するのである。これにより、トランジスタの定格電圧に対応した降伏電圧を保護用ダイオードに持たせるのである。

本発明は、さらに、基板上に少なくともバッファ層を含む下部半導体層と、電子走行層及び電子供給層により形成された半導体動作層と、を有する窒化ガリウム系化合物半導体の上に形成されたソース電極、ドレイン電極及びゲート電極を有する電界効果トランジスタの製造方法であって、（ａ）前記基板上に前記下部半導体層を形成するステップと、（ｂ）前記半導体動作層を形成するステップと、（ｃ）前記半導体動作層上に、ソース電極、ゲート電極及びドレイン電極を形成するステップと、（ｄ）ダイオード形成領域を設け、当該ダイオード形成領域において前記半導体動作層から前記下部半導体層に至る溝を、前記ゲート電極と前記ソース電極間及び／又は前記ゲート電極と前記ドレイン電極間に形成するステップと、の各ステップを含み、以って、前記ゲート電極及び前記ソース電極間と、前記ゲート電極及び前記ドレイン電極間と、の何れか一方又は両方にダイオードを形成することを特徴とする電界効果トランジスタの製造方法を提供するものである。

ここで、前記ステップ（ａ）は、（ａ−１）Ｓｉ基板の上にＡｌＮ層を形成するステップと、（ａ−２）前記ＡｌＮ層の上にＧａＮ／ＡｌＮ複合層を積層したバッファ層を形成するステップと、（ａ−３）前記バッファ層の上にｐ型のＧａＮによる下部半導体層を形成するステップと、の各サブステップを含む。そして、前記ステップ（ｄ）は、（ｄ−１）前記電子走行層の上にマスク層を形成するステップと、（ｄ−２）前記ゲート電極及び前記ソース電極間に及び／又は前記ゲート電極及び前記ドレイン電極間に形成する溝の形成領域に対応する前記マスク層を取り除くステップと、（ｄ−３）前記溝の形成領域をエッチングにより取り除くステップと、の各ステップを含むのである。

このように、本発明に係る窒化ガリウム系化合物半導体からなる電界効果トランジスタ（以下、適宜「本ＦＥＴ」という）においては、ゲート電極及びソース電極間と、ゲート電極及びドレイン電極間と、の何れか一方又は両方に並列接続されるダイオードが、前記電極間であって半導体動作層から下部半導体層に至る溝により形成され、このダイオードは、溝の幅に対応して調整可能なリーク電流を利用している。これによって、本ＦＥＴにおいては、電界効果トランジスタの定格電圧値以下で当該溝間にリーク電流が流れるように設定させることにより、外部負荷からの逆起電力等のサージ電圧や静電気からトランジスタを有効に保護するためのダイオードを、ＧａＮ系化合物半導体による電界効果トランジスタデバイスに内蔵させることができたのである。

以下、本発明に係る保護ダイオードを内蔵したＦＥＴについて、図面を参照しつつ詳しく説明する。

図１は、本ＦＥＴ１１の構成を説明するものであり、図１（ａ）は、上面側から見た本ＦＥＴの構成を説明するための図であり、図１（ｂ）は、本ＦＥＴ１１の等価回路を示す。

図１（ａ）に示すように、本発明に係る保護ダイオードを内蔵するＦＥＴ１１は、ＧａＮ系の半導体動作層１０５の上にドレイン電極１２、ソース電極１３及びゲート電極が形成されるトランジスタ領域（１）と、これに隣接するダイオード領域（２）を有する。そして、少なくともダイオード領域（２）において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５がゲート電極１４とソース電極１３間、ゲート電極１４とドレイン電極１２間の何れか一方又は両方に形成され、これにより電極間（１４−１３間、１４−１２間の何れか一方又は両方）に並列接続されるダイオードＤ１、Ｄ２、Ｄ３及びＤ４を生じさせるのである。なお、半導体動作層１０５は、電子走行層と、該電子走行層上に形成された電子供給層とからなり、下部半導体層１０４は、少なくともバッファ層を含むものである。また、溝１５は、少なくとも半導体動作層１０５の表面から、電子走行層と下部半導体層１０４とが接触する界面まで達するものであればよく、また該界面から下部半導体層１０４側に入り込んだ領域まで達するものであってもよい。

そして、図１（ｂ）に示すように、ゲート電極１４とソース電極１３間に並列接続されたダイオードＤ１およびＤ２と、ゲート電極１４とドレイン電極１２間に並列接続されたダイオードＤ３およびＤ４とは、半導体動作層１０５と下部半導体層１０４のバッファ層間に流れるリーク電流によって生じる双方向ダイオードを形成するのである。

そして、図４及び図５において説明するように、電極１２、１３、１４間をアイソレーションする溝１５は、その電流方向の幅により双方向ダイオードＤ１、Ｄ２、Ｄ３及びＤ４の降伏電圧を調整できるので、溝１５の幅の調整により本ＦＥＴ１１の定格電圧に対応してその降伏電圧よりも低く設定するのである。

図２は、本ＦＥＴの図１（ａ）におけるダイオード領域（図１（ａ）に示す（２）の領域）のＢ−Ｂ’断面を示すものであり、種々の溝形成の例を示すものである。

図２（ａ）に示す第１の実施例は、ゲート電極１４とドレイン電極１２間のみに溝１５が設けられ、図１（ｂ）に示す等価回路においてＤ３及びＤ４のダイオードが形成されることとなる。図２（ａ）において、ゲート電極１４とドレイン電極１２間において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、これによりゲート電極１４とドレイン電極１２間に並列接続されるダイオードＤ３及びＤ４が形成されるのである。

図２（ｂ）に示す第２の実施例は、ゲート電極１４とソース電極１３間のみに溝１５が設けられ、図１（ｂ）に示す等価回路においてＤ１及びＤ２のダイオードが形成されることとなる。図２（ｂ）において、ゲート電極１４とソース電極１３間において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、これによりゲート電極１４とソース電極１３間に並列接続されるダイオードＤ１及びＤ２が形成されるのである。

図２（ｃ）に示す第３の実施例は、ゲート電極１４とドレイン電極１２間と、ゲート電極１４とソース電極１３間の両方の電極間に溝１５が設けられ、図１（ｂ）と同じ等価回路となる。図２（ｃ）において、ゲート電極１４とソース電極１３間、ゲート電極１４とドレイン電極１２間の両方において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、これによりゲート電極１４とドレイン電極１２間、そしてゲート電極１４とソース電極１３間にそれぞれ並列接続されるダイオードＤ１、Ｄ２、Ｄ３及びＤ４が形成されるのである。

図３は、本ＦＥＴの図１（ａ）のダイオード領域（２）におけるＢ−Ｂ’断面を示し、種々の溝形成の他の例を示すものである。図３（ａ）は、ゲート電極部の領域に溝を掘り込んだ形態の例を、図３（ｂ）は、ソース電極部及びドレイン電極部の領域に溝を掘り込んだ形態の例を、そして、図３（ｃ）は、ソース電極部、ドレイン電極部及びゲート電極部の全電極領域部に溝を掘り込んだ形態の例を、それぞれ示す。

図３（ａ）に示すダイオード領域（図１（ａ）に示す（２）の領域）における第１の溝形成の例では、ゲート電極１４の形成領域全体において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、当該溝１５の上にゲート電極１４が形成される。

図３（ｂ）に示すダイオード領域（図１（ａ）に示す（２）の領域）における第２の溝形成の例では、ドレイン電極１２の形成領域及びソース電極１３の形成領域において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、当該溝１５の上にドレイン電極１２とソース電極１３が形成される。

図３（ｃ）に示すダイオード領域（図１（ａ）に示す（２）の領域）における第３の溝形成の例では、ドレイン電極１２、ソース電極１３及びゲート電極１２の全電極の形成領域において、半導体動作層１０５からその下の下部半導体層１０４（図２及び３参照）に至る溝１５が形成され、当該溝１５の上にドレイン電極１２、ソース電極１３及びゲート電極１４が形成される。

図４は、ダイオード領域部に設けられた電極間距離（溝の幅）と降伏電圧との関係を示すものである。

保護ダイオードを内蔵した本ＦＥＴにおいては、上述したように、トランジスタ領域（１）に隣接するダイオード領域（図１の（２）に示す領域）において、半導体動作層とその下の下部半導体層を構成するバッファ層間に流れるリーク電流によって生じる電極間の溝の幅により、実質的な双方向ダイオード（図１（ｂ）のＤ１、Ｄ２、Ｄ３及びＤ４）を形成させ、電極間をアイソレーションする溝１５の幅の調整によりリーク電流が制御できることを利用する。すなわち、電極間に形成される双方向ダイオードの降伏電圧を利用するのである。このように、双方向ダイオードの降伏電圧は、溝１５の幅を所定値に設定することにより調整できるので、これを本ＦＥＴの降伏電圧に対応させるのである。

図４（ｂ）のグラフに示すように、電極間距離を図４（ａ）に示す距離と定義し、この電極間距離に対応する双方向ダイオードの耐電圧特性は実験によって得られるので、本ＦＥＴの定格電圧に対応して、ダイオード領域における電極間距離（溝の幅）を選定することになる。

図５は、一例として、電極間距離を所定値に設定にした場合の実験データを示すものであり、電極間に印加される電圧を横軸にとり、リーク電流値を縦軸にとった実際の実験データを示している。この実験例では、図５に示すように、電極間に約４００Ｖ以上の電圧が印加された場合に、リーク電流が流れ始めることを示している。このように、本発明のＦＥＴでは、電極間に設けられた溝間に流れるリーク電流を利用して保護用ダイオード（図１（ｂ）のＤ１、Ｄ２、Ｄ３及びＤ４）を形成するのである。

次に、本発明に係る保護ダイオードを内蔵するＦＥＴの製造方法について、半導体基板を形成するための工程を含めて説明する。

図６は、本発明に係る保護ダイオードを内蔵するＭＯＳ型ＦＥＴ（完成）の構造の一例を示すものである。

図７乃至１１において、最初に、Ｓｉからなる基板（１０１）を、例えば有機金属気層成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）させるべくＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）と、トリメチルアルミニウム（ＴＭＡｌ）と、ＮＨ_３と、を、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなる下部半導体層１０４を順次エピタキシャル成長させる。尚、下部半導体層１０４に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、Ｍｇの濃度が、１×１０^１７ｃｍ^−３程度になるようにＣｐ２Ｍｇの流量を調整する。

次に、ＴＭＧａとＮＨ_３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、下部半導体層１０４上にアンドープＧａＮからなる電子走行層１０５ａをエピタキシャル成長させ、さらに、ＴＭＡｌとＴＭＧａとＮＨ_３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、電子走行層１０５ａ上にＡｌ組成が２５％のアンドープ−ＡｌＧａＮからなる電子供給層１０５ｂをエピタキシャル成長させ、半導体動作層１０５を形成する。尚、半導体動作層１０５は、厚さが２５ｎｍ、キャリア濃度が５×１０^１７ｃｍ^−３のｎ⁻ＧａＮ層からなる単層であってもよい。ドーパントは、Ｓｉ（原料ガスはシランＳｉＨ_４）を用いることができる。

尚、上記において、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものとする。また、ＡｌＮ層１０２、下部半導体層１０４、電子走行層１０５ａ、電子供給層１０５ｂの厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。

次に、図８に示すように、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、電子供給層１０５ｂ上に、ＳｉＯ２からなるマスク層１１０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＨＦ_３ガスを用いてパターニングを行い、ゲート電極１４及び溝１５（図１（ａ）参照）を形成するための開口部１１０ａを形成する。この溝１５形成のための開口部において、本発明に係る保護ダイオードを内蔵するＦＥＴにおける保護ダイオードが形成されるのである。

次に、図９乃至１１に示すように、マスク層１１０を除去し、ＳｉＨ_４とＮ_２Ｏを原料ガスとしたプラズマ化学気相成長法（ＰＣＶＤ）を用いて、半導体動作層１０５上とリセス部１０５ｃ内における下部半導体層１０４の表面１０４ａとにわたってＳｉＯ_２からなる厚さ６０ｎｍのゲート絶縁膜１０８を形成するのである。

そして、ゲート絶縁膜１０３の一部をフッ酸で除去し、リフトオフ法を用いて半導体動作層１０５上にソース電極１３、ドレイン電極１２を形成する。なお、ソース電極１３、ドレイン電極１２は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１３、ドレイン電極１２を形成後、６００℃、１０分のアニールを行ない、つぎに、リフトオフ法を用いて、リセス部１０５ｃにＴｉ／Ａｌ／Ｔｉ構造のゲート電極１４を形成し、図６に示すＭＯＳ型ＦＥＴ１００が完成するのである。

図１２は、本発明に係る保護ダイオードを内蔵するＨＥＭＴ型ＦＥＴの構造の一例を示すものである。そして、図１３は、図１２に示した本発明に係るＨＥＭＴ型ＦＥＴの製造工程の例を示す。

図１３に示すように、最初に、Ｓｉからなる基板（１０１）を、例えば有機金属気層成長させるべくＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）と、トリメチルアルミニウム（ＴＭＡｌ）と、ＮＨ_３と、を、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、基板１０１上に、ＡｌＮ層１０２、バッファ層１０３、ｐ−ＧａＮからなる下部半導体層１０４を順次エピタキシャル成長させる。

次に、ＴＭＧａとＮＨ_３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、下部半導体層１０４上にアンドープＧａＮからなる電子走行層１０５ａをエピタキシャル成長させ、さらに、ＴＭＡｌとＴＭＧａとＮＨ_３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、電子走行層１０５ａ上にＡｌ組成が２５％のアンドープ−ＡｌＧａＮからなる電子供給層１０５ｂをエピタキシャル成長させ、半導体動作層１０５を形成する。尚、バッファ層１０３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものとする。また、ＡｌＮ層１０２、下部半導体層１０４、電子走行層１０５ａ、電子供給層１０５ｂの厚さは、それぞれ１００ｎｍ、５００ｎｍ、１００ｎｍ、２０ｎｍとする。

次に、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、電子供給層１０５ｂ上に、ＳｉＯ２からなるマスク層１１０を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＨＦ_３ガスを用いてパターニングを行い、ゲート電極１４及び溝１５（図１（ａ）参照）を形成するための開口部１１０ａを形成する。この溝１５形成のための開口部において、本発明に係る保護ダイオードを内蔵するＦＥＴにおける保護ダイオードが形成されるのである。

その後、リフトオフ法を用いて半導体動作層１０５上にソース電極１３、ドレイン電極１２を形成する。なお、ソース電極１３、ドレイン電極１２は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１３、ドレイン電極１２を形成後、６００℃、１０分のアニールを行ない、リフトオフ法を用いて、ゲート部１０５ｃにＮｉ／Ａｕ構造のゲート電極１４を形成し、これにより、図１２に示すＨＥＭＴ型ＦＥＴ１００が完成するのである。

以上詳しく説明したように、本発明においては、半導体基板上に少なくともバッファ層を含む下部半導体層１０４と、電子走行層及び電子供給層により形成された半導体動作層１０５と、を有する窒化ガリウム系化合物半導体の上に形成されたソース電極１３、ドレイン電極１２及びゲート電極１４を有する電界効果トランジスタ１１において、電界効果トランジスタ１１を形成するトランジスタ領域（１）の隣にダイオード形成領域（２）を設け、このダイオード形成領域（２）において、半導体動作層１０５から下部半導体層１０４に至る溝１５が、ゲート電極１４とソース電極１３間及び／又はゲート電極１４とドレイン電極１２間に形成され、この溝の幅に対応する降伏電圧により生じる下部半導体層１０４のバッファ層に流れるリーク電流により、電極間に並列接続されるダイオードを生じさせるのである。

これにより、本発明は、ＧａＮ系化合物半導体によるＦＥＴにおいて、外部負荷からの逆起電力等のサージ電圧や静電気からトランジスタを有効に保護するためのダイオードを内蔵させることを可能にしたのである。

本発明は、窒化物（ＧａＮ）系化合物半導体による電界効果トランジスタ及びその製造方法に関し、そのゲート電極及びソース電極間及び／又はゲート電極及びドレイン電極間に保護ダイオードを内蔵させた電界効果トランジスタとその製造方法に関するに関するものであり、産業上の利用可能性を有する。

本ＦＥＴ１１の構成を説明するものであり、図１（ａ）は、上面側から見た本ＦＥＴの構成を説明するための図であり、図１（ｂ）は、本ＦＥＴ１１の等価回路を示す。本ＦＥＴの図１（ａ）におけるトランジスタ領域（１）のＡ−Ａ’断面の形態の例を示すものである。本ＦＥＴの図１（ａ）のダイオード領域（２）におけるＢ−Ｂ’断面を示し、種々の溝形成の例を示すものである。ダイオード領域部に設けられた電極間距離（溝の幅）と降伏電圧との関係を示すものである。電極間に印加される電圧を横軸にとり、リーク電流値を縦軸にとった実際の実験データを示す。本発明に係る保護ダイオードを内蔵するＭＯＳ型ＦＥＴ（完成）の構造の一例を示す。図６に示すＭＯＳ型ＦＥＴの製造工程を説明する図（その１）である。図６に示すＭＯＳ型ＦＥＴの製造工程を説明する図（その２）である。図６に示すＭＯＳ型ＦＥＴの製造工程を説明する図（その３）である。図６に示すＭＯＳ型ＦＥＴの製造工程を説明する図（その４）である。図６に示すＭＯＳ型ＦＥＴの製造工程を説明する図（その５）である。本発明に係る保護ダイオードを内蔵するＨＥＭＴ型ＦＥＴ（完成）の構造の一例を示す図１３に示すＨＥＭＴ型ＦＥＴの製造工程を説明する図である。炭化珪素接合型のパワートランジスタにおいて、保護ダイオードを内蔵させた従来技術の例を示す。

符号の説明

１１：本発明に係る電界効果トランジスタ（ＦＥＴ）
１２：ドレイン電極
１３：ソース電極
１４：ゲート電極
１５：溝
１０４：下部半導体層（バッファ層を含む）
１０５：半導体動作層

Claims

基板上に形成されたバッファ層を含む下部半導体層と、
当該下部半導体層の上に形成された電子走行層を含む半導体動作層と、
当該半導体動作層の上に形成されたソース電極、ドレイン電極及びゲート電極とを有する窒化ガリウム系化合物半導体からなる電界効果トランジスタにおいて、
トランジスタ機能を有するトランジスタ領域と該トランジスタ領域に隣接するダイオード領域とを有し、
該ダイオード領域においては、前記ゲート電極及び前記ソース電極間と、前記ゲート電極及び前記ドレイン電極間と、の何れか一方又は両方において、前記半導体動作層表面から、前記電子走行層と前記下部半導体層との界面または前記下部半導体層に至る溝が形成され、該溝は、前記電極間において、前記下部半導体層を流れるリーク電流によって、前記電極間に並列接続される双方向ダイオードとして機能するものであることを特徴とする電界効果トランジスタ。
前記半導体動作層は、前記電子走行層と、前記電子走行層よりもバンドギャップエネルギーの大きい材料からなる電子供給層と、からなることを特徴とする請求項1に記載の電界効果トランジスタ。
前記溝の幅により前記双方向ダイオードの降伏電圧を調整することを特徴とする請求項１又は２に記載の電界効果トランジスタ。
前記双方向ダイオードの降伏電圧は、前記溝の幅を所定値に設定することにより、前記電界効果トランジスタの降伏電圧よりも低く設定されていることを特徴とする請求項３に記載の電界効果トランジスタ。
前記電子走行層はアンドープのＧａＮであり、前記電子供給層はｎ型のＡｌＧａＮであることを特徴とする請求項２乃至４の何れかの項に記載の電界効果トランジスタ。
基板上に形成されたバッファ層を含む下部半導体層と、
当該下部半導体層の上に形成された電子走行層を含む半導体動作層と、
当該半導体動作層の上に形成されたソース電極、ドレイン電極及びゲート電極とを有する窒化ガリウム系化合物半導体からなる電界効果トランジスタの製造方法であって、
（ａ）前記基板上に前記下部半導体層を形成するステップと、
（ｂ）前記下部半導体層上に前記半導体動作層を形成するステップと、
（ｃ）前記半導体動作層上に、ソース電極、ゲート電極及びドレイン電極を形成するステップと、
（ｄ）トランジスタ機能を有するトランジスタ領域と該トランジスタ領域に隣接するダイオード領域とを形成し、該ダイオード領域において、前記半導体動作層表面から前記電子走行層と前記下部半導体層との界面または前記下部半導体層に至る溝を、前記ゲート電極と前記ソース電極間及び／又は前記ゲート電極と前記ドレイン電極間に形成するステップと、
の各ステップを含み、前記ステップ（ｄ）において形成された前記溝は、前記電極間において、前記下部半導体層を流れるリーク電流によって、前記電極間に並列接続される双方向ダイオードとして機能するものであることを特徴とする電界効果トランジスタの製造方法。
前記ステップ（ａ）は、
（ａ−１）Ｓｉ基板の上にＡｌＮ層を形成するステップと、
（ａ−２）前記ＡｌＮ層の上にＧａＮ／ＡｌＮ複合層を積層したバッファ層を形成するステップと、
（ａ−３）前記バッファ層の上にｐ型のＧａＮ層を形成するステップと、
の各ステップを含むことを特徴とする請求項６記載の電界効果トランジスタの製造方法。
前記ステップ（ｄ）は、
（ｄ−１）前記電子走行層の上にマスク層を形成するステップと、
（ｄ−２）前記ゲート電極及び前記ソース電極間及び／又は前記ゲート電極及び前記ドレイン電極間に形成する溝の形成領域に対応する前記マスク層を取り除くステップと、
（ｄ−３）前記溝の形成領域をエッチングにより取り除くステップと、
の各ステップを含むことを特徴とする請求項６または７に記載の電界効果トランジスタの製造方法。
前記半導体動作層は、前記電子走行層と、前記電子走行層よりもバンドギャップエネルギーの大きい材料からなる電子供給層とからなり、
前記電子走行層はアンドープのＧａＮであり、前記電子供給層はｎ型のＡｌＧａＮであることを特徴とする請求項６乃至８の何れかの項に記載の電界効果トランジスタの製造方法。
前記電極間をアイソレーションする前記溝の幅により、前記双方向ダイオードの降伏電圧を調整することを特徴とする請求項６乃至９の何れかの項に記載の電界効果トランジスタの製造方法。
前記双方向ダイオードの降伏電圧は、前記溝の幅を所定値に設定することにより、前記電界効果トランジスタの降伏電圧よりも低く設定されていることを特徴とする請求項１０に記載の電界効果トランジスタの製造方法。
基板上に形成されたバッファ層を含む下部半導体層と、
当該下部半導体層の上に形成された電子走行層を含む半導体動作層と、
当該半導体動作層の上に形成されたソース電極、ドレイン電極及びゲート電極とを有する窒化ガリウム系化合物半導体からなる電界効果トランジスタにおいて、
トランジスタ機能を有するトランジスタ領域と該トランジスタ領域に隣接するダイオード領域とを有し、
該ダイオード領域においては、前記ソース電極、ドレイン電極、ゲート電極の少なくとも一つが、前記半導体動作層表面から、前記電子走行層と前記下部半導体層との界面または前記下部半導体層に至る溝の上に形成され、該溝は、前記ゲート電極及び前記ソース電極間と、前記ゲート電極及び前記ドレイン電極間と、の何れか一方又は両方において、前記下部半導体層を流れるリーク電流によって、前記電極間に並列接続される双方向ダイオードとして機能するものであることを特徴とする電界効果トランジスタ。