JP4053510B2 - Sram装置 - Google Patents
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Description
図15に示すメモリセルは、6個のトランジスタ(n型MOSトランジスタQn1〜Qn4,p型MOSトランジスタQp1,Qp2)を有する。
n型MOSトランジスタQn1およびQn2は、そのゲートがワード線WLに接続されており、ワード線WLがハイレベルのときオン、ローレベルのときオフする。
一方、メモリセルにアクセスを行う場合、ワード線WLはハイレベルに設定される。これにより、ノードN0,N1とビット線BL,XBLとが接続され、これらのビット線を通じて、メモリセルに対するデータの読み出しや書き込みが行われる。
また、メモリセルからデータを読み出す場合、ビット線BL,XBLをハイ・インピーダンスにした状態でワード線WLがハイレベルに設定される。これにより、ノードN0,N1の信号レベルがビット線BL,XBLに現れる。
これに対し、2ポート型のSRAMにおいては、読み出し用と書き込み用にそれぞれ独立したワード線とビット線が設けられている。そのため、アドレスの異なるメモリセルに対して書き込みと読み出しを並行に行うことが可能である。
図16に示すメモリセルは、図15と同じ6個のトランジスタを有するとともに、これに加えて、6個のトランジスタ(n型MOSトランジスタQn5〜Qn8、p型MOSトランジスタQp3,Qp4)を有する。
ただし、n型MOSトランジスタQn1のビット線側の端子は、n型MOSトランジスタQn5を介してグランドGに接続される。n型MOSトランジスタQn2のビット線側の端子は、n型MOSトランジスタQn6を介してグランドGに接続される。n型MOSトランジスタQn5のゲートには書き込み用ビット線WBLが接続され、n型MOSトランジスタQn6のゲートには書き込み用ビット線XWBLが接続される。
また、トランジスタQn1およびQn2のゲートは、書き込み用ワード線WWLに接続される。
n型MOSトランジスタQn7およびp型MOSトランジスタQp3は、インバータ回路IV3を構成する。インバータ回路IV3は、ノードN1の信号を反転して読み出し用ビット線RBLに出力する。
このインバータ回路IV3とグランドGとの間には、n型MOSトランジスタQn8が挿入される。インバータ回路IV3と電源ラインVccとの間には、p型MOSトランジスタQp4が挿入される。n型MOSトランジスタQn8のゲートは読み出し用ワード線RWLに接続され、p型MOSトランジスタQp4のゲートは読み出し用ワード線XRWLに接続される。n型MOSトランジスタQn8およびp型MOSトランジスタQp4は、読み出し用ワード線対(RWL,XRWL)に入力される相補信号に応じて、両方ともオンするか、または両方ともオフする。
図17(A)は、ビット線BL,XBLがプリチャージされた状態でn型MOSトランジスタQn1およびQn2をオンさせる様子を示す。図17(B)は、そのときの各部の電圧波形を示す。
このようにビット線がプリチャージされた状態でn型MOSトランジスタQn1およびQn2がオンすると、図17(A)に示すように、ビット線からローレベルのノードに電流が流れ込み、このノードの電圧が上昇する。
図18(A)は、ビット線BL,XBLに書き込み信号が入力された状態でn型MOSトランジスタQn1およびQn2をオンさせる様子を示す。図18(B)は、そのときの各部の電圧波形を示す。
このように、SNMとWMは互いに相殺し合う関係を有するため、メモリを設計する際には、それぞれが同時に要求仕様を満たすようにn型MOSトランジスタQn1,Qn2やその他のトランジスタのサイズ等を調節する必要がある。
したがって、SNMに関して比較すると、図16に示す2ポート型のメモリセルは図15に示す1ポート型のメモリセルに比べて優れている。
また、ノードN0,N1の電位をローレベルに引き下げるための電流が、2段の縦積みされたトランジスタ(Qn1とQn5、Qn2とQn6)を介してグランドGに流れるため、この点も、WMの性能を低下させる原因になる。特に、電源電圧やトランジスタしきい値が今後更に低くなった場合、この縦積みされたトランジスタのインピーダンスによる駆動能力の低下が深刻になる。
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記ビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記ビット線対と上記記憶ノード対との間に接続され、上記ワード線を介して入力される上記ワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記ワード線と上記トランジスタ対の制御端子との間に配置され、上記列選択信号に対応するレベル制御信号に応じて、上記トランジスタ対の制御端子に入力される上記ワード線選択信号のレベルを変化させるレベル変換回路と、を含み、
上記メモリセルに供給されるレベル制御信号は、当該メモリセルが書き込み対象として選択されるときに活性化され、当該メモリセルが書き込み対象として選択されないときに活性化されず、
上記レベル変換回路は、上記レベル制御信号が活性化されないときに上記ワード線選択信号のレベルを低下させ、上記レベル制御信号が活性化されるときに上記ワード線選択信号のレベルを低下させない、
SRAM装置が提供される。
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記第1のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記第1のビット線対と上記記憶ノード対との間に接続され、上記第1のワード線を介して入力される上記第1のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記第2のワード線を介して入力される上記第2のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第2のビット線に出力する読み出し回路と、上記第1のワード線と上記トランジスタ対の制御端子との間に配置され、上記第1の列選択信号に応じて、上記トランジスタ対に入力される第1のワード線選択信号のレベルを変化させるレベル変換回路と、を含み、
上記レベル変換回路は、上記第1の列選択信号によりメモリセルが書き込み対象として選択されないときに上記第1のワード線選択信号のレベルを低下させ、上記第1の列選択信号によりメモリセルが書き込み対象として選択されるときに上記第1のワード線選択信号のレベルを低下させない、
SRAM装置が提供される。
上記メモリセルは、記憶ノード対の信号レベルを相補的なレベルに保持し、上記第1のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、上記第1のビット線対と上記記憶ノード対との間に接続され、上記第1のワード線と上記レベル変換回路とを介して入力される上記第1のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、上記第2のワード線を介して入力される第2のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第2のビット線に出力する読み出し回路と、を含み、
上記レベル変換回路は、上記第1の列選択信号によりメモリセル群が書き込み対象として選択されないときに上記第1のワード線選択信号のレベルを低下させ、上記第1の列選択信号によりメモリセル群が書き込み対象として選択されるときに上記第1のワード線選択信号のレベルを低下させない、
SRAM装置が提供される。
上記メモリセルが、第1のノードと、第2のノードと、上記第1のノードと上記第2のノードとの間に接続され、上記第1のノードと上記第2のノードに相補的な信号を保持するためのメモリ素子と、上記ビット線対のビット線と上記第1のノードとの間に接続される第1のスイッチング素子と、上記ビット線対のビット補線と上記第2のノードとの間に接続される第2のスイッチング素子と、上記ワード線と上記第1のスイッチング素子の制御端子および上記第2のスイッチング素子の制御端子との間に接続され、入力される上記列選択信号に対応する制御信号に応じて上記ワード線に供給される上記ワード線選択信号に対応した信号を供給する電圧供給回路と、を有し、
上記制御信号が活性化される場合の上記第1および第2のスイッチング素子の駆動能力が、上記制御信号が活性化されない場合の上記第1および第2のスイッチング素子の駆動能力よりも大きく、上記列選択信号がメモリセルを書き込み対象として選択するときにのみ上記制御信号が活性化される、
SRAM装置が提供される。
図1に示すSRAM装置は、メモリアレイ10と、制御回路20と、列選択回路30−1〜30−n(nは自然数を示す)と、入出力回路40−1〜40−nとを有する。
制御回路20は、本発明の制御回路の一実施形態である。
すなわち、列選択回路30−1〜30−nは、k本の共通の列選択線MXに接続されるとともに、それぞれk組のビット線対(BL,XBL)に接続される。k本の列選択線MXのうちの1本が制御回路20によって活性化されると、この活性化された列選択線MXに対応する1組のビット線対(BL,XBL)をk組の中から選択する。そして、データの書き込み時においては、入出力回路40−1〜40−nより入力される書き込み信号に増幅等の処理を行い、その結果を該選択したビット線対(BL,XBL)に出力する。また、データの読み出し時においては、該選択したビット線対(BL,XBL)の読み出し信号に増幅等の処理を行い、その結果を入出力回路40−1〜40−nに出力する。
図2に示すメモリセルは、n型MOSトランジスタQn11〜Qn15と、p型MOSトランジスタQp11〜Qp13とを有する。
n型MOSトランジスタQn11およびQn12は、本発明のトランジスタ対の一実施形態である。
n型MOSトランジスタQn15およびp型MOSトランジスタQp13は、本発明のレベル変換回路の一実施形態である。
n型MOSトランジスタQn15は、本発明のトランジスタ回路の一実施形態である。
p型MOSトランジスタQp13は、本発明のスイッチ回路の一実施形態である。
データの書き込みを行う場合、制御回路20によって、アドレス信号ADに応じたワード線WLおよび列選択線MXがそれぞれ1本ずつ活性化される。また、この活性化された列選択線MXに対応する書き込み対象の列のレベル制御線LLが活性化され、非書き込み対象の列のレベル制御線LLが非活性化される。
データの読み出しを行う場合は、制御回路20によって、アドレス信号ADに応じたワード線WLおよび列選択線MXがそれぞれ1本ずつ活性化されるとともに、全ての列のレベル変換線LLが非活性化される。
データの読み出し時において、ビット線対(BL,XBL)はハイレベルにプリチャージされるが、上述のようにn型MOSトランジスタQn11およびQn12の駆動能力が低くなるため、記憶データの反転の危険性は低くなる。
そのため、トランジスタ対(Qn11,Qn12)をオンに設定しながらも記憶データの保持が必要な場合にはトランジスタ対(Qn11,Qn12)の駆動能力を下げてSNMを向上させ、記憶データの書き換えを行う場合にはトランジスタ対(Qn11,Qn12)の駆動能力を高めてWMを向上させることができる。これにより、従来は困難であったSNMとWMの両方の性能向上を果たすことが可能になり、装置の信頼性を向上させることができる。
以下では、図2に示すメモリセルと図15に示すメモリセルのSNMおよびWMに関わる性能をシミュレーションによって解析した結果について述べる。
図3(A)において、n型MOSトランジスタQna,Qnb、インバータ回路IVa,IVbは、それぞれ、図15におけるn型MOSトランジスタQn1,Qn2、インバータ回路IV1,IV2に対応する。
図3(C)の直線C23に示すように、この可変電圧Vをゼロから電源電圧までスイープさせると、ノードN4の電圧(曲線C21)がハイレベルから低下するとともに、ノードN0の電圧(曲線C22)がローレベルから上昇し、あるところで両者が一致する。この両者の一致する電圧が、SNMの性能に関わる電圧Vtrip_SNMとして取得される。
図3(B)において、n型MOSトランジスタQna,Qnb、Qnc、p型MOSトランジスタQpa、インバータ回路IVa,IVbは、それぞれ、図2におけるn型MOSトランジスタQn11,Qn12,Qn15、p型MOSトランジスタQp13、インバータ回路IV11,IV12に対応する。
図3(C)の直線C26に示すように、この可変電圧Vを電源電圧からゼロまでスイープさせると、ノードN0の電圧(曲線C24)がハイレベルから低下するとともに、ノードN1の電圧(曲線C25)がローレベルから上昇し、あるところで両者が一致する。この両者の一致する電圧が、WMの性能に関わる電圧Vtrip_WMとして取得される。
そして、この広い範囲のシミュレーションで得られる電圧の平均値AVgおよび標準偏差σgと、狭い範囲のシミュレーションで得られる電圧の標準偏差σcとを用いて、次式によりFOM(figure of merit)と称される性能値が算出される。
(WMのFOM) = (AVg−3σg−0.1[V])/σc ・・・(2);
曲線C31は、従来のメモリセル(図15)のSNMのFOMを示す。
曲線C32は、従来のメモリセル(図15)のWMのFOMを示す。
曲線C33は、本実施形態に係るメモリセル(図2)のSNMのFOMを示す
。
曲線C34は、本実施形態に係るメモリセル(図2)のWMのFOMを示す。
今までのメモリセルでは、SNMを改善させるとWMがひどく劣化し、逆にWMを改善させるとSNMが劣化するといった具合で、一方の性能を変えずに他方を改善することが非常に困難であった。本実施形態によれば、こうした従来の問題が改善されている。
曲線C33およびC34は、図5と同じ曲線である。
曲線C35およびC36は、n型MOSトランジスタQnaおよびQnbのチャネル幅を広げた場合におけるSNMおよびWMのFOMを示す。
この図から分かるように、本実施形態のメモリセルによれば、n型MOSトランジスタQnaおよびQnbのサイズを適切に調節することによって、SNMとWMとを同時に改善できる。
次に、本発明の第2の実施形態を述べる。
図8に示すSRAM装置は、メモリアレイ11と、書き込み制御回路21と、読み出し制御回路22と、列選択回路31−1〜31−n,32−1〜32−nと、入力回路41−1〜41−nと、出力回路42−1〜42−nとを有する。
書き込み制御回路21は、本発明の第1の制御回路の一実施形態である。
読み出し制御回路22は、本発明の第2の制御回路の一実施形態である。
すなわち、列選択回路31−1〜31−nは、k本の共通の列選択線MXaに接続されるとともに、それぞれk組の書き込み用ビット線対(WBL,XWBL)に接続される。k本の列選択線MXaのうちの1本が制御回路21によって活性化されると、この活性化された列選択線MXaに対応する1組の書き込み用ビット線対(WBL,XWBL)をk組の中から選択する。そして、入力回路41−1〜41−nより入力される書き込み信号に増幅等の処理を行い、その結果を該選択したビット線対(WBL,XWBL)に出力する。
すなわち、列選択回路31−1〜31−nは、k本の共通の列選択線MXbに接続されるとともに、それぞれk組の読み出し用ビット線RBLに接続される。k本の列選択線MXbのうちの1本が制御回路22によって活性化されると、この活性化された列選択線MXbに対応する1組の読み出し用ビット線RBLをk組の中から選択する。そして、該選択したビット線RBLの読み出し信号に増幅等の処理を行い、その結果を出力回路42−1〜42−nへ出力する。
図9に示すメモリセルは、図2に示すメモリセルと同じ構成として、n型MOSトランジスタQn11〜Qn15と、p型MOSトランジスタQp11〜Qp13とを有するとともに、これに加えて、n型MOSトランジスタQn16,Qn17と、p型MOSトランジスタQp14,Qp15を有する。
n型MOSトランジスタQn16,Qn17、p型MOSトランジスタQp14,Qp15を含む回路は、本発明の読み出し回路の一実施形態である。
n型MOSトランジスタQn16は、読み出し用ビット線RBLとグランドGとの間に接続され、p型MOSトランジスタQp14は、電源ラインVccと読み出し用ビット線RBLとの間に接続され、これらのトランジスタのゲートは、ノードN11に共通接続される。
データの書き込みを行う場合、書き込み制御回路21によって、書き込みアドレス信号AD1に応じた書き込み用ワード線WWLおよび列選択線MXaがそれぞれ1本ずつ活性化される。書き込み用ワード線WWLは活性化時においてハイレベル、列選択線MXaは活性化時においてローレベルになるものとすると、書き込み対象のメモリセルでは、列選択線MXaがローレベルになるため、p型MOSトランジスタQp13がオンする。そして、書き込み用ワード線WWLに印加されるハイレベルの電圧は、このオンしたp型MOSトランジスタQp13を介してn型MOSトランジスタQn11およびQn12のゲートに入力される。ハイレベルの電圧が電源電圧に等しいものとすると、n型MOSトランジスタQn11およびQn12のゲートもほぼ電源電圧に等しい電圧となる。これにより、n型MOSトランジスタQn11およびQn12がオンして、記憶ノード対(N10,N11)と書き込み用ビット線対(WBL,XWBL)とが接続される。
データの読み出しを行う場合、読み出し制御回路22によって、読み出しアドレス信号AD2に応じた読み出し用ワード線対(RWL,XRWL)および列選択線MXbがそれぞれ1本ずつ活性化される。読み出し用ワード線対(RWL,XRWL)の活性化時において読み出し用ワード線RWLがハイレベル、読み出し用ワード線XRWLがローレベルになるものとすると、読み出しワード線対(RWL,XRWL)が活性化したメモリセルでは、n型MOSトランジスタQn17およびp型MOSトランジスタQp15がともにオンし、インバータ回路IV13が動作状態となる。これにより、当該メモリセルのノードN11の論理反転信号が読み出し用ビット線RBLに出力される。
各読み出し用ビット線RBLから出力されるこれらの読み出し信号のうち、列選択線MXbに対応する列の読み出し信号が列選択回路32−1〜32−nにおいて選択されて増幅され、入力回路42−1〜42−nより外部端子に出力される。
そのため、トランジスタ対(Qn11,Qn12)をオンに設定しながらも記憶データの保持が必要な場合にはトランジスタ対(Qn11,Qn12)の駆動能力を下げてSNMを向上させ、記憶データの書き換えを行う場合にはトランジスタ対(Qn11,Qn12)の駆動能力を高めてWMを向上させることができる。これにより、SNMとWMの両方の性能向上を果たすことが可能になり、装置の信頼性を向上させることができる。
以下では、図9に示すメモリセルと図16に示すメモリセルのWMに関わる性能をシミュレーションによって解析した結果について述べる。
図10において、n型MOSトランジスタQna,Qnb,Qnd,Qne、インバータ回路IVa,IVbは、それぞれ、図16におけるn型MOSトランジスタQn1,Qn2,Qn5,Qn6、インバータ回路IV1,IV2に対応する。なお、図16における読み出し用の回路(Qn7,Qn8,Qp3,Qp4)については図示を省略している。
本回路においても、図4(B)に示す回路と同様に、この電圧Vを変化させながらノードN0,N1の電圧の一致点の探索を行うことにより、上述した電圧Vtrip_WMが取得される。
曲線C37は、従来のメモリセル(図16)のWMのFOMを示す。
曲線C38は、本実施形態に係るメモリセル(図9)のWMのFOMを示す。
次に、第3の実施形態について述べる。
図12に示すSRAM装置は、図8に示すSRAM装置におけるメモリアレイ11を後述のメモリアレイ11Aに置き換えるとともに、メモリアレイ11Aと列選択回路(31−1〜31−n,32−1〜32−n)との間にチャンネル配線部51および52を設けたものである。
特に図示していないが、書き込みビット線対(WBL,XWBL)、読み出しワード線対(RWL,XRWL)および読み出しビット線RBLと、メモリセル(MC1,MC2,…)との接続については、上述したメモリアレイ11と同じである。
一方、同時にアクセス対象になる列のビット線(もしくはビット線対)は、それぞれ別の列選択回路に接続される必要がある。なぜなら、1つの列選択回路においては同時に1つの列しか選択できないからである。
したがって、隣接した4列のビット線(もしくはビット線対)を、それぞれ異なる列選択回路に接続しなくてはならなくなり、ビット線の配線に交錯部分が生じる。
図14は、メモリアレイ11Aと列選択回路(41−1〜41−4)との間でこのような配線を行った例を示している。
また、チャネル配線部52は、メモリアレイ11Aと列選択回路32−1〜32−nとの間で同図のように読み出し用ビット線RBLを交錯させた配線部分である。
書き込み制御回路21によって、書き込みアドレス信号AD1に応じた書き込み用ワード線WLおよび列選択線MXaがそれぞれ1本ずつ活性化されると、この活性化された列選択線MXaに対応する列グループに属し、かつ、活性化された書き込み用ワード線WLに接続される行に属する複数のメモリセル群が、書き込み対象として選択される。また、この複数のメモリセル群にそれぞれ対応するレベル変換回路(LS1,LS2,…)では、そのp型MOSトランジスタに接続される列選択線MXaが活性化される。書き込み用ワード線WWLが活性化時においてハイレベル、列選択線MXaが活性化時においてローレベルになるものとすると、該p型MOSトランジスタがオンするため、書き込み用ワード線WWLのハイレベルの電圧は、レベル変換回路(LS1,LS2,…)による電圧降下を生じない状態で、書き込み対象のメモリセル群に入力される。
例えば、レベル変換回路としてn型MOSトランジスタとp型MOSトランジスタとの並列回路を例に挙げたが、本発明はこれに限定されない。例えば、1個のn型MOSトランジスタを直列接続された複数のn型MOSトランジスタに置き換えても良い。これにより、p型MOSトランジスタがオフ時の電圧降下を大きくすることができる。また、n型MOSトランジスタのしきい電圧を、トランジスタ対(Qn11,Qn12)に対して異なるしきい電圧に設定しても良い。これにより、p型MOSトランジスタがオフ時の電圧降下を細かく調節することが可能になり、トランジスタ対(Qn11,Qn12)の駆動能力をより適切に制御することが可能になる。また、p型MOSトランジスタのみ、n型MOSトランジスタのみを用いてレベル変換回路を構成し、ゲート電圧を制御することで、所定の電位差を得る構成としてもよい。
Claims (12)
- 行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数のワード線と、
それぞれ同一の列のメモリセルに接続される複数のビット線対と、
上記複数のビット線対に接続され、列選択信号に応じたビット線対を選択する列選択回路と、
上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、
アドレス信号に応じたワード線選択信号と上記列選択信号とを出力する制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記ビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記ビット線対と上記記憶ノード対との間に接続され、上記ワード線を介して入力される上記ワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記ワード線と上記トランジスタ対の制御端子との間に配置され、上記列選択信号に対応するレベル制御信号に応じて、上記トランジスタ対の制御端子に入力される上記ワード線選択信号のレベルを変化させるレベル変換回路と、
を含み、
上記メモリセルに供給されるレベル制御信号は、当該メモリセルが書き込み対象として選択されるときに活性化され、当該メモリセルが書き込み対象として選択されないときに活性化されず、
上記レベル変換回路は、上記レベル制御信号が活性化されないときに上記ワード線選択信号のレベルを低下させ、上記レベル制御信号が活性化されるときに上記ワード線選択信号のレベルを低下させない、
SRAM装置。 - 上記レベル変換回路は、
上記列選択信号に応じてオンまたはオフするスイッチ回路と、
上記スイッチ回路に並列に接続され、該スイッチ回路がオフのとき、該スイッチ回路の一方の端子に入力される上記ワード線選択信号のレベルを、所定のしきいレベルだけ変化させて、該スイッチ回路の他方の端子から出力するトランジスタ回路と、
を含む、
請求項1に記載のSRAM装置。 - 行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数の第1のワード線と、
それぞれ同一の行のメモリセルに接続される複数の第2のワード線と、
それぞれ同一の列のメモリセルに接続される複数の第1のビット線対と、
それぞれ同一の列のメモリセルに接続される複数の第2のビット線と、
上記複数の第1のビット線対に接続され、第1の列選択信号に応じた第1のビット線対を選択する第1の列選択回路と、
上記第1の列選択回路に接続され、選択された第1のビット線対を駆動するための駆動回路と、
第1のアドレス信号に応じた書き込みのための第1のワード線選択信号と上記第1の列選択信号とを出力する第1の制御回路と、
第2のアドレス信号に応じた読み出しのための第2のワード線選択信号を出力する第2の制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記第1のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記第1のビット線対と上記記憶ノード対との間に接続され、上記第1のワード線を介して入力される上記第1のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記第2のワード線を介して入力される上記第2のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第2のビット線に出力する読み出し回路と、
上記第1のワード線と上記トランジスタ対の制御端子との間に配置され、上記第1の列選択信号に応じて、上記トランジスタ対に入力される第1のワード線選択信号のレベルを変化させるレベル変換回路と、
を含み、
上記レベル変換回路は、上記第1の列選択信号によりメモリセルが書き込み対象として選択されないときに上記第1のワード線選択信号のレベルを低下させ、上記第1の列選択信号によりメモリセルが書き込み対象として選択されるときに上記第1のワード線選択信号のレベルを低下させない、
SRAM装置。 - 行列状に配列される複数のメモリセルと、
それぞれ同一の行のメモリセルに接続される複数の第1のワード線と、
それぞれ同一の行のメモリセルに接続される複数の第2のワード線と、
それぞれ同一の列のメモリセルに接続される複数の第1のビット線対と、
それぞれ同一の列のメモリセルに接続される複数の第2のビット線と、
上記複数のメモリセルにおいてグループ化された複数のメモリセル群と上記第1のワード線との間に配置された複数のレベル変換回路と、
上記複数の第1のビット線対に接続され、第1の列選択信号に応じた第1のビット線対を選択する第1の列選択回路と、
上記第1の列選択回路に接続され、上記第1の列選択回路により選択された第1のビット線対を駆動するための駆動回路と、
第1のアドレス信号に応じた書き込みのための第1のワード線選択信号と上記第1の列選択信号とを出力する第1の制御回路と、
第2のアドレス信号に応じた読み出しのための第2のワード線選択信号を出力する第2の制御回路と、
を有し、
上記メモリセルは、
記憶ノード対の信号レベルを相補的なレベルに保持し、上記第1のビット線対を介して入力される相補信号に応じて該記憶ノード対の信号レベルを反転させる記憶回路と、
上記第1のビット線対と上記記憶ノード対との間に接続され、上記第1のワード線と上記レベル変換回路とを介して入力される上記第1のワード線選択信号のレベルに応じてオンまたはオフするトランジスタ対と、
上記第2のワード線を介して入力される第2のワード線選択信号に応じて、上記記憶ノード対の少なくとも一方のノードの信号に応じた読み出し信号を上記第2のビット線に出力する読み出し回路と、
を含み、
上記レベル変換回路は、上記第1の列選択信号によりメモリセル群が書き込み対象として選択されないときに上記第1のワード線選択信号のレベルを低下させ、上記第1の列選択信号によりメモリセル群が書き込み対象として選択されるときに上記第1のワード線選択信号のレベルを低下させない、
SRAM装置。 - 上記レベル変換回路は、
上記選択信号に応じてオンまたはオフするスイッチ回路と、
上記スイッチ回路に並列に接続され、該スイッチ回路がオフのとき、該スイッチ回路の一方の端子に入力される上記第1のワード線選択信号のレベルを、所定のしきいレベルだけ変化させて、該スイッチ回路の他方の端子から出力するトランジスタ回路と、
を含む、
請求項3または4に記載のSRAM装置。 - 複数のワード線と、
複数のビット線対と、
上記複数のワード線と上記複数のビット線対との交差位置にそれぞれ配置された複数のメモリセルと、
上記複数のビット線対に接続され、列選択信号に応じてビット線対を選択する列選択回路と、
上記列選択回路に接続され、選択されたビット線対を駆動するための駆動回路と、
入力されるアドレス信号に応じてワード線選択信号と上記列選択信号とを出力する制御回路と、
を有し、
上記メモリセルが、
第1のノードと、
第2のノードと、
上記第1のノードと上記第2のノードとの間に接続され、上記第1のノードと上記第2のノードに相補的な信号を保持するためのメモリ素子と、
上記ビット線対のビット線と上記第1のノードとの間に接続される第1のスイッチング素子と、
上記ビット線対のビット補線と上記第2のノードとの間に接続される第2のスイッチング素子と、
上記ワード線と上記第1のスイッチング素子の制御端子および上記第2のスイッチング素子の制御端子との間に接続され、入力される上記列選択信号に対応する制御信号に応じて上記ワード線に供給される上記ワード線選択信号に対応した信号を供給する電圧供給回路と、
を有し、
上記制御信号が活性化される場合の上記第1および第2のスイッチング素子の駆動能力が、上記制御信号が活性化されない場合の上記第1および第2のスイッチング素子の駆動能力よりも大きく、
上記列選択信号がメモリセルを書き込み対象として選択するときにのみ上記制御信号が活性化される、
SRAM装置。 - 読み出し用ビット線と上記第2のノードとの間に接続され、読み出し用ワード線の信号に応じて制御される読み出し回路を更に有する、
請求項6に記載のSRAM装置。 - 上記メモリ素子が、
入力端が上記第2のノードに接続され、出力端が上記第1のノードに接続された第1のインバータ素子と、
入力端が上記第1のノードに接続され、出力端が上記第2のノードに接続された第2のインバータ素子と、
を有する、
請求項6または7に記載のSRAM装置。 - 上記第1および第2のスイッチング素子がMOSトランジスタで構成される、
請求項8に記載のSRAM装置。 - 上記電圧供給回路が、上記制御信号がゲート端子に印加されるMOSトランジスタを有する、
請求項9に記載のSRAM装置。 - 上記電圧供給回路が、
上記ワード線と上記第1および第2のスイッチング素子のゲート端子との間に接続されたnMOSトランジスタとpMOSトランジスタとを有し、上記pMOSトランジスタのゲート端子に上記制御信号が供給される
請求項9に記載のSRAM装置。 - 上記読み出し回路が、上記第2のノードと上記読み出し用ビット線との間に接続されたインバータ素子を有する
請求項7、9、10または11に記載のSRAM装置。
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