JP5156048B2 - 導電体充填ビアを用いた内蔵キャパシタ - Google Patents
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Description
本発明は内蔵キャパシタ及びその製造方法に関する。
現在、プリント配線基板（printed wire board；ＰＷＢ）と低温同時焼成セラミック（low temperature co-fired ceramic；ＬＴＣＣ）技術との双方で、内蔵キャパシタが利用可能となっている。一般に、プリント導体が基板上に堆積され、キャパシタの電極として使用される。例えば、基板自体がキャパシタの誘電体としての役割を果たす。その他の構成では、基板内のビアが誘電体で充填され得る。
ＬＴＣＣを用いる場合、プリント導体は一般にプリント厚膜プロセスを用いて作成される。ＰＷＢでは一般にエッチングプロセスが用いられる。何れの場合も、厳しい精度を有するキャパシタを形成することは困難である。特に、電極面積を正確に制御することは困難である場合が多く、電極面積の小さな違いにより、その部分の容量が有意に変わってしまう。
基板上に大きい値のキャパシタと小さい値のキャパシタの双方を同時に作成しようとするとき、この問題はさらに複雑になる。このような状況では、一般に、体積効率に優れた手法で大きい値のキャパシタを形成するために、高誘電率の誘電体が用いられる。しかし、高誘電率の誘電体を用いるためには、小さい値のキャパシタの実現に非常に小さい電極を用いる必要がある。このような電極について厳しい精度を保持することは極めて困難である。例えば、ＬＴＣＣに電極を印刷するとき、印刷プロセスの流れ出し、メッシュ密度、及び不正確さ等の変化の各々が電極の寸法誤差の要因となる。従って、広範囲の容量値にわたって厳しい精度が保持され得るような、内蔵キャパシタの製造方法が望まれる。
本発明は、内部に内蔵キャパシタが形成された基板を提供することを目的とする。
本発明の一態様に従った内蔵キャパシタの製造方法は、誘電体基板に少なくとも１つの孔部を形成する工程を含む。孔部を形成するため、誘電体基板は機械的に打ち抜かれ、あるいはレーザ切断され得る。第１電極を形成するために孔部は導電体で充填される。さらに、第１電極と電気的に接触しないように誘電体基板に導体が形成される。孔部の深さ及び／又は断面積は、電極と導体との間に所望量の容量結合が設けられるように選定される。さらに、第２導体が、第１電極と電気的に接触するように誘電体基板に堆積され得る。少なくとも第２の孔部が誘電体基板に形成され、第２電極を形成するために導電体で充填され得る。第２電極は第１電極に電気的に接続され得る。
第１の孔部は誘電体基板の第１の誘電体層に形成され得る。第２の孔部は第２の誘電体層に形成され得る。第２の孔部は導電体で充填される。さらに、第１の孔部の導電体が第２の孔部の導電体と電気的に連続となるように、第１及び第２の誘電体層は接合され得る。第１及び第２の孔部の導電体は拡張された電極を形成し得る。
本発明の一態様に従った内蔵キャパシタの製造方法はまた、第１の誘電体層に少なくとも１つの孔部を形成し、孔部を導電体で充填する工程を含む。第１導体が、第１電極と電気的に接触するように第１の誘電体層に配置される。第２導体が第２の誘電体層に配置される。第１及び第２の誘電体層は、第１導体及び第２導体が電気的に接触しないように接合される。第１導体及び／又は第２導体の寸法は、第１導体と第２導体との間に所望量の容量結合が設けられるように選定され得る。
本発明はまた、電極を有する基板を含む内蔵キャパシタに関する。電極は基板内の孔部に充填された導電体を有する。第１導体が誘電体基板に配置され得る。第１導体は第１電極と電気的に接触し得る。
内蔵キャパシタはまた、第１電極と電気的に接触しない導体を基板に含み得る。孔部の深さ及び／又は断面積は、電極と導体との間に所望量の容量結合が設けられるように選定され得る。第２電極もまた設けられ得る。第２電極は、基板内の第２の孔部に充填された導電体を含む。第１及び第２の孔部は電気的に接続され得る。
基板は複数の誘電体層を有し得る。基板の第１層に第１電極が形成され得る。基板の第２層内の第２の孔部に充填された導電体を含む第２電極が設けられ得る。第１及び第２の孔部は電気的に接続され得る。
本発明はまた、複数の誘電体層を有する基板を含む内蔵キャパシタに関する。基板の孔部に充填された導電体を含む電極が第１の誘電体層に配置される。電極と電気的に接触する第１導体が誘電体層に配置され得る。さらに、電極と電気的に接触しない第２導体が第２の誘電体層に配置され得る。第１導体及び第２導体の寸法は、第１導体と第２導体との間に所望量の容量結合が設けられるように選定され得る。
本発明の好適な実施形態に従って、内部に内蔵キャパシタが形成された基板が提供される。特に、基板内にキャパシタが形成されるので、基板表面積のより多くの部分が他の部品の配置に利用可能である。さらに、通常は表面実装キャパシタに使用される領域が不要となるので、基板サイズが縮小され得る。
基板は１つ以上の誘電体層を含んでいる。誘電体層にはビア、すなわち、孔部を設けることが可能である。ビアは電極を形成するように導電体で充填され得る。キャパシタが、電極、この電極に電気的に短絡されていない他の導体、及びこの電極と他の導体との間に配置された誘電体によって形成される。電極と他の導体との間に配置される誘電体の量は、基板内の電極の深さを選定することによって制御可能である。例えば、電極は単一の誘電体層、又は複数の誘電体層を貫通して延在することができる。
ビア内に形成される電極はその他の型の電極より遙かに優れた精度で製造可能である。より高い製造精度が保持され得るのは、ビアの断面積と深さは精度良く制御可能だからである。例えば、ビアの断面積は高精度な機械的打ち抜きシステム又はレーザ切断システムを用いることによって精度良く制御可能である。また、ビアの深さは正確な厚さを有する誘電体層の使用によって精度良く制御可能である。故に、例えばレーザトリミング等の高コストのプロセスが排除され得る。このような高コストプロセスは容量値の調整のために電極サイズの調節に用いられることがあるものである。従って、導体充填ビアを用いて電極を形成することにより、他の型の低精度キャパシタと比較して、経済的に且つ高品質にキャパシタを製造することができる。
さらに、電極の精度を厳しく制御できることにより、非常に高い比誘電率を有する誘電体層を使用することが容易になる。その結果、広範囲の容量値を有する内蔵キャパシタを単一基板内に設けることができる。例えば、誘電体層は6未満から2400を超える比誘電率（εr）を備えることが可能であり、キャパシタは20pF未満から220nFを超える範囲の値を基板内に備えることが可能である。
図１は、本発明の理解のために有用な、基板100の断面図を示している。基板100は、例えば層110、120、130、140といった１つ以上の層を含み得る。典型的な層厚さは0.5ミル（0.013mm）から10ミル（0.25mm）である。基板層110、120、130、140はビアが形成可能な如何なる誘電体で形成されてもよい。例えば、基板層は、低温同時焼成セラミック（ＬＴＣＣ）又は高温同時焼成セラミック（ＨＴＣＣ）等の、セラミック材料から形成され得る。基板層はまた、繊維ガラス又はFR4等の繊維強化されたエポキシ絶縁体からも形成され得る。さらに、例えばポリイミド、ポリエステル、ポリプロピレン又はその他の高分子膜等のポリマーも誘電体として使用され得る。さらに、本発明はこれらに限定されるものではなく、他の多くの誘電体が使用可能である。
使用可能なＬＴＣＣ材料の一例は、デュポン社から市販されている９５１グリーンテープ（登録商標）である。９５１グリーンテープの比誘電率（εr）は約7.8である。使用可能なその他のＬＴＣＣ材料はフェロー（Ｆｅｒｒｏ）社から市販されている品番Ｋ２４００である。Ｋ２４００はＬＴＣＣテープを形成するために使用可能な粉末として入手できる。Ｋ２４００の比誘電率（εr）は約2400である。なお、その他の誘電率を有する粉末も利用可能である。ある一構成では、基板100は異なる誘電率を有する複数の基板層を備える。従って、基板100の異なる部分では電界密度が異なり得る。このような構成は内蔵キャパシタの容量値のさらなる制御をもたらし得る。
第１の基板層110内に１つ以上のビア115が形成される。その他の基板層にも同様にビアが形成され得る。例えば、第２の基板層120にビア125、第３の基板層130にビア135、そして第４の基板層にビア145、等々が形成される。基板層にビアを形成するのには多くの技術が利用可能である。例えば、セラミック基板などの一部の基板では、基板を貫通する孔をレーザ切断すること、ドリルで基板を貫通する孔を開けること、又は機械的に孔を打ち抜くことによってビアを形成することが可能である。好適な一構成では、ビアは機械的に打ち抜かれ、これにより、各ビアの断面積の精度を厳しく制御することが可能になる。例えば、±0.1ミル（±2.5μm）の許容差が保持され得る。さらに、収縮しやすい基板が用いられる場合、ビア形成後の収縮を最小化するため、基板は製造プロセスに用いられる前に前処理されることが好ましい。このような収縮はビアの精度を変化させる原因となり得る。典型的な前処理については後述する。
ビア115、125、135、145は、各ビアが同一の断面形状を有するように形成され得る。すなわち、各ビア115の大きさは、導電体で充填された後に所望の容量値が得られるように最適化され得る。ビアはまた、例えば、断面積が増大された一層大きいビア116を形成するように、重ね合わされ、すなわち、踏み入れられてもよい。さらに、ビア115、125、135、145は任意の所望形状となるように形成されてもよい。
ビア115、116、125、135、145は基板層110、120、130、140に形成された後、図２に示されるように、導電体250で充填され得る。導電体は好適な如何なる導電体でもよい。例えば、標準的なエマルジョン厚膜プロセスで使用される材料等の、従来からの厚膜スクリーン印刷材料がビアを充填するために使用可能である。例えば、導電体は導電性ペーストとしてもよい。そのような導電性ペーストには、フェロー社から市販されている品番ＣＮ３３−３４３銀ビアペーストがある。なお、本発明はこれらに限定されるものではなく、ビアを充填するのに使用され得る好適な如何なる導電体が用いられてもよい。ビアが好適な導電体で充填されると、基板層はビア内の導電体を乾燥させるためにベーキングされる。例えば、基板層がＬＴＣＣである場合、基板層は120℃で5分間乾燥され得る。
それから、図３を参照して、必要に応じて導電層が基板層に堆積される。導電層は電極への電気的接続を提供するものである。例えば、導電層355が基板層110に堆積され、導電層360が基板層140に堆積される。この場合も、導電層を基板層に堆積するために従来からの厚膜スクリーン印刷プロセスが使用可能であり、導電層を乾燥させるために基板層がベーキングされ得る。
導電層が乾燥されると、図４に示されるように、基板層110、120、130、140は基板400を形成するように接合される。特に、さらなる基板層（図示せず）も基板層110、120、130、140に接合され得る。さらなる基板層はまた、ビア及び導電層を有してもよい。好適な一構成では、対向配置された基板層110、120、130、140の導電体充填ビアが、電極465、電極467及び電極475を形成するように揃えられ、それら電極の各々は複数の基板層を貫通して延在し得る。さらに、他の基板層に結合するビアを有さない導電体充填ビアは電極470を形成する。
基板層を接合するには様々な方法が使用可能である。例えば、多様なラミネート手法を用いて基板層は共に重ねられてもよい。セラミックの基板層を用いる一手法では、基板層は積み重ねられ、熱板を用いて液圧プレスされ得る。例えば、一軸ラミネーション法により、70℃に加熱された板を用いて3000ポンド／平方インチ（21MPa）で10分間、セラミック基板層は共にプレスされ得る。最初の5分経過後に、セラミック基板は180℃回転させられ得る。
等方圧（isotatic）ラミネーションプロセスでは、セラミック基板層はプラスチック袋内に真空封止された後、温水でプレスされる。時間、温度及び圧力は一軸ラミネーションプロセスでのそれらと同一とし得るが、5分経過後の回転は不要である。積層化されると、この構造体は平タイルに接する窯の内部で焼成される。例えば、セラミック基板層は200℃と500℃との間の温度で1時間ベーキングされるとともに、850℃と950℃との間のピーク温度が15分を超える時間だけ加えられる。焼成プロセス後、セラミック基板に焼成後処理が施される。
ラミネーションプロセス中に基板層の積層化を容易にするために、例えば日東電工社から市販されているＰ／Ｎ３１９５Ｍ等の熱剥離テープが使用可能である。例えば、後に薄テープが搭載される固体基盤を設けるために、各々の基板スタック（又は、２以上のスタックが用いられる場合にはサブスタック）に熱剥離テープを貼り付けることが可能である。例えば、スタックの始めとして、スタックの第１の薄テープ片が熱剥離テープに搭載され得る。そして、各々の後続層がそのスタックに重ねられる。熱剥離テープはベーキング処理中に基板層から剥離される。このプロセスにより、隣接する基板層及びサブスタック内の対応する導電ビアが電気的に連続した物となる。
動作時には、電極465、467、470は電極475及び導電層360に容量的に結合され得る。例えば、導電層360及び電極475が接地導体となるように、導電層360は接地され得る。導電層355に電圧が印加されると、電極465、467、470と接地導体との間に電界が形成される。電極465、467、470と接地導体との間に形成された容量の大きさは、主に、基板層110、120、130、140の比誘電率、電極465、470の表面積、及び電極表面の接地導体との近接性の関数である。従って、所望の容量値が得られるように、電極の表面積、基板層110、120、130、140の誘電率、及び基板と接地導体との間隔が選定され得る。例えば、ある特定の誘電率を有する基板層を用いて所望の容量値とするために、電極465の寸法が正確に選定される。
電極465の電極475に対する平行な表面領域及び近接性により、電極465と電極475との間で幾らかの容量結合が存在する場合がある。しかしながら、典型的な寸法及びビアの向きでは、この容量結合はさほど重要ではない。さらにまた、要望に応じて電極465と電極475との間の容量結合を増減させるように、個々の基板層110、120、130の誘電率が選定されてもよい。
電極467に関連する容量結合の有意部分は、電極467の導電層360に対する近接性により、電極467と導電層360との間の容量結合によって決定される。電極467と導電層360との所望の間隔を実現するように、基板層140の厚さが選定され得る。それでもなお、電極467と電極475との間にも容量結合は存在する。この点で留意すべきは、図４に示される実施形態は例示目的のものであり、本発明はそれに限定されるものではないことである。重要なことには、如何なる数の電極が設けられてもよい。さらに、接地導体は電極475及び導電層360の双方を含む必要はない。例えば、導電層360を唯一の接地導体とする構成もあり得る。
図５は、電極580を含む基板を例示している。電極580と接地導体595との間に、例えば50pF未満といった小さい容量値を設けることが可能である。容量値は、電極の表面積、基板の誘電率、及び電極と接地導体との間隔に依存する。また、導電層590に電気的に結合された電極585が設けられ得る。このような構成は、導電層590と接地導体595との間に、例えば10nFを超えるような大きい容量値を設けるために使用可能である。図示された配置では、導電層590は接地導電層597、598間に配置されている。このような配置により、単一の接地導電層のみが設けられる例と比較して一層大きい容量値が得られる。特に、複数の導電層597、598の使用は接地導体の表面積を増大させ、それにより容量結合を増大させている。導電層の表面積は、基板層の所定の誘電率及び厚さで所望の容量値を実現するように選定され得る。
図６は、基板に内蔵キャパシタを製造する方法600を示している。工程605を参照して、基板層が製造プロセスで用いられる前に前処理される。例えば、セラミック基板材料が用いられる場合、基板は適当な温度で所定時間だけベーキングされたり、所定時間だけ窒素ドライボックス内に放置されたりする。セラミック材料の一般的な前処理サイクルは、120℃で20乃至30分、又は窒素ドライボックスに24時間である。何れの前処理もセラミック基板技術において周知のものである。
工程610を参照して、ビアを組み込むべき基板層の各々に１つ以上のビア、すなわち、孔部が作成される。先述のように、基板層に孔部を形成するためには、例えば基板層への孔の打ち抜き又はレーザ切断等の多くの技術が利用可能である。好適な構成では、基板層の前処理後にビアが形成される。しかしながら、ある特定の誘電体が後述のベーキング工程によって有意な収縮を示さない場合には、前処理工程は必要でないこともある。
そして、工程615に示されるように、ビアが導電体で充填される。例えば、先述のように、ビア内に導電体を堆積するために従来からの厚膜スクリーン印刷材料が用いられ得る。そして、工程620に示されるように導電体が乾燥される。例えば、基板層がＬＴＣＣである場合、ＬＴＣＣが120℃で5分間ベーキングされる。
工程625に進み、導電層が基板層に堆積される。所望の基板層に導電層を堆積するために、例えば、標準的な厚膜プロセス等の従来からの厚膜スクリーン印刷プロセスが使用可能である。そして、工程630に示されるように、基板層がベーキングされて導電配線が乾燥される。
工程635を参照して、適当な前処理及び回路配線の乾燥工程後に、基板層が共に積層化される。先述のように、基板を積層化する多様な技術が基板製造における当業者に知られている。基板層が積層化されると、工程640に示されるように、積層された基板構造が焼結される。例えば、基板がＬＴＣＣの場合には、第１及び第２の基板層の組み合わせがおよそ850℃から900℃にて15分間という条件で焼結される。
Claims (2)
- 誘電体で形成された複数の誘電体層内に複数のキャパシタを形成する方法であって：
第１のキャパシタを、
第１の誘電体層に接する上部導電性要素を、第２の誘電体層に接する下部導電性要素と位置を揃えて設け、
少なくとも前記第１及び第２の誘電体層内に、前記上部導電性要素及び前記下部導電性要素の各々と、前記上部導電性要素及び前記下部導電性要素それぞれの第１の端部で交わる第１の孔部を形成し、
少なくとも前記第１及び第２の誘電体層内に、前記上部導電性要素及び前記下部導電性要素の各々と、前記上部導電性要素及び前記下部導電性要素それぞれの第２の端部で交わる第２の孔部を形成し、
前記上部導電性要素と前記下部導電性要素との間且つ前記第１の孔部と前記第２の孔部との間に、中間導電性要素を形成し、
少なくとも前記第１の誘電体層内に、前記上部導電性要素のギャップを貫通して前記中間導電性要素の一部と交わる第３の孔部を形成し、
前記第１、第２及び第３の孔部を導電体で充填し、電気的コンタクトを形成する、
ことによって形成する段階；
前記第２の誘電体層とは反対側で前記上部導電性要素及び前記第１の誘電体層の上に配置される第４の誘電体層を設ける段階；
前記第１の誘電体層とは反対側で前記第４の誘電体層の上に第３の誘電体層を設ける段階；及び
第２のキャパシタを、
少なくとも前記第３の誘電体層を貫通して延在する第４の孔部を形成し、且つ前記第４の孔部を導電体で充填して、前記第４の誘電体層を挟んで前記上部導電性要素と面する更なる導電性要素を形成する、
ことによって形成する段階；
を有する方法。 - 前記第３の誘電体層内の第５の孔部と、前記第４の誘電体層内の第６の孔部とを形成する段階；
前記第５及び第６の孔部を前記導電体で充填する段階；及び
前記第３の孔部内の前記導電体が前記第５及び第６の孔部内の前記導電体と電気的に接触して、前記第３、第５及び第６の孔部内の前記導電体が、延長された電極を形成するように、前記第１、第３及び第４の誘電体層を接合する段階；
を更に有する請求項１に記載の方法。
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