JP5139568B2 - 多値バッファー手段 - Google Patents
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Description
また、この多値バッファー手段を多値(又は多進法)論理回路、多値(又は多進法)演算回路、多値コンピューター(又は多進法コンピューター、特に4、8、『10』、16、32、64、「100」、128進法コンピューター等)、車内や無線や有線など各種の多値変調通信手段、多値記録手段あるいは多値(又は多進法)制御手段の構成要素として利用することができる。
第2発明は、第1発明と同じ機能と効果を持ち、第1発明に比べて部品点数が少なく、構成が簡単な多値バッファー手段に関する。
本発明者が第1発明より先に考えた図10、図11の各多値バッファー手段が持つ課題について述べる。これら「図10のL(≧3)値の多値バッファー手段と図11の3値の多値バッファー手段」では各プル手段(=各プル・アップ手段や各プル・ダウン手段)のほとんど又は一部が「順電圧(又は順方向電圧)を伴うダイオード等のダイオード手段」を内蔵する結果、下記2つの課題が有り、第1発明はこれら2つの課題を解決することができる。
(A)その順電圧分、その各プル手段のオン電圧が増加する為に各出力電位、各出力電圧の差、違いが小さくなる結果、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなり、その入力電位、入力電圧に対応する入力数値などの判別が間違い易くなってしまう』。 →→ 参考:後で列挙する非特許文献1〜6。
(B)その順電圧の存在によってその各プル手段はその順電圧より小さくしっかりとプルできない為、そのプル手段が出力しようとする本来の電源電位(又は電源電圧)付近で開放状態の様になるので、すなわち、その出力インピーダンスが大きくなるので、『その出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。
電源線V 1 〜電源線V L−2 の各線に接続された「PMOS・FETとダイオードの直列回路」と「ダイオードとNMOS・FETの直列回路」はどちらも1方向性のオン・オフ制御スイッチング手段を構成し、オン駆動時でも逆方向電圧に対してオフを維持できる。
上記(L−1)個の2値バッファー手段が連携してL値のバッファー動作を行う際に電源短絡が起きない様にダイオードDU 1 〜DU L−2 及びDL 2 〜DL L−1 が接続されている。ふつう電位v 0 を数値『0』に、電位v 1 を数値『1』に、電位v 2 を数値『2』に、あとは同様に電位v L−1 まで各電位を順々に各数値に対応させ、電位v L−1 を数値『L−1』に対応させる。勿論ほかの使い方も可能である。
また、電位v L−1 が入力端子Tinに入力され、出力端子Toutが電位v L−1 を出力する時トランジスタQU 1 〜QU L−1 はオンであるが、ダイオードDU 1 〜DU L−2 がトランジスタQU L−1 とトランジスタQU 1 〜QU L−2 の電源短絡を阻止する。
更に、電位v 1 が入力端子Tinに入力され、出力端子Toutが電位v 1 を出力する時トランジスタQU 1 及びQL 2 〜QL L−1 はオンであるが、ダイオードDL 3 〜DL L−1 がトランジスタQL 3 〜QL L−1 とトランジスタQL 2 の電源短絡を阻止する。
しかも、このとき「トランジスタQU 1 とダイオードDU 1 の直列回路」と「ダイオードDL 2 とトランジスタQL 2 の直列回路」の並列回路が実質的に双方向性プル手段つまり「プル・アップしたりプル・ダウンしたりする手段」を構成する。
あと同様に、電位v 2 〜電位v L−2 の各電位が順々に入力端子Tinに入力され、出力端子Toutが電位v 2 〜電位v L−2 の各電位を順々に出力する時に、同様な並列回路が実質的に双方向性プル手段を構成する。
なお、図11の多値バッファー手段は図10の多値バッファー手段においてL=3の場合である。
その結果、各プル手段のほとんどが「順電圧を伴うダイオード手段」を内蔵する為に、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなるので、その入力電位、入力電圧に対応する入力数値等の判別が間違い易くなってしまう』。 ( 第1の課題 )
言い換えると、そのプル手段はその通常の順電圧より小さい電圧範囲内ではしっかりとプルすることができないので、そのプル手段が出力しようとする本来の電源電位(もしくは電源電圧)付近で開放状態の様になってしまう。すなわち、その出力インピーダンスが大きくなってしまう。その結果、『その出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。 ( 第2の課題 )
図10、図11の各多値バッファー手段には下記2つの課題が有る。
★a)各プル手段が「順電圧を伴うダイオード手段」を内蔵する為、『その雑音余裕度が小さくなり、その次段回路がノイズの影響を受け易くなるので、その入力電位、入力電圧に対応する入力数値等の判別が間違い易くなってしまう』。 ( 第1課題 )
★b)そのプル手段が出力しようとする本来の電源電位(又は電源電圧)付近で開放状態の様になってしまう為に、すなわち、その出力インピーダンスが大きくなってしまう為に、『その出力信号にノイズが乗り易くなるので、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。 ( 第2課題 )
★a)各プル手段が「順電圧を伴うダイオード手段」を内蔵していないから、『その雑音余裕度が大きくなり、その次段回路がノイズの影響を受け難くなるので、その入力数値等の判別が間違い難くなる』。
★b)しかも、各プル手段がダイオード手段を内蔵していないから、そのプル手段が出力しようとする本来の電源電位(又は電源電圧)付近で開放状態の様にならない為、すなわち、その出力インピーダンスが大きくならない為、『その出力信号にノイズが乗り難くなるので、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる』。
いつでも各分野では『同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストが望まれている』。第1発明でも同様である。 ( 課 題 )
そこで、第2発明は『第1発明の多値バッファー手段と同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストで実現できる多値バッファー手段』を提供することを目的としている。 ( 第2発明の目的 )
すなわち、第1発明は、
3又は3以上の所定の複数をLで表わしたときに、
第1電位から第L電位まで番号順に電位が高くなって行くL個の電位を供給する第1電位供給手段〜第L電位供給手段を有し、
「第1の2値インバーター手段と、『ノーマリィー・オフで、オン・オフ制御可能な出力プル・アップ・スイッチング手段と、ノーマリィー・オフで、オン・オフ制御可能な出力プル・ダウン・スイッチング手段を持ち、前記第1の2値インバーター手段の後段に接続された第2の2値インバーター手段』を有する2値バッファー手段」を1つずつ、番号で隣り同士となる2つの前記電位供給手段の間それぞれに設け、
最上位の前記2値バッファー手段を除く各前記2値バッファー手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がプラスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、1つ上位の前記第1の2値インバーター手段の出力信号を駆動信号とする第1オン・オフ制御スイッチング手段」の直列回路を用い、
最下位の前記2値バッファー手段を除く各前記2値バッファー手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がマイナスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、1つ下位の前記第1の2値インバーター手段の出力信号を駆動信号とする第2オン・オフ制御スイッチング手段」の直列回路を用い、
前記第1の2値インバーター手段それぞれの「そこから信号が入力される入口手段」を1つにまとめて接続して1つの入口手段にし、
前記第2の2値インバーター手段それぞれの「そこから信号が出力される出口手段」を1つにまとめて接続して1つの出口手段にした多値バッファー手段である。
●ただし、前者の(L−2)個の直列回路のそれぞれにおいてその2つのスイッチング手段がどちらも4端子の絶縁ゲート型である場合、又は、後者の(L−2)個の直列回路のそれぞれにおいてその2つのスイッチング手段がどちらも4端子の絶縁ゲート型である場合、Lは4又は4以上である。
しかも、その第2〜第(L−1)電位供給手段のそれぞれに『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路』の並列回路が1つずつ接続されることになり、各並列回路が実質的に双方向性プル手段として機能する。その結果、(L−1)個の前記2値バッファー手段が連携して多値バッファー手段として機能する。
その際に、それら全2値バッファー手段の出口手段(例:出力端子など。)を接続しても支障が無い様に最上位の前記2値バッファー手段を除いた各2値バッファー手段ではその出力プル・アップ・スイッチング手段がオンで、その『出力プル・アップ・スイッチング手段と第1オン・オフ制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第1オン・オフ制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・アップ・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第1オン・オフ制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・アップ動作をする。
そして、同じく支障が無い様に最下位の前記2値バッファー手段を除いた各2値バッファー手段ではその出力プル・ダウン・スイッチング手段がオンで、その『出力プル・ダウン・スイッチング手段と第2オン・オフ制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第2オン・オフ制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・ダウン・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第2オン・オフ制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・ダウン動作をする。
また、本多値バッファー手段において前記第L電位が前記入口手段に入力され、前記出口手段がその第L電位を出力する時、「その第L電位供給手段に接続された出力プル・アップ・スイッチング手段」はオンで、「その第1電位供給手段に接続された出力プル・ダウン・スイッチング手段」と上記の各並列回路はオフである。
さらに、本多値バッファー手段において「その第2電位〜その第(L−1)電位のうち、ある電位」が前記入口手段に入力され、前記出口手段がその電位を出力する時、その電位を境にして『その電位とその電位以上の前記出力プル・ダウン・スイッチング手段すべて』と『その電位とその電位以下の前記出力プル・アップ・スイッチング手段すべて』はオン駆動される。ところが、これらがオン駆動されていても、上述の通り各第1オン・オフ制御スイッチング手段と各第2オン・オフ制御スイッチング手段の作用により逆方向電圧に対してその『各前記出力プル・アップ用直列回路と各前記出力プル・ダウン用直列回路』はオフとなるので、その電位の前記並列回路だけが双方向にオンとなり、双方向性プル手段として機能するので、電源短絡は起きない。
→→ 請求項2記載の多値バッファー手段に対応。
→→ 請求項3記載の多値バッファー手段に対応。
→→ 請求項4記載の多値バッファー手段に対応。
すなわち、第2発明は、
前記第2電位供給手段〜前記第(L−1)電位供給手段の各電位供給手段において、その電位供給手段に接続される「出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路」がどちらも双方向性プル手段として機能し、その2つの機能がだぶっている場合に、その各電位供給手段に2つずつ接続される前記直列回路のうち、どちらか片方ずつ取り外した、段落番号[0012]、段落番号[0015]、段落番号[0016]又は段落番号[0017]に記載した多値バッファー手段である。
→→ 請求項5記載の多値バッファー手段に対応。
その結果、第1発明の多値バッファー手段には下記の効果が有る。
★a)各プル手段が「順電圧を伴うダイオード手段」を内蔵していないから、『その雑音余裕度が大きくなり、その次段回路がノイズの影響を受け難くなるので、その入力数値等の判別が間違い難くなる』。
★b)しかも、各プル手段がダイオード手段を内蔵していないから、そのプル手段が出力しようとする本来の電源電位(又は電源電圧)付近で開放状態の様にならない為、すなわち、その出力インピーダンスが大きくならない為、『各プル手段がしっかりプルできるので、その出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる』。
その結果、第2発明の多値バッファー手段は、第1発明の多値バッファー手段において『機能がだぶっている構成手段』をただ取り外しただけなので、第2発明は、第1発明の機能と効果をそのまま持ちつつ、第1発明より少ない部品点数、簡単な構成および低い製造コストを実現することができる。
★a)電位v 0 〜電位v 9 それぞれが順々に同項記載中の第1電位〜第L電位それぞれに。
★b)電源線V 0 〜電源線V 9 それぞれが順々に同項記載中の第1電位供給手段〜第L電位供給手段それぞれに。
★c)入力端子Tinが同項記載中の入口手段に。
★d)出力端子Toutが同項記載中の出口手段に。
★e)電源線V 0 〜電源線V 9 の各・2電源線間に1つずつ接続されている9個の2値CMOSバッファー手段が同項記載中の2値バッファー手段に。
★f)トランジスタ1c〜9cそれぞれが同項記載中の出力プル・アップ・スイッチング手段それぞれに。
★g)トランジスタ1d〜9dそれぞれが同項記載中の出力プル・ダウン・スイッチング手段それぞれに。
★h)トランジスタ1e〜8eそれぞれが同項記載中の第1オン・オフ制御スイッチング手段それぞれに。
★i)トランジスタ2f〜9fそれぞれが同項記載中の第2オン・オフ制御スイッチング手段それぞれに。
★j)トランジスタ「1c、1e」、「2c、2e」……、「8c、8e」の各直列回路が同項記載中の出力プル・アップ用の各直列回路に。
★k)トランジスタ「2f、2d」、「3f、3d」……、「9f、9d」の各直列回路が同項記載中の出力プル・ダウン用の各直列回路に。
例えば電位v 1 が入力端子Tinに入力され、出力端子Toutが電位v 1 を出力する時トランジスタ「2a〜9a、2d〜9d、1c、1b」はオンで、トランジスタ「2c〜9c、2b〜9b、1a、1d」はオフだから、トランジスタ「1e〜8e、2f」はオンで、トランジスタ「3f〜9f」はオフである。
その結果、これらトランジスタが電源線同士を短絡することは無い。つまり、電源短絡は起きない。電位v 1 の入出力時、オンであるトランジスタ「2f、2d、1c、1e」が電源線V 1 と出力端子Toutの間を双方向に導通し、これらトランジスタが双方向性プル手段(プル・アップ又はプル・ダウンする手段)として機能し、実質的に双方向性プル手段を構成する。この様な双方向性プル手段は電位v 1 の入出力時だけでなく電位v 2 〜v 8 の各電位の入出力時も同様に構成される。
実施例1の使い方は例えば電位v 0 を数値「0」、電位v 1 を数値「1」、電位v 2 を数値「2」、……、電位v 9 を数値「9」に対応させて用いる。各電源電位を任意の符号又は意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「0」〜「9」の代わりに数値「−2」〜「7」でも、文字「a」〜「j」でも良い。他の実施例の使い方も同様である。
また、
オン駆動電圧極性が各FETと同じなら、各FETの代わりに『両主電極の役割がその印加電圧の方向によって互いに入れ換わることができるノーマリィ・オフの制御電極絶縁型スイッチング手段』を1つずつ使用できる。
さらに、トランジスタ1a〜9aそれぞれのバックゲートはそのソースや「そのソースより電位の高い電源線等」に接続され、トランジスタ1b〜9bそれぞれのバックゲートはそのソースや「そのソースより電位の低い電源線等」に接続される。
一方、トランジスタ2f〜9fそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V 9 (又は電源線V 9 より電位の高い電源線等」に接続しても良い。
同様に、トランジスタ1e〜8eそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V 0 (又は電源線V 0 より電位の低い電源線等」に接続しても良い。
ところで、逆阻止用のトランジスタ「1e〜8e、2f〜9f」それぞれはそのドレイン・ソース間の印加電圧方向によりそのドレインとソースの役割が互いに入れ換わっているが、そのドレイン・バックゲート間PN接合を内蔵ダイオードとして積極的に利用しても構わない。この事は後述するMOS・FETを使う各実施例でも同様である。
あとは同様に、「電源と2値バッファー手段の取外し、電源線の共通化、および、各ゲートの接続し直し」を順々にして行くと7値〜3値の各多値バッファー手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数(例えばL値のLのこと。10値なら10。以後こう呼ぶ。)の違う実施例を構成できる。 (派生実施例)
この場合、トランジスタ1c〜8cそれぞれのバックゲートはそのソースに接続するか、又は、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V 9 (又は電源線V 9 より電位の高い電源線など」に接続する。
同様にトランジスタ2d〜9dそれぞれのバックゲートもそのソースに接続するか、又は、そのバックゲート・ソース間PN接合やそのバックゲート・ドレイン間PN接合が導通しない様に電源線V 0 (又は電源線V 0 より電位の低い電源線など」に接続する。
その一方、トランジスタ1e〜8eそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より低い電源線など」に接続し直しても構わない。
そして、トランジスタ2f〜9fそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より高い電源線など」に接続し直しても構わない。
尚、図3で符号t0〜t5に関して同じ符号を付した導線同士は接続状態に有る。
出力端子Toutに接続される次段回路の電位(又は電圧)判別手段の入力抵抗は大きいから、オン駆動の各トランジスタはオーバー・ドライブされ、過飽和状態にあり、そのオン電圧はダイオードの通常の順電圧に比べて小さい。この事は後述する実施例5〜6でも同様である。
すなわち、それは電源線V 9 ・電源線V 8 間2値バッファー手段、電源線V 1 ・電源線V 0 間2値バッファー手段、及び、入力端子Tinと出力端子Toutを接続する等した3値バッファー手段である。
他の各実施例でも同様にその最上位の2値バッファー手段、最下位の2値バッファー手段、及び、入力端子Tinと出力端子Toutだけ残して両2値バッファー手段を上下に直結する等して3値バッファー手段を構成することができる。 (派生実施例)
図9に示す実施例10(第2発明)は、図1の実施例においてトランジスタ「1c〜8c、1e〜8e」を取り外し、10値バッファー手段から6値バッファー手段に変更した6値の多値バッファー手段である。図1の実施例ではトランジスタ1c、1eの直列回路とトランジスタ2f、2dの直列回路はどちらも双方向性プル手段として機能し、機能がだぶっているので、どちらか片方を取り外すことができる。
同様に、「トランジスタ2c、2eの直列回路とトランジスタ3f、3dの直列回路」、「トランジスタ3c、3eの直列回路とトランジスタ4f、4dの直列回路」………、「トランジスタ8c、8eの直列回路とトランジスタ9f、9dの直列回路」それぞれについても同じ事が言えて、どちらかの直列回路を片方ずつ取り外すことができる。
同様に、第1発明の実施例1〜10それぞれにおいても同様な各2直列回路のうち、どちらかを片方ずつ取り外すことができ、その取り外しによりその実施例は第2発明の多値バッファー手段の実施例(派生実施例)になる。
★対比:特開2004−32702の多値AND回路(段落番号0032)で入力端子を1つにしたもの。
また、例えばMOS・FETとダイオードの直列回路よりPMOSとNMOSの直列回路の方がオン電圧の面で有利である。なぜなら、ダイオードだと必ず順電圧分の電圧降下を考慮する必要が有るが、その直列回路では両オン抵抗の和で済むので、各オン抵抗を小さくすれば済む、からである。
Claims (5)
- 3又は3以上の所定の複数をLで表わしたときに、
第1電位から第L電位まで番号順に電位が高くなって行くL個の電位を供給する第1電位供給手段〜第L電位供給手段を有し、
「第1の2値インバーター手段と、『ノーマリィー・オフで、オン・オフ制御可能な出力プル・アップ・スイッチング手段と、ノーマリィー・オフで、オン・オフ制御可能な出力プル・ダウン・スイッチング手段を持ち、前記第1の2値インバーター手段の後段に接続された第2の2値インバーター手段』を有する2値バッファー手段」を1つずつ、番号で隣り同士となる2つの前記電位供給手段の間それぞれに設け、
最上位の前記2値バッファー手段を除く各前記2値バッファー手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がプラスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、1つ上位の前記第1の2値インバーター手段の出力信号を駆動信号とする第1オン・オフ制御スイッチング手段」の直列回路を用い、
最下位の前記2値バッファー手段を除く各前記2値バッファー手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィー・オフで、オン駆動電圧極性がマイナスで、その両『主電極または主端子』の役割がその両『主電極または主端子』間の印加電圧の方向によって互いに入れ換わることができ、1つ下位の前記第1の2値インバーター手段の出力信号を駆動信号とする第2オン・オフ制御スイッチング手段」の直列回路を用い、
前記第1の2値インバーター手段それぞれの「そこから信号が入力される入口手段」を1つにまとめて接続して1つの入口手段にし、
前記第2の2値インバーター手段それぞれの「そこから信号が出力される出口手段」を1つにまとめて接続して1つの出口手段にしたことを特徴とする多値バッファー手段。
ただし、前者の(L−2)個の直列回路のそれぞれにおいてその2つのスイッチング手段がどちらも4端子の絶縁ゲート型である場合、又は、後者の(L−2)個の直列回路のそれぞれにおいてその2つのスイッチング手段がどちらも4端子の絶縁ゲート型である場合、Lは4又は4以上である。 - 各・前記出力プル・アップ・スイッチング手段、各・前記出力プル・ダウン・スイッチング手段、各・前記第1オン・オフ制御スイッチング手段、又は、各・前記第2オン・オフ制御スイッチング手段が「そのバックゲート・ソース間が接続され、そのドレインが前記出口手段側に接続された3端子のFET」であることを特徴とする請求項1記載の多値バッファー手段。
- 「各・前記第1オン・オフ制御スイッチング手段または各・前記出力プル・ダウン・スイッチング手段が4端子のNチャネル型FETで、そのバックゲート・ソース間PN接合もそのバックゲート・ドレイン間PN接合も導通しない様にそのバックゲートを前記第1電位供給手段か『これより電位の低い電位供給手段』に接続する」又は「各・前記出力プル・アップ・スイッチング手段または各・前記第2オン・オフ制御スイッチング手段が4端子のPチャネル型FETで、そのバックゲート・ソース間PN接合もそのバックゲート・ドレイン間PN接合も導通しない様にそのバックゲートを前記第L電位供給手段か『これより電位の高い電位供給手段』に接続する」ことを特徴とする請求項1記載の多値バッファー手段。
- 各・前記スイッチング手段が「『ベース電流制限手段の一端をそのベースに接続したバイポーラ型トランジスタ』であるが、そのベース電流制限手段の他端をその制御端子とするトランジスタ手段」であることを特徴とする請求項1記載の多値バッファー手段。
- 前記第2電位供給手段〜前記第(L−1)電位供給手段の各電位供給手段において、その電位供給手段に接続される「出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路」がどちらも双方向性プル手段として機能し、その2つの機能がだぶっている場合に、その各電位供給手段に2つずつ接続される前記直列回路のうち、どちらか片方ずつ取り外したことを特徴とする請求項1、2、3又は4記載の多値バッファー手段。
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