JP5139411B2 - 液晶表示装置及びその製造方法 - Google Patents

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Description

本発明は、液晶表示装置に係り、特に、タッチ(接触)による液晶静電容量の変化を認識し、タッチの有無及びタッチ位置を感知できる液晶表示装置及びその製造方法に関するものである。
近年、本格的な情報化時代の渡来に伴って、電気的情報信号を視覚的に表現するディスプレイ(display)分野も急速に発展してきており、それに相応して薄型化、軽量化、低消費電力化などの優れた性能を有する様々な平板表示装置(Flat Display Device)が開発され、既存のブラウン管(Cathode Ray Tube: CRT)に急速に取って代わるようになった。
このような平板表示装置の具体的な例には、液晶表示装置(Liquid Crystal Display device: LCD)、プラズマ表示装置(Plasma Display Panel device: PDP)、電界放出表示装置(Field Emission Display device: FED)、電気発光表示装置(Electro luminescence Display Device: ELD)などがあり、これらはいずれも、画像を具現する平板表示パネルを必須の構成要素とする。この平板表示パネルは、固有の発光または偏光物質層を介して一対の透明絶縁基板を対面合着した構成を有する。
特に、液晶表示装置は、電界を用いて液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルを有する表示パネル、表示パネルに光を照射するバックライトユニット、及び液晶セルを駆動するための駆動回路を含んで構成される。
表示パネルは、互いに交差する複数のゲートライン及び複数のデータラインにより定義された複数の単位画素領域を含む。この場合、各画素領域は、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルタアレイ基板と、両基板間の一定のセルギャップ維持のために両基板の間に設けられるスペーサと、当該セルギャップに封入された液晶とを含む。
薄膜トランジスタアレイ基板は、ゲートライン及びデータラインと、該ゲートラインとデータラインとの交差部ごとに形成された、スイッチング素子である薄膜トランジスタと、液晶セル単位に形成され、薄膜トランジスタに接続された画素電極と、該画素電極上に塗布された配向膜と、を含む。ゲートライン及びデータラインはそれぞれのパッド部を通じて駆動回路から信号を受け取る。
薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答してデータラインからの画素電圧信号を画素電極に供給する。
カラーフィルタアレイ基板は、液晶セル単位に形成されたカラーフィルタと、カラーフィルタの区切り及び外部光反射のためのブラックマトリクスと、液晶セルに共通的に共通電圧を供給する共通電極と、該共通電極上に塗布される配向膜と、を含む
このように別個として製作された薄膜トランジスタ基板及びカラーフィルタアレイ基板を整列し、相対向するようにして合着した後、液晶を注入し、この液晶が注入される注入口をシールすることで、液晶表示装置が完成する。
このように形成された液晶表示装置に、最近では、人の手や別の入力手段によりタッチされた部位を認識し、それに応じて別の情報を伝達できるタッチパネルを付加してもらいたいという要求が増加しつつある。現在、このようなタッチパネルは液晶表示装置の外面に付着する形態で適用されているが、これを液晶表示装置中のパネルの内部に装着する研究がなされてきている。
次に、タッチパネルを液晶表示装置の内部に形成することによって、タッチパネルの別途付着による体積増加を防止する例を示す。
添付の図面を参照して、従来の液晶表示装置について説明すると、下記の通りである。
図1は、従来の静電容量方式を示す概略回路図であり、図2は、図1の静電容量センサー及びその駆動方式を示す回路図である。
図1及び図2に示すように、従来の液晶表示装置は、相対向する第1及び第2基板(図示せず)と、この第1基板と第2基板との間に形成された液晶層(図示せず)と、第1基板上に互いに交差するように形成されて画素領域を定義するゲートライン11及びデータライン12と、ゲートライン11とデータライン12との交差部に形成される薄膜トランジスタ(TFT)と、を含む。そして、第2基板上の全面には共通電圧Vcomが印加される共通電極CEが形成され、第1基板上の画素領域には画素電極13が形成される。
ここで、画素領域外側に、静電容量センシングのために、第1配線21、第2配線22、第1基準電圧Vref1を伝送する第1基準電圧線RL1及び第2基準電圧Vref2を伝送する第2基準電圧線RL2がさらに形成される。ここで、第1配線21及び第1基準電圧線RL1は、ゲートライン11に平行に配列され、第2配線22及び第2基準電圧線RL2は、データライン12に平行に配列される。
また、従来の液晶表示装置は、第1基準電圧線RL1と第1配線21との間に形成された第1補助キャパシタCref1、及び第1配線21と共通電極CEとの間に形成された第1静電容量キャパシタClc1を含む。第1補助キャパシタCref1及び第1静電容量キャパシタClc1は、互いに直列に接続される。このような直列接続関係を有する一対の第1補助キャパシタCref1及び第1静電容量キャパシタClc1は、各画素領域別に対応して形成される。
また、従来の液晶表示装置は、第2基準電圧線RL2と第2配線22との間に形成された第2補助キャパシタCref2、及び共通電極CEと第2配線22との間に形成された第2静電容量キャパシタClc2を含む。第2補助キャパシタCref2及び第2静電容量キャパシタClc2は互いに直列に接続される。このような直列接続関係を有する一対の第2補助キャパシタCref2及び第2静電容量キャパシタClc2は、各画素領域別に対応して形成される。
ここで、第1配線21で感知された信号は、この第1配線21の端部に設けられた、図2に示すような増幅器31により増幅される。すなわち、第1配線21で感知された信号は、静電容量キャパシタClcと補助キャパシタCrefとの間におけるノードn1に印加され、この時、増幅器31は、ノードn1にかかった電圧Vn1を増幅させ、出力電圧Voutとして出力する。この出力電圧Voutの値によってタッチ有無とタッチ位置が感知される。すなわち、外部からタッチパネルへのタッチがある場合、このタッチ位置に対応する静電容量キャパシタClcの値が可変し、これにより、ノードn1の電圧Vn1の値も変化する。すると、増幅器31を通じて出力される出力電圧Voutの値が、タッチのない時の出力電圧Voutの値と異なってくるが、この出力電圧Voutの差に基づいてタッチ有無及びタッチ位置が判断される。
そして、静電容量キャパシタClcと補助キャパシタCrefとの間におけるノードnlの出力側と反対側には第1及び第2スイッチsw1,sw2を設け、第1及び第2スイッチ別に選択的に信号を印加する。
第1及び第2補助キャパシタCref1,Cref2の一側に連結される第1及び第2基準電圧線RL1,RL2にはそれぞれ2つの共通電圧値Vcomh,Vcomlが互いに交差して印加される。そして、共通電圧がVcomhである場合、第1スイッチsw1を通じて電圧Vaが印加されて静電容量キャパシタClcに保存され、以降、共通電圧がVcomlの時に増幅器31に出力される。結局、出力される出力電圧Voutは、タッチ時に変化した静電容量キャパシタClc値に関する情報を含むこととなる。静電容量の変化による出力電圧Voutの変化は、下記の通りである。
Figure 0005139411
このような構成の場合、X軸及びY軸の交差配置の配線が要求され、結果として寄生キャパシタが増加すると予想される。
しかしながら、上記従来の静電容量方式でタッチを認識する液晶表示装置は、下記のような問題点を有する。
第一に、選択的に一画素領域に該当する地点の電圧変化を感知することでタッチの有無がわかり、同時に多数の地点がタッチされる場合にはその認識が不可能である。
第二に、X軸位置及びY軸位置を通じてタッチを感知するから、X軸及びY軸方向に交差する配線を形成しなければならず、よって、パネルの大きさ増加が予想される。なお、このようなパネルサイズ増加により、配線が有するライン抵抗、配線と配線間の寄生キャパシタも増え、結合キャパシタンス(coupling capacitance)が増加し、これにより、S/N(Signal to Noise)比が低くなって信号の信頼性が低下し、タッチ認識に困難が生じうる。
本発明は、上記の問題点を解決するためのもので、その目的は、タッチによる液晶静電容量の変化を認識し、タッチの有無及びタッチ位置を感知できる液晶表示装置及びその製造方法を提供することにある。
上記目的を達成するための本発明による液晶表示装置は、相対向する第1基板及び第2基板と、前記第1基板上に互いに交差して画素領域を定義する複数個のゲートライン及びデータラインと、前記ゲートラインとデータラインとの各交差部に形成されたピクセルトランジスタ、及び前記画素領域に形成された画素電極と、前記ゲートラインと平行に形成されたスイッチングライン及び駆動電圧ラインと、前記データラインに平行なリードアウト配線と、前記スイッチングラインから突出した第1突出パターンと、前記第1突出パターンをオーバーラップするデータ金属パターンと、前記データ金属パターンと接続されたゲート電極と、前記リードアウト配線に連結されたドレイン電極及び前記駆動電圧ラインにソース電極が連結されたスイッチングトランジスタと、前記第1基板と第2基板間の間隔を維持する第1コラムスペーサ及び前記データ金属パターン上に設けられた第2コラムスペーサと、前記第2基板上に前記第2コラムスペーサを覆うように形成された共通電極と、前記第1基板と第2基板との間に充填された液晶層と、を含むことを特徴とする。
上記液晶表示装置は、前記スイッチングラインと前記データ金属パターンとの間に形成されたゲート絶縁膜をさらに含み、前記スイッチングラインと前記データ金属パターンとの間に前記ゲート絶縁膜を誘電体として有するストレージキャパシタが形成され、前記データ金属パターンと前記第2コラムスペーサ上の共通電極との間にセンシングキャパシタが形成されることを特徴とする。
前記データ金属パターンと前記第2コラムスペーサ上の共通電極とが互いに離間することを特徴とする。
上記液晶表示装置は、前記データ金属パターンを覆うように前記画素電極の下部に形成された保護膜をさらに含むことを特徴とする。
前記共通電極は、前記第2コラムスペーサを含めて前記第1コラムスペーサをさらに覆うように前記第2基板上に形成されることを特徴とする。
前記第1コラムスペーサに対応する前記第1基板上の高さが、前記第2コラムスペーサに対応する前記第1基板上の高さよりも高いことを特徴とする。
前記第1コラムスペーサに対応する前記第1基板の前記ゲートライン上に、半導体層及び金属層が順に積層された構造の二重導電膜がさらに形成されたことを特徴とする。
前記データ金属パターンは、前記ゲートラインに平行に延び、一側は前記スイッチングトランジスタのゲート電極に連結され、他側は抵抗を通じて前記スイッチングラインから突出した第2突出パターンに連結されることを特徴とする。
前記抵抗は、前記第1基板上の前記第2突出パターンに隣接して設けられたゲート金属パターンと、前記ゲート金属パターン上にゲート絶縁膜を介在して形成された半導体層パターンと、前記半導体層パターンの両側に連結され、前記データラインと同一層上に形成された第1及び第2データ連結パターンと、からなることを特徴とする。
前記第1データ連結パターンは前記第2突出パターンと連結され、前記第2データ連結パターンは第1突出パターンと連結されたことを特徴とする。
上記目的を達成するための本発明による液晶表示装置の製造方法は、第1基板及び第2基板を準備する段階と、前記第1基板上に互いに交差して画素領域を定義する複数個のゲートライン及びデータラインを形成する段階と、前記ゲートラインとデータラインとの各交差部にピクセルトランジスタを形成するとともに前記画素領域に画素電極を形成する段階と、前記ゲートラインと平行にスイッチングライン及び駆動電圧ラインを形成する段階と、前記データラインに平行なリードアウト配線を形成する段階と、前記スイッチングラインから突出した第1突出パターンと、前記第1突出パターンとオーバーラップするデータ金属パターンを形成する段階と、前記データ金属パターンと接続されたゲート電極と、前記リードアウト配線に連結されたドレイン電極、及び前記駆動電圧ラインにソース電極が連結されたスイッチングトランジスタを形成する段階と、前記第1基板と第2基板間の間隔を維持する第1コラムスペーサを第2基板上に形成するとともに、前記データ金属パターン上に位置するように前記第2基板上に第2コラムスペーサを形成する段階と、前記第2基板上に前記第2コラムスペーサを覆うように共通電極を形成する段階と、前記第1基板と第2基板とを合着する段階と、前記合着された第1基板と第2基板との間に液晶層を形成する段階と、を含むことを特徴とする。
前記データ金属パターンと前記第2コラムスペーサ上の共通電極とが互いに離間することを特徴とする。
上記液晶表示装置の製造方法は、前記データ金属パターンを覆うように前記画素電極の下部に保護膜を形成する段階をさらに含むことを特徴とする。
前記共通電極は、前記第2コラムスペーサを含めて前記第1コラムスペーサをさらに覆うように前記第2基板上に形成されたことを特徴とする。
前記第1コラムスペーサに対応する前記第1基板上の高さが、前記第2コラムスペーサに対応する前記第1基板上の高さよりも高いことを特徴とする。
上記液晶表示装置の製造方法は、前記第1コラムスペーサに対応する前記第1基板の前記ゲートライン上に、半導体層及び金属層が順に積層された構造の二重導電膜を形成する段階をさらに含むことを特徴とする。
前記データ金属パターンは、前記ゲートラインに平行に延び、一側は前記スイッチングトランジスタのゲート電極に連結され、他側は抵抗を通じて前記スイッチングラインから突出した第2突出パターンに連結されることを特徴とする。
前記データ金属パターンは、前記ゲートラインに平行に延び、一側は前記スイッチングトランジスタのゲート電極に連結され、他側は抵抗を通じて前記スイッチングラインから突出した第2突出パターンに連結されることを特徴とする。
前記抵抗は、前記第1基板上の前記第2突出パターンに隣接するように前記第1基板上にゲート金属パターンを形成する段階と、前記ゲート金属パターン上にゲート絶縁膜を形成する段階と、前記ゲート金属パターンとオーバーラップするように前記ゲート絶縁膜上に半導体層パターンを形成する段階と、前記半導体層パターンの両側に連結され、前記データラインと同一層上に形成されるように第1及び第2データ連結パターンを形成する段階と、を含んで製造されることを特徴とする。
前記第1データ連結パターンは、前記第2突出パターンと連結され、前記第2データ連結パターンは、第1突出パターンと連結されたことを特徴とする。
本発明の液晶表示装置は、下記のような効果を有する。
第一に、従来のX、Y軸方向に設けられた配線(リードアウト配線)を具備した静電容量方式とは違い、データラインに平行な方向にのみリードアウト配線を設け、構造上の最適化を図ることができ、かつ、配線間の寄生容量を減らすことができる。これにより、大面積において寄生容量に対する影響が一層少なくなり、安定的にタッチを感知することができる。
第二に、タッチセンサーを液晶パネルと一体として形成し、別のタッチパネル付着なしにもタッチセンシングが可能になる。また、タッチセンサーの内蔵により、外部付着型に比べて軽量薄型化が可能となり、製造コストを下げることができる。
第三に、タッチ感知のためのセンサーキャパシタを、液晶セル内に形成されるスペーサを利用し、その上部に共通電極を形成し、下部基板上の構造物を変更することによって形成する。したがって、センサーキャパシタ定義のための別の工程や形成部位を増加させずにセンサーキャパシタを形成することができる。
第四に、フォト方式と違い、外部光に影響を受けることなく安定的に使用可能である。
従来の静電容量方式を示す概略回路図である。 図1の静電容量センサー及びその駆動方式を示す回路図である。 本発明の液晶表示装置を示す回路図である。 図4A及び図4Bは、本発明の液晶表示装置において、時間経過による電圧変化をゲート電極及びノードAで示すタイミング図である。 本発明の液晶表示装置を示す平面図である。 図5におけるセンサーキャパシタの拡大図である。 図6におけるセンサーキャパシタを示す断面図である。 本発明の第1実施例による液晶表示装置の各種スペーサを示す断面図である。 本発明の第2実施例による液晶表示装置の各種スペーサを示す断面図である。
以下、添付の図面を参照しつつ、本発明に係る液晶表示装置及びそのタッチ感知方法の好適な実施例について詳細に説明する。
図3は、本発明の液晶表示装置を示す回路図である。
図3に示すように、本発明の液晶表示装置は、タッチ感知のために相対向して設けられた第1及び第2基板(図7〜図9の100,200)と、第1及び第2基板100,200の間に充填された液晶層と、第1基板100上に形成された薄膜トランジスタアレイと、第2基板200上に形成されたカラーフィルタアレイと、を含んでなる。
ここで、カラーフィルタアレイには、非画素領域に形成されたブラックマトリクス層(図7の201参照)、各画素領域のカラーを決定するカラーフィルタ層(図7の202参照)、及び第2基板200の全面に形成された共通電極(図7の203参照)を含む。
そして、薄膜トランジスタアレイは、第1基板(図7の100参照)上に、互いに交差して画素領域を定義するゲートライン101及びデータライン102と、ゲートライン101とデータライン102との交差部に形成されたピクセルトランジスタTpixelと、ピクセルトランジスタTpixelのドレイン電極と共通電極203との間に形成された液晶キャパシタClcと、ピクセルトランジスタTpixelのドレイン電極とストレージライン406との間に形成された第1ストレージキャパシタCst1と、を含む。回路的に、液晶キャパシタClcと第1ストレージキャパシタCst1とが並列に連結されるから、実際の構成上では、液晶パネルの内部には、共通電極203とピクセルトランジスタTpixelのドレイン電極に接続された画素電極PEと液晶層との間に液晶キャパシタClcが形成され、ピクセルトランジスタTpixelのドレイン電極に接続された画素電極PEとストレージライン406との間(層間)にゲート絶縁膜107がさらに介在されて第1ストレージキャパシタCst1が形成される。
そして、本発明の液晶表示装置は、スイッチングライン121と共通電極203との間に形成されたタッチ感知部TSをさらに含む。
ここで、タッチ感知部TSは、スイッチングライン121と共通電極203との間に直列に連結された第2ストレージキャパシタCst2及びセンシングキャパシタCsenと、第2ストレージキャパシタCst2とセンシングキャパシタCsenとの間におけるノードAにゲート電極が連結され、データライン102に平行に形成されるリードアウト配線(read out line)115にドレイン電極115aが連結され、駆動電圧ライン135にソース電極115bが連結されるスイッチングトランジスタTswと、を含む。なお、ノードAとスイッチングライン121との間には、スイッチングトランジスタTswのゲート電極に印加される電圧値を安定化させるための抵抗R1がさらに設けられる。
そして、タッチ感知部TSは、毎画素ごとに形成されることもでき、あるいは、一定数の画素ごとに規則的に形成されることもできる。ここで、タッチ感知部TSの位置は、一般的なタッチ部位の面積と画素の大きさを考慮して、一のタッチ部位の面積に入ってくる画素の数に対応するように決定されることができる。すなわち、一のタッチ部位の面積に入ってくる画素の数をnとすれば、n個の画素ごとにタッチ感知部TSが形成されることができる。
また、ストレージライン106は、画素電極PEとオーバーラップして定義される第1ストレージキャパシタCst1の形成部位によって定められることができ、例えば、ゲートライン101別に平行な画素領域に形成される共通ライン(図5の106参照)とすることができる。この共通ライン106は、図5に示すように、各画素領域の画素電極PEとオーバーラップするように‘U’字状に形成された共通ライン電極106aと、各画素領域の共通ライン電極106aを互いに連結する共通ライン連結パターン106bとからなる。
第1ストレージキャパシタCst1の一側電極は画素電極PEであり、他側電極は共通ライン106である。
そして、駆動電圧ライン135は、タッチ感知部TSのスイッチングトランジスタTswの駆動のための電源電圧が印加されるラインであり、例えば、別個として第1基板100の外側に形成されるライン形状にゲートライン101に平行に形成される。
また、リードアウト配線115は、スイッチングトランジスタTswに流れる電流を感知するもので、このリードアウト配線115の端部には、当該感知された電流を増幅させることによって感度を向上させうる増幅器が接続される。
ここで、抵抗R1は、これを利用した時定数(Vr1・(vCsen+vCst2+vCsw))の値が1フレーム時間よりは小さく、1ゲートハイ信号のオンタイム(1 Horizontal time)よりは十分に大きくなるようにその値が設定される。これは、スイッチングトランジスタTswに印加されるゲート電圧信号のオンタイム以上にスイッチングトランジスタTswに印加されるゲート電圧値を維持させ、該スイッチングトランジスタTswのタッチ感知時に、その感知度も少なくともスイッチングトランジスタのオンタイム以上に安定的に維持するためである。
ここで、vCswはスイッチングトランジスタ(Tswのゲート電極とチャネルとの間の静電容量)、vCst2は第2ストレージキャパシタCst2の静電容量、vCsenはセンシングキャパシタCsenの静電容量、vR1は抵抗R1の抵抗値を表す。
駆動電圧ライン135にかかる電源電圧は、スイッチングライン121にハイ信号が印加される時にスイッチングトランジスタTswに電流を流すために、一定の正極性(+)の電圧以上のDC電圧値として印加され、これにより、スイッチングライン121にハイ信号が印加されるとスイッチングトランジスタTswが動作し、リードアウト配線115へとスイッチングトランジスタTswに流れる電流が流れるようになる。これにより、リードアウト配線115は、スイッチングトランジスタTswに流れる電流を感知することができる。
ここで、初期状態でスイッチングライン121からのロー電圧(ゲートロー電圧(Vgl)と同一)が抵抗R1を通じてノードAに印加される。この時、スイッチングライン121に印加される信号は、ゲートラインに印加される信号と同様に、スキャンパルスが各ライン別に印加される。そして、特定スイッチングライン121に印加されるゲート電圧は、ゲートロー電圧(Vgl)からゲートハイ電圧(Vgh)に変わり、この時、スイッチングトランジスタTswのゲート電極に印加されるゲート電圧(Vg_sw)は、下記の通りである。
Figure 0005139411
図4は、本発明の液晶表示装置において、時間経過による電圧変化をゲート電極及びノードAで示したタイミング図である。
タッチ時にのタッチ感知部TSの動作について説明すると、図4に示すように、タッチをする場合、タッチ地点で共通電極203とノードA間の距離差が減り、これにより、センシングキャパシタCsenの静電容量(vCsen)が増加し、スイッチングトランジスタTswに印加されるゲート電圧(Vg_sw)が減少することによって、結果としてリードアウト配線115に流れる電流が減少する。
したがって、単位時間当たりリードアウトライン115に流れる電流値からタッチ有無及び位置を把握することが可能になる。すなわち、タッチ前の初期状態よりも電流値が減少した時をタッチと判断し、感知される電流値が初期状態のそれと類似しているとタッチしなかったと判断する。この時、タッチ位置のX軸及びY軸座標は、センシングを行うスイッチングライン121及びリードアウト配線115により判断される。
次に、図面を参照して、本発明のタッチ感知部を備えた液晶表示装置について具体的に説明する。
図5は、本発明の液晶表示装置を示す平面図であり、図6は、図5におけるセンサーキャパシタの拡大図であり、図7は、図6におけるセンサーキャパシタの断面図である。
図5〜図7に示すように、本発明の液晶表示装置は、第1基板100上には、互いに交差して画素領域を定義する複数のゲートライン101及び複数のデータライン102と、該画素領域に形成された画素電極PEと、画素領域の周辺部において画素電極PEの3辺部にオーバーラップする‘U’字状の共通ライン電極106a、及び隣接する各共通ライン電極106a同士を連結する連結パターン106bからなる共通ライン106と、ゲートライン101と平行なスイッチングライン121と、を含む。また、データライン102と平行な方向にタッチ感知部TSの形成部位に対応してリードアウト配線115がさらに形成され、この液晶パネルの外側にゲートライン101と平行に駆動電圧ライン135がさらに形成される。ここで、スイッチングライン121は、タッチ感知部TSのタッチ感知時にスイッチングトランジスタTswをターンオンするためのスイッチング信号Vgsを印加するための配線であり、駆動電圧ライン135は、ターンオンされたスイッチングトランジスタTswから一定の出力値を伝達するために設けられたラインである。
ここで、ゲートライン101とデータライン102との交差部にピクセルトランジスタTpixelが形成され、ゲートライン101と第2基板200上に位置した共通電極203との間に第2ストレージキャパシタCst2、センシングキャパシタCsen、抵抗R1及びスイッチングトランジスタTswを含むタッチ感知部TSが形成される。図6は、ゲートライン101とスイッチングライン121との間のタッチ感知部TSに含まれた第2ストレージキャパシタCst2、センシングキャパシタCsen、抵抗R1及びスイッチングトランジスタTswを拡大した形状を示す図である。
タッチ感知部TSの第2ストレージキャパシタCst2は、図6及び図7に示すように、第1突出パターン121aと、この第1突出パターン121aとオーバーラップした面積を有するデータ金属パターン125cにより形成されるから、第1突出パターン121aはスイッチングライン121から突出する。
タッチ感知部TSのセンシングキャパシタCsenは、図6及び図7に示すように、データ金属パターン125cと、その上部に位置する第2基板上のセンシングスペーサ210を覆う共通電極203とによって形成される。この場合、センシングスペーサ210は、外圧の印加時に共通電極203とデータ金属パターン125cとが短絡することを防止する役割を果たすもので、このセンシングスペーサ210と第1基板100上の最上部面である保護膜108とは所定間隔だけ離間してある。この場合、第2ストレージキャパシタCst2の両電極は、第1突出パターン121aとデータ金属パターン125cであり、この第2ストレージキャパシタCst2の誘電体は、両電極の間に形成されたゲート絶縁膜107である。そして、センシングキャパシタCsenの両電極は、データ金属パターン125cと共通電極203であり、このセンシングキャパシタCsenの誘電体は、両電極の間に形成された保護膜108、及び共通電極203と保護膜108の上部面との間の液晶層である。
また、データ金属パターン125cは、センシングキャパシタCsenと第2ストレージキャパシタCst2との間のノードとして機能するもので、スイッチングトランジスタTswのゲート電極と電気的にコンタクトする。
図6に示すように、タッチ感知部TSに設けられたスイッチングトランジスタTswのドレイン電極115aは、リードアウト配線115から突出し、このスイッチングトランジスタTswのソース電極115bは、ドレイン電極115aと所定間隔だけ離間してある。この場合、スイッチングトランジスタTswのソース電極115bは、図5及び図6に示すように、ゲート延長金属111d及び駆動電圧連結ライン145との連結を通じて駆動電圧ライン135から信号を受信する。
抵抗R1は、図5及び図6に示すように、第2ゲート金属パターン111c上に形成されたゲート絶縁膜(図7の107)と、ゲート絶縁膜上に形成された半導体層114と、半導体層114の両側に連結された第1及び第2データ連結パターン125a,125bと、からなる。ここで、第1データ連結パターン125aは、スイッチングライン121から突出した第2突出パターン121bと第1コンタクト部113aで電気的なコンタクトを有し、第2データ連結パターン125bは、データ金属パターン125cと一体として形成され、この第2データ連結パターン125bは、第2コンタクト部113bで第2ゲート金属パターン111cと電気的コンタクトを有する。
このような抵抗R1をなす半導体層114は、非晶質シリコン層と不純物層が積層された構造としても良く、あるいは、ポリシリコン層からなる構造にしても良い。両者とも、抵抗R1の半導体層、ピクセルトランジスタTpixelの半導体層105、及びスイッチングトランジスタTswの半導体層134はいずれも同一物質を使用して同一工程過程で形成される。
一方、図7及び図8に示すように、第2基板200の非画素領域にはブラックマトリクス層201が形成され、この第2基板200の画素領域及びタッチ感知部TSの対応領域にカラーフィルタ層202が形成され、ブラックマトリクス層201の一部に対応してカラーフィルタ層202の上部にセンシングスペーサ210、ギャップ維持スペーサ(図8の220参照)及び押しつぶし防止スペーサ(図8の230参照)が形成され、少なくともセンシングスペーサ210を含む第2基板200の全面に共通電極203が形成される。ここで、共通電極203は、センシングスペーサ210を覆うように形成され、その他ギャップ維持スペーサ220や押しつぶし防止スペーサ230においてはその上部または下部のいずれかに形成されても構わない。ところが、ギャップ維持スペーサ220や押しつぶし防止スペーサ230の下側に共通電極203が形成される場合には、センシングスペーサ210の形成工程とギャップ維持スペーサ220/押しつぶし防止スペーサ230の形成工程はそれぞれ共通電極203の後及び前に区分して実施される。
ここで、センシングスペーサ210は、前述したように、第1基板100上の最上部面から離間させて形成すると好ましいもので、相対的に第1基板100上の最上部面と接触するギャップ維持スペーサ220に比べて低い高さに形成しても良く、あるいは、センシングスペーサ210が設けられた第1基板100や第2基板200の構造物を相対的に他の部位に比べて低く形成し、第1基板100上の最上部面との離間空間を維持しても良い。
次に、図5〜図7の断面図を参照しつつ本発明の液晶表示装置の製造方法について説明する。
以下に説明する第1基板100上にはマトリクス状に配置される複数の画素領域が定義されている。タッチ感知部TSは、n個の画素領域ごとに一つずつ形成され、この場合、タッチ感知部TSは画素領域の境界部に形成される。ここで、nは自然数である。
まず、第1基板100上に第1金属を蒸着した後、これを選択的に除去することで、ゲートライン101、ゲート電極101a、U'字状の共通ライン電極106a、連結パターン106b、スイッチングライン106、第1突出パターン121a、第2突出パターン121b、ゲート電極パターン111a、第1ゲート金属パターン111b、第2ゲート金属パターン111c、ゲート延長金属111d、第1駆動電圧連結金属111e及び第2駆動電圧連結金属111f、駆動電圧ライン135を形成する。この駆動電圧ラインの一端には駆動電圧ラインパッド135aが形成される。
ここで、ゲートライン101は一方向に配列されるように形成され、ゲート電極101aは、各画素領域別にゲートライン101から突出して形成され、U'字状の共通ライン電極106aは、ゲートライン101に沿って配列された画素領域の各画素電極の一部周縁とオーバーラップするように形成され、連結パターン106bは、互いに隣接する共通ライン電極106aを連結するように形成され、スイッチングライン121は、ゲートライン101に平行に形成され、第1及び第2突出パターン121a,121bは、スイッチングライン121から上側に突出するように形成され、ゲート電極パターン111aは、第1突出パターン121aの右側に位置するように形成され、第1ゲート金属パターン111bは、ゲート電極パターン111aと一体として第1突出パターン121aに隣接するように形成され、第2ゲート金属パターン111cは、第1突出パターン121aと第2突出パターン121bとの間に位置するように形成され、ゲート延長金属111dは、ゲート電極パターン111aの右側に位置し、右外側ラインに延びるように形成され、第1及び第2延長ラインパッド111e、111fはゲート延長金属111dの両端に形成され、駆動電圧ライン135は、ゲートライン101の最外側に位置し、ゲートライン101と平行に形成される。
続いで、ゲートライン101、ゲート電極101a、U'字状の共通ライン電極106a、連結パターン106b、スイッチングライン106、第1突出パターン121a、第2突出パターン121b、ゲート電極パターン111a、第1ゲート金属パターン111b、第2ゲート金属パターン111c、ゲート延長金属111d、第1延長ラインパッド111e、第2延長ラインパッド111f及び駆動電圧ライン135を含む第1基板100上の全面にゲート絶縁膜107を形成する。
続いで、ゲート絶縁膜107上に非晶質シリコン層及び不純物層を全面蒸着した後、これを選択的に除去してピクセルトランジスタTpixel形成部位、ゲート電極101a上の所定部位、スイッチングトランジスタTswのチャネル部位及び抵抗R1形成部位にのみ半導体層105,134,114を形成させる。
次いで、半導体層105,134,114を含むゲート絶縁膜107上に第2金属を蒸着した後、これを選択的に除去して、データライン102、リードアウト配線115、ピクセルトランジスタTpixelのソース/ドレイン電極102a,102b、スイッチングトランジスタTswのソース電極/ドレイン電極115b,115a、駆動電圧連結ライン145、第1駆動電圧連結パッド145a、第2駆動電圧連結パッド145b、データ金属パターン125c、第2データ連結パターン125b、第3データ連結パターン125d及び第1データ連結パターン125aを形成する。
この場合、データライン102はゲートライン101と交差するように形成され、リードアウト配線115は、該データラインと平行し、タッチ感知部TSの形成部位を通るように形成され、ピクセルトランジスタTpixelのソース電極102aは、データライン102から突出するように形成され、ピクセルトランジスタTpixelのドレイン電極102bは、このソース電極102aと所定間隔だけ離間して形成され、そして、スイッチングトランジスタTswのソース電極115bは、リードアウト配線115から突出するように形成され、スイッチングトランジスタTswのドレイン電極115aは、このソース電極115bと所定間隔だけ離間して形成され、駆動電圧連結ライン145の一端に設けられた第1駆動電圧連結パッド145aは、駆動電圧ラインパッド135aとオーバーラップするように形成され、駆動電圧連結ライン145の他端に設けられた第2駆動電圧連結パッド145bは、第2延長ラインパッド111fとオーバーラップするように形成され、データ金属パターン125cは、タッチ感知部の両側データライン102とリードアウト配線115に隣接し、第1突出パターン121aとオーバーラップするように形成され、第2データ連結パターン125b及び第3データ連結パターン125dはそれぞれデータ金属パターン125cの両側から突出し、第2ゲート金属パターン111c及び第1ゲート金属パターン111bとそれぞれ部分的にオーバーラップするように形成され、第1データ連結パターン125aは、第2突出パターン121b及び第2ゲート金属パターン111cと両側において部分的にオーバーラップするように形成される。
そして、第2金属のパターニング工程中に下部半導体層までオーバーエッチングされ、ピクセルトランジスタTpixelのソース電極102a/ドレイン電極102b及びスイッチングトランジスタTswのソース電極115b/ドレイン電極115aの下部において半導体層105,134はそれぞれ両電極間の不純物層が除去され、チャネルが定義されるようにパターニングされる。
続いて、データライン102、リードアウト配線115、スイッチングトランジスタTswのソース/ドレイン電極115b,115a、ピクセルトランジスタのソース/ドレイン電極102a/102b、データ金属パターン125c及び第1〜第3データ連結パターン125a,125b,125dを含むゲート絶縁膜107の全面に保護膜108を形成する。
続いて、保護膜108及びゲート絶縁膜107を選択的に除去し、コンタクトホール124a及び第1〜第6コンタクト部113a,113b,113c,113d,113e,113fを形成する。この時、コンタクトホール124a部位では保護膜108が除去され、ドレイン電極102bが露出されるように定義し、第1〜第6コンタクト部113a〜113fではそれぞれオーバーラップされたゲート金属層の上部とデータ金属層の側面が全て露出されるように保護膜108及びゲート絶縁膜107をエッチングする。
続いて、コンタクトホール124a及び第1〜第6コンタクト部113a〜113fを含む保護膜108の全面に透明金属を蒸着した後にこれを選択的に除去し、各画素領域にコンタクトホール124aを埋め込み、画素領域に対応する画素電極PEを形成し、第1〜第6コンタクト部113a〜113fにおいて該当のゲート金属層(第1金属)及びデータ金属層(第2金属)と接続する画素電極パターンを形成する。
以下では、センシングキャパシタが形成されるセンシングスペーサの部位とその他スペーサの位置を図示したもので、第1基板と第2基板との対応関係を示す図面について説明する。以下に説明する第1及び第2実施例の構造において第1基板100上の構成は同一であり、第2基板200上の構成のみが異なる。
図8は、本発明の第1実施例による液晶表示装置の各種スペーサを示す断面図である。以下では、その平面図である図5を参照して説明する。
図8に示すように、本発明の第1実施例による液晶表示装置は、相対向する第1基板100及び第2基板200と、第1基板101上に互いに交差して画素領域を定義する複数個のゲートライン101及びデータライン(図5の102参照)と、ゲートライン101とデータライン102との各交差部に形成されたピクセルトランジスタ(図5のTpixel)及び画素領域に形成された画素電極PEと、ゲートライン101と平行に形成されたスイッチングライン121及び駆動電圧ライン135と、データライン102に平行なリードアウト配線115と、スイッチングライン121から突出した第1突出パターン121aと、第1突出パターン121aとオーバーラップするデータ金属パターン125cと、データ金属パターン125cと駆動電圧ライン135との間に連結されたスイッチングトランジスタTswと、第1及び第2基板100,200間の間隔を維持するギャップ維持スペーサ220及びデータ金属パターン125c上に設けられたセンシングスペーサ210と、第2基板200上にセンシングスペーサ210を覆うように形成された共通電極203と、第1及び第2基板100,200間に充填された液晶層と、を含んでなる。
ここで、ギャップ維持のためのスペーサ220の他に、第1基板100上の最上部面から離間して設けられ、外圧の印加時に、ギャップ維持スペーサ220とともに第1及び第2基板100,200間を支持する押しつぶし防止スペーサ230がさらに形成されることができる。
そして、スイッチングトランジスタTswは、図5に示すように、データ金属パターン125cと接続したゲート電極パターン111a、リードアウト配線115に連結されたドレイン電極115a、及び駆動電圧ライン135に連結されたソース電極115bにより形成される。
センシングスペーサ210が設けられた部位について説明すると、スイッチングライン121及びデータ金属パターン125c間の層間にゲート絶縁膜107がさらに介在されることで第2ストレージキャパシタCst2が形成され、データ金属パターン125cとセンシングスペーサ210上の共通電極203との間にセンシングキャパシタCsenが形成される。
ここで、データ金属パターン125cとセンシングスペーサ210上の共通電極203とが離間している反面、ギャップ維持スペーサ220は第1基板100の最上部面である保護膜108に当接している。同図では、ゲートライン101の上部にゲート絶縁膜を介在し、半導体層114aとデータライン金属パターン122との積層体からなる二重導電膜250がギャップ維持スペーサ220の下部に位置することから、センシングスペーサ210との高さに差をつける様子を示している。なお、本実施例は、センシングスペーサ210を共通電極203の形成後に形成するもので、共通電極203形成前に形成されるギャップ維持スペーサ220及び押しつぶし防止スペーサ230とは異なる高さで形成できるため、相対的にギャップ維持スペーサ220に比べて十分に低い高さで形成し、データ金属パターン125c上部の保護膜108との離間距離を大きくすることができる。
そして、押しつぶし防止スペーサ230は、ギャップ維持スペーサ220と同一高さにするが、その下部の第1基板100上においてはゲートライン101上のゲート絶縁膜107/保護膜108の上に対応して形成されるから、ギャップ維持スペーサ220とは違い、対応する第1基板100上に二重導電膜250が形成されず、よって、第1基板100の最上部面である保護膜108と間隔するわけである。
この場合、工程順序を別にし、センシングスペーサ210上の共通電極203と保護膜108との離間間隔を、押しつぶし防止スペーサ230と保護膜108との間隔よりも大きくすることができる。
図9は、本発明の第2実施例による液晶表示装置の各種スペーサを示す断面図である。
図9に示すように、本発明の第2実施例による液晶表示装置では、共通電極203がセンシングスペーサ310、ギャップ維持スペーサ320及び押しつぶし防止スペーサ330を全て覆うように、同一工程で各スペーサ310,320,330を形成した後に共通電極203を形成している。
この場合、センシングスペーサ310、ギャップ維持スペーサ320及び押しつぶし防止スペーサ330は、同図のように、同一工程で同一高さに形成することもでき、ハーフトーンマスク工程を用いて選択的にギャップ維持スペーサ320の高さのみを大きくし、その他センシングスペーサ310及び押しつぶし防止スペーサ330は低い高さとすることもできる。
各スペーサ310,320,330を同一高さとする場合、ギャップ維持スペーサ320の対応部位には、半導体層パターン114aとデータ金属パターン122との積層体である二重導電膜250が設けられ、相対的に第1基板100上において最も高くなっているため、合着において、ギャップ維持スペーサ320のみが第1基板100上の保護膜108の表面と接触を維持し、残りの部位は離隔を維持する。
ところが、合着時には、ギャップ維持スペーサ320が押し付けられ、センシングスペーサ310も第1基板100上の保護膜108と当接する恐れがある。これを避けるために、ハーフトーンマスク工程を適用し、センシングスペーサ310の高さを相対的に小さくすることもできる。
上述した構造のタッチ感知部TSを具備する液晶表示装置では、選択的に該当のゲートラインがオンされた場合に該当のタッチ感知部TS側のリードアウト配線115で電流が感知されるので、リードアウト配線115は選択的にデータライン方向にのみ設けられても、センシングされた電流値がどのゲートラインから感知されるかによってX、Y位置両方の位置感知が可能である。
この場合、タッチ感知部において、スイッチングトランジスタの電流感知時に、タッチと判断する時には、液晶表示装置に備えられた素子の寄生容量を勘案して定める。例えば、SN比(Signal to Noise Ratio)が高い場合は、センシングキャパシタの静電容量変化(ΔCsen)が10〜20%と低い水準もタッチと判断できるが、SN比が低いと、20%以上の高い水準である場合にのみタッチと判断することができる。本発明の液晶表示装置は、タッチ感知部及びリードアウト配線の構成を最適化したもので、寄生容量水準を下げ、パネルのSN比を高くしたため、静電容量の変化が約10〜20%水準の場合にタッチと判断することができる。
一方、以上では具体的な実施例及び添付の図面を参照して本発明を説明してきたが、これら限定されず、本発明の技術的思想を逸脱しない範囲内で様々置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明白である。
101:ゲートライン
101a:ゲート電極
102:データライン
102a:ソース電極
102b:ドレイン電極
103:画素電極
105,134:半導体層
106:共通ライン
106a:‘U'字状パターン
106b:連結パターン
107:ゲート絶縁膜
108:保護膜
111a:ゲート電極パターン
111b,111c:ゲート金属パターン
111d:ゲート延長金属
111e,111f:駆動電圧連結パッド
113a〜113f:コンタクト部
115:リードアウト配線
115a:ドレイン電極パターン
115b:ソース電極パターン
121:スイッチングライン
121a,121b:突出パターン
125a,125b,125d:データ連結パターン
125c:データ金属パターン
200:第2基板
201:ブラックマトリクス層
202:カラーフィルタ層
203:共通電極
210,310:センシングスペーサ
220、320:ギャップ維持スペーサ
230,330:押しつぶし防止スペーサ

Claims (22)

  1. 第1基板及び第2基板と、
    互いに交差して画素領域を定義するために前記第1基板上に形成されたゲートライン及びデータラインと、
    前記ゲートラインとデータラインとの交差部に形成されたピクセルトランジスタと、
    前記画素領域に形成された画素電極と、
    前記画素電極に接続された第1ストレージキャパシタと、
    前記第1基板に前記ゲートラインと平行して形成されたスイッチングラインと、
    前記第1基板に前記データラインと平行して形成されたリードアウトラインと、
    前記第1基板に、前記スイッチングラインに接続された第1突出パターン、 前記第1突出パターンを覆うゲート絶縁膜、及び前記データラインと 同一層で形成されたデータ金属パターンを含む 第2ストレージキャパシタと、
    前記第2ストレージキャパシタに接続されたゲート電極、前記リードアウトラインに接続されたドレイン電極、及び駆動電圧ラインに接続されたソース電極を含むスイッチングトランジスタと、
    第2基板に形成された第1コラムスペーサと、
    前記第1コラムスペーサを含む前記第2基板上に形成され、前記第2ストレージキャパシタのデータ金属パターンとの間にセンシングキャパシタを形成する共通電極と、
    を含むことを特徴とする液晶表示装置。
  2. 前記第1突出パターンが前記データ金属パターンとオーバーラップすることを特徴とする、請求項1に記載の液晶表示装置。
  3. 前記スイッチングトランジスタのゲート電極及び前記スイッチングラインに接続された抵抗をさらに含むことを特徴とする、請求項1に記載の液晶表示装置。
  4. 前記第1突出パターン、前記スイッチングラインから突出するように形成されたことを特徴とする、請求項1に記載の液晶表示装置。
  5. 前記第2基板の非画素領域に形成されたブラックマトリクス層と、
    前記第2基板の画素領域に形成されたカラーフィルタ層と、
    前記第1基板と第2基板との間のギャップを維持するために前記第2基板上に形成され、前記第1基板の最上面と接した第2コラムスペーサと、
    押しつぶしを防止するために前記第2基板上に形成され、 前記第1基板の最上面から離間された第3コラムスペーサと、
    前記第1基板と第2基板との間に形成されたギャップを充填する液晶層と、
    をさらに含むことを特徴とする、請求項1に記載の液晶表示装置。
  6. 前記センシングキャパシタが、前記共通電極、前記液晶層、及び前記データ金属パターンを含んで形成されていることを特徴とする、請求項に記載の液晶表示装置。
  7. 前記 第 1 基板上に 前記 データ金属パターンを覆うように、保護膜をさらに含むことを特徴とする、請求項に記載の液晶表示装置。
  8. 前記共通電極、前記第2及び第3コラムスペーサ上に形成されていることを特徴とする、請求項に記載の液晶表示装置。
  9. 前記第2及び第3コラムスペーサ、共通電極上に形成されていることを特徴とする、請求項に記載の液晶表示装置。
  10. 前記第1ないし第3コラムスペーサの高さが互いに同じであることを特徴とする、請求項に記載の液晶表示装置。
  11. 前記第2コラムスペーサの高さ、前記第1コラムスペーサの高さよりも大きいことを特徴とする、請求項に記載の液晶表示装置。
  12. 前記第2コラムスペーサの高さ、前記第3コラムスペーサの高さよりも大きいことを特徴とする、請求項に記載の液晶表示装置。
  13. 第1基板及び第2基板と、
    前記第2基板上に形成されたセンシングスペーサと、
    前記センシングスペーサを含んだ前記第2基板上に形成された共通電極
    前記第1基板と第2基板との間に形成された誘電体、及び前記第1基板上に形成された第1金属パターンと、
    前記第1基板に一方向に形成されたスイッチングラインと、
    前記第1基板に 前記スイッチングラインと 交差して形成されたリードアウトラインと、
    前記第1基板に, 前記スイッチングラインに接続された第1 金属パターン、 前記 第1金属パターンを覆うゲート絶縁膜、及び 前記 第1金属パターンとオーバーラップするように 前記 ゲート絶縁膜上に形成された 第2金属パターンを含むストレージキャパシタと、
    前記ストレージキャパシタに接続されたゲート電極、前記リードアウトラインに接続されたドレイン電極、及び駆動電圧ラインに接続されたソース電極を含むスイッチングトランジスタと、
    前記共通電極と前記ストレージキャパシタの 第2金属パターンとの間に形成されたセンシングキャパシタと、
    を含むことを特徴とするタッチセンシング装置。
  14. 第1基板及び第2基板を形成する段階と、
    画素領域を定義するために、前記第1基板上にデータライン及びゲートラインを形成する段階と、
    前記ゲートラインとデータラインとの交差部にピクセルトランジスタを形成する段階と、
    前記画素領域に画素電極を形成する段階と、
    前記画素電極に接続されるように第1ストレージキャパシタを形成する段階と、
    前記第1基板上に前記ゲートラインと同一層に平行してスイッチングラインを形成する段階と、
    前記第1基板上に前記データラインと同一層に平行してリードアウトラインを形成する段階と、
    前記第1基板上に、 前記スイッチングラインに接続された第1突出パターン、 前記 第1突出パターン を覆うゲート絶縁膜、及び 前記データラインと 同一層で 形成されたデータ金属パターンを含む第2ストレージキャパシタを形成する段階と、
    前記第2ストレージキャパシタに接続されたゲート電極、前記リードアウトラインに接続されたドレイン電極、及び駆動電圧ラインに接続されたソース電極を含むスイッチングトランジスタを形成する段階と、
    前記第2基板上に第1コラムスペーサを形成する段階と、
    前記第1コラムスペーサを含む前記第2基板上に共通電極を形成して、 前記第2ストレージキャパシタのデータ金属パターンとの間にセンシングキャパシタを形成する段階と、を含むことを特徴とする液晶表示装置の製造方法。
  15. 前記第1突出パターンを前記データ金属パターンとオーバーラップするように形成することを特徴とする、請求項14に記載の液晶表示装置の製造方法。
  16. 前記スイッチングトランジスタのゲート電極及び前記スイッチングラインに接続された抵抗を形成する段階をさらに含むことを特徴とする、請求項14に記載の液晶表示装置の製造方法。
  17. 前記第1突出パターンは、前記スイッチングラインから突出するように形成されたことを特徴とする、請求項14に記載の液晶表示装置の製造方法。
  18. 前記第2基板の非画素領域にブラックマトリクス層を形成する段階と、
    前記第2基板の画素領域にカラーフィルタ層を形成する段階と、
    前記第1基板と第2基板との間のギャップを維持するために、第2基板上に, 前記第1基板の最上面と接した第2コラムスペーサを形成する段階と、押しつぶしを防止するために前記第2基板上に、 前記第1基板の最上面から離間された第3コラムスペーサを形成する段階と、
    前記第1基板と第2基板との間に形成されたギャップを充填する液晶層を形成する段階と、をさらに含むことを特徴とする、請求項14に記載の液晶表示装置の製造方法。
  19. 前記第2及び第3コラムスペーサ上に共通電極形成することを特徴とする、請求項18に記載の液晶表示装置の製造方法。
  20. 前記第2及び第3コラムスペーサ前記共通電極上に形成することを特徴とする、請求項18に記載の液晶表示装置の製造方法。
  21. 前記第1ないし第3コラムスペーサの高さが互いに 同じであることを特徴とする、請求項18に記載の液晶表示装置の製造方法。
  22. 前記第2コラムスペーサの高さが前記第1コラムスペーサの高さよりも大きいことを特徴とする、請求項18に記載の液晶表示装置の製造方法。
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