JP5137550B2 - 情報処理装置及びその制御方法 - Google Patents
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Description
まず、図1A及び図1Bを参照して、本実施形態に係るMFPの構成について説明する。図1Aは、本実施形態に係るMFP10の構成例を示す図である。
次に、図14及び図17に示す比較例である情報処理装置1400、1700を参照して、本実施形態に係る情報処理装置との差異について説明する。ここでは、本発明の特徴部分となるSOC及びメモリの差異について説明する。
次に、図2を参照して、本実施形態に係る書き込み制御について説明する。図2は、本実施形態に係る書き込み制御の処理手順を示す図である。以下に説明する制御は、SOC1310によって統括的に制御される。なお、ここでMFP10は、電源が投入され、各種初期化処理が実行されたスタンバイ状態であるとする。
次に、図3を参照して、本実施形態に係る読み込み制御について説明する。図3は、本実施形態に係る読み込み制御の処理手順を示す図である。以下に説明する制御は、SOC1310によって統括的に制御される。なお、ここでMFP10は、電源が投入され、各種初期化処理が実行されたスタンバイ状態であるとする。
EEPROM1=EEPROM2
EEPROM1=EEPROM3
EEPROM2=EEPROM3
となり、すべて一致したので、EEPROM1とEEPROM2とEEPROM3のデータは正常であると判定される。
EEPROM1≠EEPROM2
EEPROM1≠EEPROM3
EEPROM2=EEPROM3
となる。シリアルEEPROM1280とシリアルEEPROM1290が一致したことより、シリアルEEPROM1270のデータにノイズが混入した可能性が高い。しかし、シリアルEEPROM1280とシリアルEEPROM1290のデータは正常である可能性が高い。
つまり比較結果は、
EEPROM1≠EEPROM2
EEPROM1≠EEPROM3
EEPROM2≠EEPROM3
となり、EEPROM1とEEPROM2とEEPROM3はすべて一致しないことをあらわしている。
図3に示す読み込み制御が終了すると、ASICシリアルメモリコントローラ1320がCPU1100へ割り込みを発生させで判定結果フラグの内容を伝達するか、又はCPU1100がポーリングして判定結果フラグを参照する。その後、CPU1100は、判定結果フラグとデータ保存値を読み取って、機器の動作として適切な処理を行う。
1100:CPU
1190:ASICバスコントローラ
1200:ASICDRAMコントローラ
1270:シリアルEEPROM1
1280:シリアルEEPROM2
1290:シリアルEEPROMN
1310:SOC
1320:ASICシリアルメモリコントローラ
1330:データ保存部1
1340:データ保存部2
1350:データ保存部N
1360:IF1
1370:IF2
1380:IFN
1390:演算判定部
1391:判定部
1392:データ推定部
1393:修復部
1394:カウンタ
1395:有効上位ビット抽出部
1396:有効下位ビット抽出部
1397:結合部
1398:比較部
Claims (6)
- 複数の記憶手段と、
前記複数の記憶手段の各々へ同一のデータを書き込む際に各記憶手段へのデータの書き込みを予め定められた時間ずつずらして開始させる書込手段であって、特定の記憶手段への前記同一のデータの書き込みが終了する前に他の記憶手段への前記同一のデータの書き込みを開始させる書込手段と、
前記複数の記憶手段の各々に書き込まれた前記同一のデータを読み出す読出手段と、
前記複数の記憶手段の各々から前記読出手段が読み出した前記同一のデータのうち2つのデータの組み合わせを全ての組み合わせについて選択し、選択した各組み合わせの2つのデータが一致しているか否かをビット単位で判定する判定手段と、
前記全ての組み合わせのうち少なくとも1つの組み合わせが一致していると前記判定手段により判定される場合は該一致した組み合わせのデータを正常なデータとして推定する第1データ推定手段と、
前記組み合わせの全てが不一致であると前記判定手段により判定される場合は不一致となるビット数の最も多い組み合わせの2つのデータのうち、先に前記書込手段により書き込まれたデータの上位から所定ビット数分のデータと、後に前記書込手段により書き込まれたデータの下位から前記所定ビット数分のデータとに基づいて正常なデータを推定する第2データ推定手段と
を備えることを特徴とする情報処理装置。 - 前記第2データ推定手段は、前記上位から所定ビット数分のデータと、前記下位から前記所定ビット数分のデータから予測データを生成し、該予測データが前記不一致となるビット数の最も少ない組み合わせの2つのデータと一致している場合に、該予測データを正常なデータとして推定することを特徴とする請求項1に記載の情報処理装置。
- 前記上位から前記所定ビット数分のデータは、不一致となるビットのうち最下位のビットよりも上位ビットのデータであり、
前記下位から前記所定ビット数分のデータは、不一致となるビットのうち最上位のビットよりも下位ビットのデータであることを特徴とする請求項1又は2に記載の情報処理装置。 - 前記予め定められた時間とは、データがN(Nは自然数)ビットである場合に、前記記憶手段に対してN/2+1ビット分の書き込みに要する時間であることを特徴とする請求項1乃至3の何れか1項に記載の情報処理装置。
- 前記第1データ推定手段又は前記第2データ推定手段により推定された前記正常なデータを前記書込手段によって再び各記憶手段に書き込ませることによりデータを修復する修復手段をさらに備えることを特徴とする請求項1乃至4の何れか1項に記載の情報処理装置。
- 複数の記憶手段を備える情報処理装置の制御方法であって、
前記複数の記憶手段の各々へ同一のデータを書き込む際に各記憶手段へのデータの書き込みを予め定められた時間ずつずらして開始させる書込ステップであって特定の記憶手段への前記同一のデータの書き込みが終了する前に他の記憶手段への前記同一のデータの書き込みを開始させる書込ステップと、
前記複数の記憶手段の各々に書き込まれた前記同一のデータを読み出す読出ステップと、
前記複数の記憶手段の各々から読み出した前記同一のデータのうち2つのデータの組み合わせを全ての組み合わせについて選択し、選択した各組み合わせの2つのデータが一致しているか否かをビット単位で判定する判定ステップと、
前記全ての組み合わせのうち少なくとも1つの組み合わせが一致していると前記判定ステップにて判定される場合は該一致した組み合わせのデータを正常なデータとして推定する第1データ推定ステップと、
前記組み合わせの全てが不一致であると前記判定ステップにて判定される場合は不一致となるビット数の最も多い組み合わせの2つのデータのうち、先に前記書込ステップにて書き込まれたデータの上位から所定ビット数分のデータと、後に前記書込ステップにて書き込まれたデータの下位から前記所定ビット数分のデータとに基づいて正常なデータを推定する第2データ推定ステップと
を実行することを特徴とする情報処理装置の制御方法。
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