JP5130843B2 - 半導体装置 - Google Patents
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Description
これを防止するために、図7に示す誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用がなされており、自動車向け半導体装置においても前記分離構造を用いて素子の微細化・統合化を進め、半導体チップに形成されるパワー半導体素子や制御回路の縮小化を図っている。尚、図中の符号で2は半導体基板、3はn型半導体領域、8は保護ダイオードのアノード電極、9aはカソード電極、15はp型アノード領域、16はn型カソード領域、22、23は誘電体分離構造の絶縁膜、25は出力段MOSFET26などが形成される素子領域である。
自動車向け半導体装置では、ESD耐量などのサージ耐量やノイズ耐量に対して特に要求が厳しく、誘電体分離構造や接合分離構造を用いて容易に形成できる横型のサージ保護素子では半導体チップに占める面積が大きくなり、そのため半導体チップが大きくなる。それを防止するために、サージ保護素子である保護ダイオードや抵抗・コンデンサを半導体チップ内に形成しないで、外付けにしてチップ面積を小さくして、高サージ耐量を実現させる例が多い。
図9は、保護ダイオードを出力段MOSFETのサージ保護に用いた場合の接続図であり、図10は、保護ダイオードを車載用パワーIC(IC55)の入力サージ保護に用いた場合の接続図である。図9の出力段MOSFET26のドレイン端子Dまたは図10のIC55の入力端子60に正サージ電圧が印加されると、サージ保護素子である保護ダイオード51が先にブレークダウン(アバランシェに突入)するため、出力段MOSFET26またはIC55はサージ電圧から保護される。
また、特許文献1には、ショットキー接触型FETのソース電極とドレイン電極をカソード電極として電気的に短絡し、ショットキー接触するゲート電極をアノード電極とする横型のショットキーバリアダイオードが開示されている。
また、特許文献3には、静電気保護ダイオードの動作抵抗を低減するために、pnダイオードを構成するp領域とn領域の濃度勾配を制御し、さらにその動作抵抗がアバランシェ電流の増加に対して負性抵抗とならないようにすることが開示されている。
この様な要求に対し、ESDなどのサージ保護素子51として縦型のpnダイオードを用いた場合でもESDなどのサージ耐量を確保するために、その専有面積(図8のp+n+接合28の面積)を大きくする必要があり、これによりチップ面積も大きくなる。
また、前記特許文献1、2では、サージ保護素子としてのショットキーバリアダイオードの記載はあるが、縦型のショットキーバリアダイオードのショットキー接合部の面積を大きくするために、そのショットキー接合部が横型のMOSFETやICなどが形成された素子領域の直下の位置に重なるように形成されることは記載されていない。
さらに、前記特許文献3には、保護ダイオードとして縦型のpnダイオード(接合型)について記載されているが、横型のMOSFETやICが形成された素子領域の直下の位置に重なるようにこの保護ダイオードが形成されることや保護ダイオードがショットキーバリアダイオードであることなどについては記載されていない。
この発明の目的は、前記の課題を解決して、チップ面積の増加を伴うことなく高サージ耐量の半導体装置を提供することにある。
また、第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物濃度が高濃度の第2導電型の第1半導体領域と、前記第2半導体領域とショットキー接合する金属電極とを有する構成とする。
また、第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物濃度が高濃度の第2導電型の第1半導体領域と、前記半導体基板とオーミック接合(接触)し、前記第2半導体領域とショットキー接合する金属電極とを有する構成とする。
また、前記第2半導体領域と前記半導体基板で形成されるpn接合の露出部に絶縁膜を形成するとよい。
また、前記半導体層もしくは前記第2半導体領域の表面不純物濃度が1×1017cm-3以下であるとよい。
また、前記第1半導体領域を形成する代わりに、前記半導体基板の第1主面から前記半導体層もしくは前記第2半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填するとよい。
また、前記ショットキーバリアダイオードを形成する裏面金属電極を半導体基板の裏面とオーミック接触させることで、半導体基板をGND電位等に固定できて、出力段MOSFETやICなどの素子動作を安定化させることができる。
その結果、高いサージ電圧が印加された場合でも素子の誤動作や破壊を防止し、安定した動作が確保できる高いサージ耐量を有する半導体装置を提供することができる。
(1)p型半導体基板1の裏面にエピタキシャルにより形成する。
(2)p型半導体基板1裏面に不純物注入と拡散により形成する。
の方法などがあるが、逆に低濃度n型半導体基板を用い
(3)低濃度n型半導体基板(n型半導体層11に相当)の表面にエピタキシャルによりp型半導体層(p型半導体基板1に相当)を形成する。
(4)低濃度n型半導体基板(n型半導体層11に相当)の表面にp型不純物注入と拡散によりp型半導体層(p型半導体基板1に相当)を形成する。
などp型半導体基板1に相当する部分を形成する方法としても構わない。
尚、ショットキーバリアダイオード31の耐圧はp型半導体基板1と低濃度n型半導体層11および高濃度n型拡散領域13からなる寄生pnダイオードの耐圧よりも低く設計する必要がある。これは、カソード電極(表面金属電極7)にプラス、アノード電極(裏面金属電極6)にマイナスの正のサージ電圧が印加された場合、サージ保護素子であるショットキーバリアダイオード31が先にブレイクダウンしてショットキーダイオード31の方にアバランシェ電流が確実に流れ、出力段MOSFET34やICを形成した素子領域32にアバランシェ電流が流れ込まないようにするためである。
本実施例の場合、出力段MOSFET34や複数のデバイスが形成・配線接続されICが形成される素子領域32の直下も含め裏面側全域がサージ保護素子となり、図8で示した縦型pnダイオードと比べて面積が非常に大きいために、ショットキーバリアダイオード31の動作抵抗(アバランシェ時の電圧の立ち上がり抵抗:ΔV/ΔI)が小さくなり、サージ耐量は非常に大きくなる。また素子領域32の裏面がショットキーバリダイオード31として利用されるため、チップ面積の増加を抑えることができる。
尚、図中のKはカソード端子、Aはアノード端子、Sはソース端子、Gはゲート端子、Dはドレイン端子である。
この低濃度n型半導体領域12を素子領域32の直下の箇所と重なるように形成することで、ショットキーバリアダイオード31の面積を大きくすることができる。ショットキーバリアダイオード31の面積が大きくできることで、高サージ耐量を確保することができる。また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えることができる。
低濃度n型半導体領域12の表面濃度を1×1017cm-3以下とし、裏面金属電極6をモリブデン(Mo)電極とすることでショットキー接合6aが形成される。尚、裏面金属電極6の材料をパラジウム、アルミニウム、クロム、チタンまたはニッケルなどの材質に代えてもショットキー接合とすることができる。また、低濃度n型半導体領域12の表面濃度を1×1017cm-3以下とするとよい。
また、裏面金属電極6と接触するp型半導体基板1の裏面の不純物濃度を1×1018cm-3以上の高濃度の拡散領域(高濃度p型拡散領域1a)を形成することでオーミック接合の抵抗成分を極めて小さくすることができるので望ましい。この高濃度p型拡散領域1aは、p型半導体基板1をGND電位に固定させることが目的なので、低濃度n型半導体領域12を形成した以外の箇所の全面に形成する必要はなく、図の点線で示すように一箇所局部的に形成することで充分である。
この低濃度n型拡散領域12を素子領域32の直下の位置と重なるように形成する。この場合、p型半導体基板1の裏面側に面積の大きなショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えながら、高サージ耐量を確保できる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bしているため、p型半導体基板1の電位がGND電位等に固定され、出力段MOSFET34やICの動作を安定させることができる。
これは低濃度n型拡散領域12の拡散深さが浅いときに、高濃度n型拡散領域13が低濃度n型拡散領域12を貫通した場合や、最初に高濃度n型拡散領域13を形成し、この高濃度n型拡散領域13が露出するまでp型半導体基板1の裏面を研削し、その後で低濃度n型拡散領域12を形成する場合などを想定している。
高濃度n型拡散領域13が裏面に露出すると、裏面金属電極6とオーミック接合6bになるため、この箇所を絶縁膜21で被覆し、裏面金属電極6と接触しないようにする。
この低濃度n型拡散領域12を素子領域32の直下の位置と重なるように形成することで、チップの面積を広げることなく、ショットキーバリアダイオード31の面積を大きくすることができる。ショットキーバリアダイオード31の面積が大きくなることで、高サージ耐量が確保できる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bになるため、p型半導体基板1の電位がGND電位等に固定され出力段MOSFET34やICの動作を安定させることができる。
また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31の一部が形成されるため、チップ面積の増加を抑えることができる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bになっているため、p型半導体基板1の電位がGND電位等に固定されICの回路動作を安定させることができる。
また、素子領域32の直下の位置に重なるようにショットキーバリアダイオード31が形成されるため、チップ面積の増加を抑えることができる。
また、p型半導体基板1と裏面金属電極6がオーミック接合6bとなるため、p型半導体基板1の電位がGND電位等に固定され出力段MOSFETやICの動作を安定させることができる。
1a 高濃度p型拡散領域
6 裏面金属電極
6a ショットキー接合
6b オーミック接合
7 表面金属電極
11 低濃度n型拡散層
12 低濃度n型拡散領域
13 高濃度n型拡散領域
14 n型コンタクト領域
21、36 絶縁膜
31 ショットキーバリアダイオード
32 素子領域
33 n型ウェル領域
34 出力段MOSFET
35 トレンチ溝
37 導電体
38 プラグ
39 入力端子
Claims (7)
- 第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第2主面に向って投影した箇所を含み前記半導体基板の第2主面の表面層に形成される第2導電型の半導体層と、前記素子領域と離して前記第1主面から前記半導体層に接し該半導体層より不純物高濃度で形成される第2導電型の第1半導体領域と、前記半導体層とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物高濃度の第2導電型の第1半導体領域と、前記第2半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 第1導電型の半導体基板の第1主面の表面層に半導体素子もしくは集積回路が形成された素子領域を有する半導体装置において、
前記素子領域を前記半導体基板の第2主面に向って投影した箇所と重なり前記半導体基板の第2主面の表面層に選択的に形成される第2導電型の第2半導体領域と、前記素子領域と離して前記半導体基板の第1主面から前記第2半導体領域に接するように形成される該第2半導体領域より不純物高濃度の第2導電型の第1半導体領域と、前記半導体基板とオーミック接合し、前記第2半導体領域とショットキー接合する金属電極とを有することを特徴とする半導体装置。 - 前記第1半導体領域が前記半導体基板の第2主面に達し、前記第1半導体領域が達した箇所面を絶縁膜で被覆することを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第2半導体領域と前記半導体基板で形成されるpn接合の露出部に絶縁膜を形成することを特徴とする請求項2〜4のいずれか一項に記載の半導体装置。
- 前記半導体層もしくは前記第2半導体領域の表面不純物濃度が1×1017cm-3以下であることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
- 前記第1半導体領域を形成する代わりに、前記半導体基板の第1主面から前記半導体層もしくは前記第2半導体領域に達するトレンチ溝を形成し、該トレンチ溝を高不純物濃度のポリシリコンもしくは導電膜で充填することを特徴とする請求項1〜7のいずれか一項に記載の半導体装置。
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