JP5127345B2

JP5127345B2 - ディジタルフィルタ

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Publication number: JP5127345B2
Application number: JP2007195649A
Authority: JP
Inventors: 良明小西; 隆嗣杉原; 隆司水落; 茂樹小浜; 克幸元吉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-07-27
Filing date: 2007-07-27
Publication date: 2013-01-23
Anticipated expiration: 2027-07-27
Also published as: JP2009033502A

Description

この発明は、ルックアップテーブル方式のＦＩＲ（Finite-duration Impuls-Response：有限時間インパルス応答）フィルタなどのディジタルフィルタに関するものである。

伝送速度の高速化及び距離の延伸化が進む光通信においては、分散補償技術は必須要素となっている。特に、４０ギガビット以上のビットレートでは、数十ｋｍ程度の伝送距離のシステムでも不可欠な技術である。また、現在、無線や有線システムにおいて使用されるディジタル信号処理技術を光変復調にも適用する研究が盛んに行われており、その中でもプリコーディング又はプリコンペンセーションと呼ばれる送信側における分散補償技術が有望視されている。このプリコーディングは、送信側において、伝送路における分散による信号歪を打ち消すように予め変調をかけておく方式であり、任意の送信波形を生成するためにディジタルフィルタを必要とする。

図５は、従来のＦＩＲフィルタの構成を示す回路図である。プリコーディングに用いるＦＩＲフィルタや、トランスバーサルフィルタ等と呼ばれるディジタルフィルタは、図５に示すように、１クロック遅延器（Ｄ）９ａ―１〜９ａ―８によりシリアル入力信号Ｉにｎ（＝８）段の遅延を加えて入力信号系列Ｉ_１〜Ｉ_８を生成する。乗算器９ｂ―１〜９ｂ―８により入力信号系列Ｉ_１〜Ｉ_８をそれぞれ係数ｃ１〜ｃ８で乗算してから、加算器９ｃで加算した結果を出力Ｏとして算出する。各図中で、“ＦＡＮＯＵＴ”で表記される記号は、信号を複製して、分岐していることを示し、各構成要素に矢印で接続されている線のみがその構成要素への入力を示す。

図５のｎ段遅延がＦＩＲフィルタのタップ数ｎに相当する。光通信では数十ギガシンボル／秒を越える高速シンボルレートを扱うため、通常、数百ビットの並列展開を行い、回路の処理速度を落として処理を行っている。乗算器は回路規模が大きいため、単純に並列化すると全体では莫大なゲート回路が必要になる。

図６は、従来のルックアップテーブル方式のＦＩＲフィルタの構成を示す回路図である。図６に示すように、加算器９ｃの代わりに、入力信号系列Ｉ_１〜Ｉ_８をメモリアドレスとして、予め入力信号と係数を乗算した結果を格納したメモリ９ｄを用意し、メモリアクセスにより乗算結果を出力するルックアップテーブル方式を使用することで、乗算器を使用せずにＦＩＲフィルタを実現することも可能である。但し、ルックアップテーブル方式では、ｎ段タップの全ての入力信号系列をアドレスにするとアドレス領域がｎ乗に比例して必要となり、メモリサイズが増大する。この問題を解決するため、従来のルックアップテーブル方式では、タップをいくつかのグループに分割し、グループ毎にメモリを用意することでメモリサイズを減らしていた。

図７は、従来のルックアップテーブル分割方式のＦＩＲフィルタの構成を示す回路図である（例えば、特許文献１参照）。図７に示すように、ｎ個あるタップを８個ずつの組０から組ｍまでｍ＋１組に分割する。この場合、メモリ個数自体はｍ＋１個に増えるが、個々のメモリサイズは２＾８のアドレス領域になり、メモリ全体量は一つのルックアップテーブルで構成した場合と比較して、（ｍ＋１）／（２＾（ｍ−７））に低減される。なお、演算子“＾”は、べき乗を表す。

特開２００５−１９８２８７号公報

図８は、従来の並列展開したＦＩＲフィルタの構成を示す回路図である。この図８は、並列展開数ｐ＝８ビット、タップ数ｑ＝４ビットとした場合の並列化ＦＩＲフィルタを示す。図８に示すように、１クロック遅延素子（Ｄ）４ａ−１〜４ａ−８と、４ビットＦＩＲフィルタ（Ｆ）４ｂ−１〜４ｂ−８と、シリアル入力Ｉをパラレル入力Ｉ_１〜Ｉ_８に時分割分離する時分割分離回路４ｃと、パラレル出力Ｏ_１〜Ｏ_８をシリアル出力Ｏに時分割多重する時分割多重回路４ｄとが設けられている。並列化されたＦＩＲフィルタ（Ｆ）４ｂ−１〜４ｂ−８の乗算、加算係数は全て同じである。

図９は、図８の従来の並列展開したＦＩＲフィルタの動作を示すタイミングチャートである。シリアル入力データを並列展開数ｐビットで時分割分離して処理すると、図８に示すように、パラレル出力Ｏ_１〜Ｏ_８個々に１ビットずつずれたＦＩＲ演算結果が必要になるため、ＦＩＲフィルタはｐ個必要になる。

図９では４タップＦＩＲフィルタ（Ｆ）の入力をＳ（Ｘ）、Ｓ（Ｘ＋１）、Ｓ（Ｘ＋２）、Ｓ（Ｘ＋３）とした場合のＦＩＲフィルタ出力をＭ(Ｓ（Ｘ）、Ｓ（Ｘ＋１）、Ｓ（Ｘ＋２）、Ｓ（Ｘ＋３）)またはＮ（Ｘ）として表している。カッコ内の数字はシリアル入力、出力データが動作するシリアルクロックでの時間を表す。

図８における各ＦＩＲフィルタ（Ｆ）は、８並列展開されたパラレル入力信号から、シリアルクロックで８クロックずつずれたＦＩＲフィルタ出力を生成する。例えば、ＦＩＲフィルタ（Ｆ）４ｂ−１は、Ｍ（Ｓ（１）、Ｓ（２）、Ｓ（３）、Ｓ（４））を出力し、シリアルクロックで８クロック後にＭ（Ｓ（９）、Ｓ（１０）、Ｓ（１１）、Ｓ（１２））を、ＦＩＲフィルタ（Ｆ）４ｂ−１は、Ｍ（Ｓ（２）、Ｓ（３）、Ｓ（４）、Ｓ（５））を出力し、シリアルクロックで８クロック後にＭ（Ｓ（１０）、Ｓ（１１）、Ｓ（１２）、Ｓ（１３））を出力する。これらの８つのＦＩＲフィルタ出力を時分割多重回路４ｄで多重することで、出力Ｏにシリアルクロックで１クロック毎にずれたＦＩＲフィルタ出力が得られ、図５から図７までに示すシリアルＦＩＲフィルタと等価な動作をする。

さらに、ルックアップテーブル分割方式では、メモリサイズが低減される代わりに、メモリ個数が増加する。例えば、高速なスループットが必要な光通信用ディジタル回路において５１２ビット並列展開し、タップｑ個毎にメモリ分割すると、必要となるメモリ数は５１２×（ｎ／ｑ）個になり、メモリ個数が大幅に増えるという問題点があった。

ＡＳＩＣなどのＬＳＩ設計においてはメモリ数の増加に伴い回路規模が増加すると、必要とするチップサイズも大きくなりコストが上昇する。さらに、ＬＳＩ技術は線幅の狭線化が進み集積度の上昇が続いているものの、歩留まりの問題等から実装可能な最大チップサイズに限界があり、実質上光通信において必要となるディジタルフィルタが実現できない可能性もある。

この発明は、上述のような課題を解決するためになされたもので、その目的は、ルックアップテーブルをフリップフロップのような遅延素子で構成し、出力を分岐して並列化ＦＩＲフィルタとして使用することにより全体の回路サイズを低減することができるディジタルフィルタを得るものである。

この発明は、シリアル入力から時分割分離されたｐ（ｐは並列展開数）個のパラレル入力を出力する時分割分離回路と、前記ｐ個のパラレル入力に単位時間をそれぞれ与えるｐ個の遅延素子と、各々がルックアップテーブルの１アドレスに相当するフィルタ演算結果のデータを保持するｒ（タップ数がｋである場合、ｒ＝２＾ｋ）個の記憶素子と、前記ｐ個のパラレル入力及び前記ｐ個の遅延素子の出力を並べた信号の中からｋビット分を、１ビットずつずらしたものを選択信号として用い、前記ｒ個の記憶素子の出力から分岐された信号を選択してｐ個のパラレル出力をそれぞれ出力するｐ個のセレクタと、前記ｐ個のパラレル出力を時分割多重してシリアル出力として出力する時分割多重回路とを備えたことを特徴とするディジタルフィルタにある。

この発明に係るディジタルフィルタは、全体の回路サイズを低減することができるという効果を奏する。

実施の形態１．
この発明の実施の形態１に係るディジタルフィルタについて図１から図４までを参照しながら説明する。図１は、この発明の実施の形態１に係るディジタルフィルタの構成を示す回路図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。

図１において、この発明の実施の形態１に係る並列化ルックアップテーブル方式のＦＩＲフィルタは、時分割分離回路１ａと、フリップフロップなどの単位時間を与える遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐ（ｐは並列展開数）と、記憶素子（Ｅ）１ｃ−１〜１ｃ−ｒ（タップ数がｋである場合、ｒ＝２＾ｋ）と、セレクタ１ｄ−１〜１ｄ−ｐと、時分割多重回路１ｅとが設けられている。なお、演算子“＾”は、べき乗を表す。

つづいて、この実施の形態１に係るＦＩＲフィルタの動作について図面を参照しながら説明する。図２は、この発明の実施の形態１に係るＦＩＲフィルタの構成（並列展開数ｐ＝４、タップ数ｋ＝４とした場合）を示す図である。図３は、図２に示すセレクタで選択するアドレスの４ビット値、記憶素子及びそれらの格納値の対応を表す図である。図４は、図２のＦＩＲフィルタの動作を示すタイミングチャートである。

時分割分離回路１ａは、シリアル入力Ｉから、時分割分離されたパラレル入力Ｉ_１〜Ｉ_ｐを出力する。単位時間を与える遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐには、パラレル入力Ｉ_１〜Ｉ_ｐが入力される。ここで、単位時間とは、並列化ルックアップテーブルの動作速度の逆数で、並列化前のシリアルデータ速度をＦ［Ｈｚ］とすると、ｐ／Ｆ［秒］で表される。

記憶素子（Ｅ）１ｃ−１〜１ｃ−ｒは、並列化ルックアップテーブルを構成し、保持通知を受信すると、入力されるフィルタ演算結果を保持して出力する。各記憶素子（Ｅ）のビット幅はＦＩＲフィルタの演算結果のビット幅であり、各々がルックアップテーブルの１アドレスに相当するデータを保持する。

セレクタ１ｄ−１〜１ｄ−ｐは、パラレル入力Ｉ_１〜Ｉ_ｐ及び遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐの出力の一部を選択信号として用い、各々記憶素子（Ｅ）１ｃ−１〜１ｃ−ｒの出力から分岐された信号を選択して出力する。構成するＦＩＲフィルタのタップ数がｋである場合、ｒ＝２＾ｋとなる。これらのセレクタ１ｄ−１〜１ｄ−ｐのパラレル出力Ｏ_１〜Ｏ_ｐが並列化されたＦＩＲフィルタの演算結果になる。

時分割多重回路１ｅは、セレクタ１ｄ−１〜１ｄ−ｐからのパラレル出力Ｏ_１〜Ｏ_ｐを時分割多重してシリアル出力Ｏとして出力する。

次に、遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐ、記憶素子（Ｅ）１ｃ−１〜１ｃ−ｒ、及びセレクタ１ｄ−１〜１ｄ−ｐ間の信号接続について説明する。

遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐの出力をアドレス１としてセレクタ１ｄ−１の選択信号に、遅延素子（Ｄ）１ｂ−２〜１ｂ−ｐの出力およびパラレル入力Ｉ _１をアドレス２としてセレクタ１ｄ−２の選択信号とする。また、記憶素子（Ｅ）１ｃ−１〜１ｃ−ｒをセレクタ１ｄ−１〜１ｄ−ｐで選択する信号にする。同様に、パラレル入力Ｉ₂〜Ｉ_ｐ及び遅延素子（Ｄ）１ｂ−１〜１ｂ−ｐを並べた信号の中からｋビット分を、１ビットずつずらしたものをセレクタ１ｄ−１〜１ｄ−ｐの選択信号として入力する。

次に、この発明の実施の形態１に係る並列化ルックアップテーブル方式のＦＩＲフィルタが従来のシリアルＦＩＲフィルタと等価であることを説明する。

図２は、図１の並列化ルックアップテーブル方式のＦＩＲフィルタにおいて、並列展開数ｐ＝４、タップ数ｋ＝４とした場合の構成である。遅延素子（Ｄ）１ｂ−１〜１ｂ−４及びセレクタ１ｄ−１〜１ｄ−４は各々４個、記憶素子（Ｅ）１ｃ−１〜１ｃ―１６は１６個配置される。

図３は、図２に示すセレクタ１ｄ−Ｘで選択するアドレスの４ビット値、記憶素子１ｃ−１〜１ｃ―１６及びそれらの格納値の対応を表す。ここで、Ｘは１から４までの整数である。記憶素子（Ｅ）１ｃ−１には、ＦＩＲフィルタに４ビット値“００００”が入力された場合のフィルタ演算結果を、また、記憶素子（Ｅ）１ｃ−２には、ＦＩＲフィルタに４ビット値“０００１”が入力された場合のフィルタ演算結果をそれぞれ格納する。同様にして、記憶素子（Ｅ）１ｃ−３〜１ｃ−１６には、ＦＩＲフィルタに４ビット値“００１０”〜４ビット値“１１１１”が入力された場合のフィルタ演算結果をそれぞれ格納しておく。図３では、入力４ビット値“ａｂｃｄ”に対するフィルタ演算結果をＭ（ａ、ｂ、ｃ、ｄ）として表している。

図４は、図２に示す並列化ルックアップテーブル方式のＦＩＲフィルタのシリアル入力に“１１０１００１０１１１００１０１”というパタンが入力された時の動作を示すタイミングチャートである。図中、Ｌ（０）はフィルタ演算結果Ｍ（０、０、０、０）に、Ｌ（１）はフィルタ演算結果Ｍ（０、０、０、１）に、Ｌ（２）はフィルタ演算結果Ｍ（０、０、１、０）に、Ｌ（３）はフィルタ演算結果Ｍ（０、０、１、１）に、Ｌ（４）はフィルタ演算結果Ｍ（０、１、０、０）に、Ｌ（５）はフィルタ演算結果Ｍ（０、１、０、１）に、Ｌ（６）はフィルタ演算結果Ｍ（０、１、１、０）に、Ｌ（７）はフィルタ演算結果Ｍ（０、１、１、１）に、Ｌ（８）はフィルタ演算結果Ｍ（１、０、０、０）に、Ｌ（９）はフィルタ演算結果Ｍ（１、０、０、１）に、Ｌ（１０）はフィルタ演算結果Ｍ（１、０、１、０）に、Ｌ（１１）はフィルタ演算結果Ｍ（１、０、１、１）に、Ｌ（１２）はフィルタ演算結果Ｍ（１、１、０、０）に、Ｌ（１３）はフィルタ演算結果Ｍ（１、１、０、１）に、Ｌ（１４）はフィルタ演算結果Ｍ（１、１、１、０）に、Ｌ（１５）はフィルタ演算結果Ｍ（１、１、１、１）にそれぞれ等しい。

図２において、シリアルクロックに同期したシリアル入力“１１０１００１０１１１００１０１”が入力されると、時分割分離回路１ａにおいて、パラレル入力信号Ｉ_１〜Ｉ_４に変換され、並列化クロックに同期した“１１０１”、“００１０”、“１１１０”及び“０１０１”というパタンとなる。

パラレル入力信号Ｉ_１〜Ｉ_４と遅延素子（Ｄ）１ｂ−１〜１ｂ−４からセレクタ１ｄ−１〜１ｄ−４のセレクト信号であるアドレス１〜４が生成される。アドレス１は、図４に示すように、“１０１０”、“１１０１”、“００１０”、“１１１０”となり、セレクタ１ｄ−１からＯ_１として、Ｍ（１、０、１、０）、Ｍ（１、１、０、１）、Ｍ（０、０、１、０）、Ｍ（１、１、１、０）の順に出力される。

同様にして、Ｏ_２としては、Ｍ（０、１、０、１）、Ｍ（１、０、１、０）、Ｍ（０、１、０、１）、Ｍ（１、１、０、０）が、Ｏ_３としては、Ｍ（１、０、１、１）、Ｍ（０、１、０、０）、Ｍ（１、０、１、１）、Ｍ（１、０、０、１）が、Ｏ_４としては、Ｍ（０、１、１、０）、Ｍ（１、０、０、１）、Ｍ（０、１、１、１）、Ｍ（０、０、１、０）が順に出力される。

上記のパラレル出力Ｏ_１〜Ｏ_４を時分割多重回路１ｅにより時分割多重すると、シリアルクロックに同期してシリアル出力Ｏとして、Ｍ（１、１、０、１）、Ｍ（１、０、１、０）、Ｍ（０、１、０、０）、Ｍ（１、０、０、１）、Ｍ（０、０、１、０）、Ｍ（０、１、０、１）、Ｍ（１、０、１、１）、Ｍ（０、１、１、１）、Ｍ（１、１、１、０）、Ｍ（１、１、０、０）、Ｍ（１、０、０、１）、Ｍ（０、０、１、０）の順に出力される。これは入力系列“１１０１００１０１１１００１０１”に対するシリアルＦＩＲフィルタ出力に等しい。

このように、図１に示す並列化ルックアップテーブル方式のＦＩＲフィルタにしても、シリアルＦＩＲフィルタと等価な動作が得られ、ＦＩＲフィルタの並列化処理が可能になる。

ルックアップテーブルをメモリデバイスで構成した場合、リードポートは１または２ポートであり、並列化されたＦＩＲフィルタへのアドレス入力が異なる場合、同時に格納値を取り出すことができない。このため、並列展開数ｐに比例して同じルックアップテーブル格納値を持つメモリデバイスが必要となる。これに対して、この実施の形態１ではＦＡＮＯＵＴされた信号をセレクタにより選択する構成をとるため、並列化された複数のＦＩＲフィルタに対してルックアップテーブル格納値を持つ記憶素子群は１つでよい。

以上のように記憶素子（Ｅ）のＦＡＮＯＵＴを使用することにより、並列化されたＦＩＲフィルタ毎にメモリを用意する必要がなくなるので回路全体での回路規模を削減することが可能である。

なお、この実施の形態１では、ＦＩＲフィルタのタップ数とセレクタのアドレス幅が一致する場合を説明しているが、それに限定されるものではなく、タップをいくつかのグループに分割し、グループ毎にメモリを用意するルックアップテーブル分割方式のＦＩＲフィルタにも適用可能である。

また、この実施の形態１に示した並列化ルックアップテーブル方式は、シリアル入力において１値の入力系列に限定されるものではなく、多値の入力系列に対しても広く適用可能である。

この発明の実施の形態１に係るディジタルフィルタの構成を示す回路図である。この発明の実施の形態１に係るＦＩＲフィルタの構成（並列展開数ｐ＝４、タップ数ｋ＝４とした場合）を示す図である。図２に示すセレクタで選択するアドレスの４ビット値、記憶素子及びそれらの格納値の対応を表す図である。図２のＦＩＲフィルタの動作を示すタイミングチャートである。従来のＦＩＲフィルタの構成を示す回路図である。従来のルックアップテーブル方式のＦＩＲフィルタの構成を示す回路図である。従来のルックアップテーブル分割方式のＦＩＲフィルタの構成を示す回路図である。従来の並列展開したＦＩＲフィルタの構成を示す回路図である。図８の従来の並列展開したＦＩＲフィルタの動作を示すタイミングチャートである。

符号の説明

１ａ時分割分離回路、１ｂ遅延素子、１ｃ記憶素子、１ｄセレクタ、１ｅ時分割多重回路。

Claims

シリアル入力から時分割分離されたｐ（ｐは並列展開数）個のパラレル入力を出力する時分割分離回路と、
前記ｐ個のパラレル入力に単位時間をそれぞれ与えるｐ個の遅延素子と、
各々がルックアップテーブルの１アドレスに相当するフィルタ演算結果のデータを保持するｒ（タップ数がｋである場合、ｒ＝２＾ｋ）個の記憶素子と、
前記ｐ個のパラレル入力及び前記ｐ個の遅延素子の出力を並べた信号の中からｋビット分を、１ビットずつずらしたものを選択信号として用い、前記ｒ個の記憶素子の出力から分岐された信号を選択してｐ個のパラレル出力をそれぞれ出力するｐ個のセレクタと、
前記ｐ個のパラレル出力を時分割多重してシリアル出力として出力する時分割多重回路と
を備えたことを特徴とするディジタルフィルタ。