NO169470B - Selvsynkroniserende gjenoppretter - Google Patents

Description

Oppfinnelsen angår en selvsynkroniserende gjenoppretter i samsvar med innledningen til patentkrav 1.

Ved digital signaloverføring kan der såfremt der ikke foretas kostbare omkodinger, forekomme pulsmønstre med en sjenerende likestrømandel eller med en særlig høy energiandel ved andre diskrete frekvenser. For å unngå disse pulsmønstre blir det digitale signal som skal overføres, på sendesiden omkastet med en pseudotilfeldig sekvens ved hjelp av en modulo-2-addisjon. På mottagningssiden følger så gjenoppretting ved hjelp av en ytterligere modulo-2-addisjon med den pseudo-tilfeldige sekvens som allerede ble benyttet på sendesiden. Den i den forbindelse nødvendige synkronisering av de pseudo-tilfeldighetsgeneratorer som anvendes på sendesiden og på mottagningssiden, kan omgås med frittløpende og dermed selvsynkroniserende omkaster- og gj enoppretteranordninger.

Den videre utbygning av det digitale talenett har medført nødvendigheten av å oppbygge de nevnte omkaster- og gjenoppretteranordninger for digitale signaler med høy overførings-hastighet .

Fra "Siemens Forschungs- und Entwicklungsberichten", bind 6, 1977, nr. 1, side 1-5 er der kjent en mulighet for å bygge opp omkaster- og gjenoppretteranordninger for PCM-signaler med høy taktfrekvens. I den forbindelse blir PCM-signalene i flere parallelle kanaler omkastet med forholdsvis lav bitfølge-frekvens og først de omkastede signaler sammenfattet til overføringssignalet ved multipleksing. Analogt med dette er det på mottagningssiden anordnet en demultiplekser med påfølgende parallell gjenoppretting i flere kanaler med lav bitfølge-frekvens. En slik løsning fører foruten til stor påkostning til nødvendigheten av å synkronisere multipleksere og demulti-pleksere innbyrdes.

Fra GB-A-1 591 80 5 er det kjent en selvsynkroniserende gjenoppretter med 9 taktede skiftregistertrinn som er inneholdt i 4 gjenopprettertrinn og der henholdsvis kombinert med 2 modulo-2-addisjonsledd, slik at det fås 3 gjenopprettertrinn med 2 skiftregistre og et gjenopprettertrinn med 3 skiftregistre.

Når det gjelder den foreliggende oppfinnelse, består oppgaven altså i å finne frem til en selvsynkroniserende gjenoppretter som også egner seg for overføring av digitale signaler med høy bitfølgefrekvens, og som betinger en redusert påkostning, særlig ved at man kan unnvære en demultiplekserinnretning.

Ifølge oppfinnelsen blir oppgaven løst ved at en selvsynkroniserende gjenoppretter av den innledningsvis nevnte art er videre utbygget med de trekk som er karakterisert i patentkrav 1.

Særlig gunstig ved løsningen ifølge oppfinnelsen er den selv ved lengre gjenopprettere oversiktlige oppbygning av rent digitale ledd som vesentlig letter en integrasjon. Foretrukne videreutviklinger av den i samsvar med oppfinnelsen utførte gjenoppretter for digitale signaler med en opprettingsperiode på 127 eller 31 bit er nærmere spesifisert i patentkravene 2 og 3.

Oppfinnelsen vil i det følgende bli belyst nærmere under henvisning til tegningen. På tegningen viser

fig. 1 koblingen for et enkelt gjenopprettertrinn,

fig. 2 koblingen for en syvtrinnet gjenoppretter og fig. 3 koblingen for en femtrinnet gjenoppretter.

Det gjenopprettertrinn EO som er vist på fig. 1, er en del av en n-trinnet gjenoppretter. Gjenopprettertrinnet inneholder et første og et annet modulo-2-addisjonsledd Al, A2, samt et skiftregistertrinn SR og tjener til gjenoppretting av n-te bit av det omkastede digitale signal Ds. Første inngang på første modulo-2-addisjonsledd Al er tilsluttet Q-utgangen fra skiftregistertrinnet SR i dette gjenopprettertrinn, mens annen inngang på dette addisjonsledd er forbundet med utgangen fra skiftregistertrinnet i m-te gjenopprettertrinn og mottar et digitalt signal Dsx-m fra dette. Utgangen på første modulo-2-addisjonsledd Al er forbundet med første inngang på annet modulo-2-addisjonsledd A2. Annen inngang på dette addisjonsledd er tilsluttet inngangen for n-te bit av det omkastede digitale signal DS og samtidig forbundet med D-inngangen på skiftregistertrinnet SR. Utgangen fra annet modulo-2-addisjonsledd A2 utgjør gjenopprettertrinnets utgang, hvor den gjenopprettede n-te bit av det digitale signal Do kan tas ut. Skiftregistertrinnet SR er taktet med et klokkesignal T som tilsvarer bittakten for de digitale signaler dividert med antall n parallelt arbeidende gjenopprettertrinn. Utgangssignalet fra skiftregistertrinnet blir i tillegg tilført annen inngang på første modulo-2-addisjonsledd hos et ytterligere gjenopprettertrinn. Valget av antall n parallelt arbeidende skiftregistertrinn retter seg i den forbindelse for det første etter den ønskede minskning av arbeidshastigheten, men for det annet også etter den valgte serie-parallellomformer, da antallet av dennes trinnutganger svarer til antallet n av de parallelle gjenopprettertrinn. Ytterligere muligheter kan fremkomme ved at et antall biter av det digitale signal gir et kodeord og derfor blir omformet parallelt. For den videre serielle overføring av det gjenopprettede digitale signal blir en tilsvarende parallell-serieomformer å etterkoble. Serie-parallellomf ormingen og også parallell-serieomformingen behøver i den forbindelse hverken å skje bitsynkront eller ordsynkront. Dette fører til en ytterligere omkosningsreduksjon som sammen med muligheten av å gå over til en enklere og dermed billigere halvlederteknologi letter en integrering av gjenoppretteren ifølge oppfinnelsen. Ved en fastsatt omkasterperiode for de digitale signaler behøver en parallelt arbeidende gjenoppretter samme antall skiftregistertrinn som en serielt arbeidende, mens antall nødvendige modulo-2-addisjonsledd riktignok blir høyere ved den parallelle gjenoppretter.

På fig. 2 ses en selvsynkroniserende gjenoppretter oppbygget av syv gjenopprettertrinn ESI ... ES7 ifølge fig. 1. Kjedekoblin-gen gir en oppbygning analog med en syvtrinnet gjenoppretter med en omkastingsperode på 2<7->l=127 bits.

Ved en skiftretning fra venstre mot høyre skjer det i første gjenopprettertrinn ESI en gjenoppretting av den syvende bit, deretter i annet gjenopprettertrinn ES2 av den sjette og tilsvarende i det syvende gjenopprettertrinn ES7 av den første bit i det omkastede digitale signal DS som foreligger ved inngangen. Ved det på fig. 1 viste gjenopprettertrinn EO skal den annen inngang på den første modulo-2-addisjonsledd Al forbindes med gjenopprettertrinnet for den m-te forangående bit. På fig. 2 er n=7 og m=n-l=6. Derav fås det at den annen inngang på den første modulo-2-addisjonsledd i første gjenopprettertrinn skal forbindes med inngangen på skiftregistertrinnet i syvende gjenopprettertrinn, da på dette sted has den sjette forangående bit av det omkastede digitale signal. Fra det annet gjenopprettertrinn skal den annen inngang på den første modulo-2-addisjonsledd i hvert trinn henholdsvis forbindes med utgangen på skiftregisteret i det i skiftretnin-gen umiddelbart foran anordnede gjenopprettertrinn, da den sjette forangående bit som ble tilført det angjeldende trinn en taktperiode forut der opptrer i hvert tilfelle. Inngangen på den første modulo-2-addisjonsledd ES2 i det annet gjenopprettertrinn skal følgelig forbindes med utgangen på skiftregistertrinnet SRES1 i det første gjenopprettertrinn og tilsvarende skjer disse forbindelser fra tredje til annet gjenoprettertrinn og videre inntil det syvende gjenopprettertrinn ES7. Klokkesignalet Tl for de som skiftregistertrinn anvendte taktede D-flipflops har en frekvens som motsvarer 1/7 av taktfrekvensen for de omkastede digitale signaler og som genereres ved frekvensdeling av klokkesignalet.

På fig. 3 er det vist en femtrinnet gjenoppretter ved hvilke følgelig n=5 og m=n-3=2. De enkelte gjenopprettertrinn EKI ... EK5 motsvarer i den forbindelse det på fig. 1 viste gjenopprettertrinn EO, signalskiftretningen er igjen fra venstre mot høyre, slik at i første gjenopprettertrinn EKI gjenopprettes den femte bit og tilsvarende i det femte gjenopprettertrinn den første bit av det omkastede inngangssignal. De enkelte gjenopprettertrinn er forbundet separat med innganger på hvilke det i hvert tilfelle foreligger en bit av det omkastede digitale signal Dsl ... Ds5. Med henblikk på at det er valgt n=2, er den annen inngang på den første modulo-2-addisjonsledd A1EK1 i det første gjenopprettertrinn EKI forbundet med inngangen på skiftregistertrinnet SREK3 i tredje gjenopprettertrinn hvor den med to bitperioder tidligere opptredende bit foreligger. Tilsvarende er den første modulo-2-addisjonsledd A1EK1 i det annet gjenopprettertrinn tilkoblet inngangen på skiftregistertrinnet SREK4 i det fjerde gjenopprettertrinn EK4 og den annen inngang på den første modulo-2-addisjonsledd A1EK3 i det tredje gjenopprettertrinn EK3 til inngangen på skiftregistertrinnet SREK5 i det femte gjenopprettertrinn. Da det bare has fem gjenopprettertrinn, blir den m-te bit av i det fjerde og femte gjenopprettertrinn EKI, EK5 avledet av henholdsvis det første og annet gjenopprettertrinn EKI, EK2, da disse biter ble lagt inn i disse gjenopprettertrinn en taktperiode tidligere og dessuten står til rådighet på utgangene fra skiftregistertrinnene. Derfor er den annen inngang på det første modulo-2-addisjonsledd A1EK4 i det fjerde gjenopprettertrinn EK4 forbundet med utgangen på skiftregistertrinnet SREK1 i det første gjenopprettertrinn EKI og den annen inngang på det første modulo-2-addisjonsledd A1EK5 i det femte gjenopprettertrinn EK5 med utgangen på skiftregistertrinnet SREK2 i det annet gjenopprettertrinn EK2. Skiftregistertrinnene består likeledes av taktstyrte D-flipflops og klokkesignalet T2 har en frekvens på 1/5 av bittaktfrekvensen for de omkastede digitale signaler og utvinnes likeledes ved frekvensdeling.

Det gjelder følgelig for den femtrinnede gjenoppretter i henhold til fig. 3 den allmenne regel at ved alle gjenopprettertrinn fra det (n-m+l)-te er den annen inngang på modulo-2-addisjonsleddet i et gjenopprettertrinn forbundet med utgangen på skiftregistertrinnet i gjenopprettertrinnet for den m-te forangående bit, idet m er mindre enn n og heltallig.

Inntil det (n-m)-te gjenopprettertrinn skjer forbindelsen fra annen inngang på den første modulo-2-addisjonsledd i det angjeldende gjenopprettertrinn og til inngangen på skiftregistertrinnet i gjenopprettertrinnet for den m-te forangående bit og på samme måte skjer ved det (n-m-l)-te gjenopprettertrinn forbindelsen fra inngangen på skiftregistertrinnet til (n-l)-te gjenopprettertrinn osv.

Ved at det gjenopprettede signal tas ut ved utgangene på skiftregistertrinnene, skjer der dessuten en undertrykkelse av pulstopper.

For at gjenoppretteren ikke skal falle inn i en uheldig kortperiode, kan der mellom de respektive første og andre modulo-2-addisjonsledd i gjenopprettertrinnene føyes inn et tredje modulo-2-addisjonsledd hvis frie inngang er forbundet med en kobling til å detektere kortperioder.

Claims (3)

1. Selvsynkroniserende gjenoppretter med n taktede skiftregistertrinn (SR) for gjenoppretting av et omkastet signal med en omkasterperiode på 2n<->l bit, hvor skiftregistertrinnene er inneholdt i parallelle, innbyrdes forbundne gjenopprettertrinn (ES, EK) sammen med henholdsvis et første og et annet modulo-2-addisjonsledd (Al, A2) slik at den første inngang på første modulo-2-addisjonsledd (Al) er forbundet med utgangen på et skiftregistertrinn (SR) i samme gjenoppretter og det til utgangen på første modulo-2-addisjonsledd (Al) er koblet den første inngang på annet modulo-2-addisjonsledd (A2) i samme gjenoppretter, hvor den annen inngang på annet modulo-2-addisjonsledd (A2) i det enkelte gjenopprettertrinn er forbundet med en tilordnet inngang (Ds) for det signal som skal gjenopprettes, slik at inngangene på gjenopprettertrinnene (ES, EK) er ordnet tilsvarende rekkefølgen av de ankommende biter, og utgangen på annet modulo-2-addisjonsledd (A2) utgjør utgangen på de respektive gjenopprettertrinn for det gjenopprettede signal, og hvor taktinngangene på skiftregistertrinnene (SR) er forbundet med en kilde for et klokkesignal

hvis frekvens motsvarer bittaktfrekvensen for de digitale signaler delt med antallet av gjenopprettertrinn,karakterisert ved at det i hvert gjenopprettertrinn (ES, EK) er inneholdt to modulo-2-addisjonsledd (Al, A2) og bare et skiftregistertrinn (SR) hvis inngang er forbundet med den annen inngang på annet modulo-2-addisjonsledd i samme gjenopprettertrinn og dermed med den tilordnede inngang for det omkastede digitale signal, at den annen inngang på første modulo-2-addisjonsledd (Al) i et gjenopprettertrinn (ESl...ESn, ESKl...ESKn) er forbundet med et skiftregistertrinn (SR) i det gjenopprettertrinn hvor den m-te forangående bit i hvert tilfelle foreligger, slik at fra det første til det (n-m)-te gjenopprettertrinn er annen inngang på første modulo-2-addisjonsledd forbundet med inngangen på skiftregistertrinnet i de respektive gjenopprettertrinn fra og med det (m+l)-te til og med det n-te og i det (n-m+l)-te og alle ytterligere gjenopprettertrinn er annen inngang på første modulo-2-addisjonsledd forbundet med utgangen på skiftregistertrinnet i de respektive gjenopprettertrinn fra og med det første til og med det m-te, idet m er mindre enn n og heltallig.

2. Selvsynkroniserende gjenoppretter som angitt i krav 1, karakterisert ved at der er anordnet syv parallelle innganger for til-kobling til syv trinnutganger på en serie-parallellomformer hvis serieinngang er forbundet med kilden for de omkastede digitale signaler, at hver av de parallelle innganger (Ds7 ... Dsl) er forbundet med ett av syv gjenopprettertrinn (ESI ... ES7), at annen inngang på første modulo-2-addisjonsledd (A1ES1) i første gjenopprettertrinn (ESI) er forbundet med inngangen på skiftregistertrinnet (SRES7) i syvende gjenopprettertrinn (ES7) , at fra annet til syvende gjenopprettertrinn er den annen inngang på første modulo-2-addisjonsledd i et bestemt gjenopprettertrinn forbundet med utgangen på skiftregistertrinnet i det forangående gjenopprettertrinn, at der er anordnet syv parallelle utganger (Do7 ... Dol) for det gjenopprettede digitale signal og som i hvert tilfelle er separat forbundet med utgangene på annet modulo-2-addisjonsledd i de enkelte gjenopprettertrinn, og at skiftregistertrinnene er forbundet med en kilde for et klokkesignal hvis frekvens motsvarer de omkastede digitale signalers bittaktfrekvens (fig. 2).

3. Selvsynkroniserende gjenoppretter som angitt i krav 1, karakterisert ved at der er anordnet fem parallelle innganger (DS5-DS1) til parallell behandling av fem biter av det digitale signal som skal gjenopprettes, at de fem parallelle innganger i hvert tilfelle er separat forbundet med et av fem gjenopprettertrinn (EKI ... EK5) , at annen inngang på første modulo-2-addisjonsledd (A1EK5) i femte gjenopprettertrinn (EK5) er forbundet med utgangen på skiftregistertrinnet (SREK2) i annet gjenopprettertrinn (EK2), at annen inngang på første modulo-2-addisjonsledd (A1EK4) i fjerde gjenopprettertrinn (EK4) er forbundet med utgangen på skiftregistertrinnet (SREK1) i første gjenopprettertrinn (EKI), at annen inngang på første modulo-2-addisjonsledd (A1EK3) i tredje gjenopprettertrinn (EK3) er forbundet med inngangen på skiftregistertrinnet (SREK5) i femte gjenopprettertrinn (EK5), at annen inngang på første modulo-2-addisjonsledd (A1EK1) i annet gjenopprettertrinn (EK2) er forbundet med inngangen på skiftregistertrinnet (SREK4) i fjerde gjenopprettertrinn (EK4), at annen inngang på første modulo-2-addisjonsledd (A1EK5) i første gjenopprettertrinn (EKI) er forbundet med inngangen på skiftregistertrinnet (SREK3) i tredje gjenopprettertrinn (EK3), og at skiftregistertrinnene er forbundet med en kilde for et klokkesignal hvis frekvens motsvarer de omkastede digitale signalers bittaktfrekvens (fig. 3) .