JP5123679B2

JP5123679B2 - 基準電圧生成回路及びその起動制御方法

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Description

本発明にかかる基準電圧生成回路及びその起動制御方法は、特に電源電圧よりも低い電圧の基準電圧を生成する基準電圧生成回路及びその起動制御方法に関する。

微細なプロセスを採用した半導体装置（例えばマイクロコンピュータ）では、微細化に伴いトランジスタ素子耐圧が低下する。一方、半導体装置が搭載される基板上で半導体装置に供給される電源電圧は、半導体装置の使用者の要求から決まる。そのため、外部とのインターフェース機能を担うＩ／Ｏ回路には電源電圧以上の素子耐圧を有するトランジスタ素子を利用し、内部の機能回路は微細なプロセスによって構成することで、外部から供給される電圧に対する耐圧と、機能回路の高速化及び高集積化を実現している。このような場合、微細なプロセスで構成される機能回路には内蔵されるレギュレータから降圧電圧を供給する。このとき、レギュレータの出力電圧の値を設定するために基準電圧生成回路を必要とする場合がある。

特許文献１には、出力電圧が設定電圧を上回ることなく、高速に起動を完了することを目的とした基準電圧生成回路が開示されている。特許文献１に記載の基準電圧生成回路１００の回路図を図４に示す。図４に示す様に、基準電圧生成回路１００は、ＰＭＯＳトランジスタＰ１〜Ｐ６、ＮＭＯＳトランジスタＮ１、Ｎ２、抵抗Ｒ１、Ｒ２、ダイオードＤ１〜Ｄ３を有する。ＰＭＯＳトランジスタＰ１〜Ｐ６のソース端子は、高電位側電源端子Ｖｄｄに接続され、電源電圧が供給される。ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４のゲート端子は共通接続され、これらＰＭＯＳトランジスタはカレントミラーを構成する。ＰＭＯＳトランジスタＰ４のドレイン端子は、コンデンサＣの一端とＰＭＯＳトランジスタＰ５のゲート端子とＰＭＯＳトランジスタＰ６のゲート端子に接続される。ＰＭＯＳトランジスタＰ１のドレイン端子は、ＮＭＯＳトランジスタＮ１のドレイン端子に接続されている。なお、ＰＭＯＳトランジスタＰ２のゲート端子とドレイン端子は共通に接続されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、ＮＭＯＳトランジスタＮ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２のゲート端子は共通接続され、カレントミラーを構成する。なお、ＮＭＯＳトランジスタＮ１のゲート端子とドレイン端子は共通に接続されている。また、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子は、ＰＭＯＳトランジスタＰ１、Ｐ５のドレイン端子に接続されている。

ＮＭＯＳトランジスタＮ１のソース端子は、ダイオードＤ１のアノード端子に接続されており、ＮＭＯＳトランジスタＮ２のソース端子は、抵抗素子Ｒ１を介してダイオードＤ２のアノード端子に接続されている。ダイオードＤ１とダイオードＤ２の接合面積比は１：Ｎに設定されている。ダイオードＤ１とダイオードＤ２のカソード端子は、低電位側電源端子Ｖｓｓに接続されて、接地電位が供給されている。ＰＭＯＳトランジスタＰ３のドレイン端子は、抵抗素子Ｒ２を介してダイオードＤ３のアノード端子に接続されている。ダイオードＤ３のカソード端子は低電位側電源端子Ｖｓｓに接続されている。ＰＭＯＳトランジスタＰ３と抵抗Ｒ２と間のノードは、出力ノードとなっており、出力端子Ｖｏに接続される。ＰＭＯＳトランジスタＰ３のソース端子は高電位側電源端子Ｖｄｄに接続され、ドレイン端子は出力端子Ｖｏに接続され、ゲート端子は、ＰＭＯＳトランジスタＰ４のドレイン端子に接続される。

なお、基準電圧生成回路１００では、ＰＭＯＳトランジスタＰ４、Ｐ５、コンデンサＣによってスタートアップ回路１１１を構成し、ＰＭＯＳトランジスタＰ１〜Ｐ３、ＮＭＯＳトランジスタＮ１、Ｎ２、抵抗Ｒ１、Ｒ２、ダイオードＤ１〜Ｄ３によって電圧生成回路１１０を構成し、ＰＭＯＳトランジスタＰ６によって起動補助回路１１２を構成する。

次に、基準電圧生成回路１００の動作について説明する。以下の説明では、基準電圧生成回路において、ＰＭＯＳトランジスタＰ１〜Ｐ３のゲート長及びゲート幅をそれぞれ同一サイズとし、かつ、ＮＭＯＳトランジスタＮ１とＮ２のゲート長及びゲート幅を同一サイズと設定したものとする。このとき、設定電圧Ｖｒｅｆは（１）式から得られる。
Ｖｒｅｆ＝Ｍ・（ｋ・Ｔ／ｑ）・ｌｎＮ＋ＶＦ（Ｄ３）・・・（１）
ここで、（１）式における各値は、Ｍは抵抗比（（Ｒ２の抵抗値）／（Ｒ１の抵抗値））
Ｎは接合面積比（（Ｄ２の接合面積）／（Ｄ１の接合面積））、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、ＶＦ（Ｄ３）はダイオードＤ３の順方向電圧である。

スタートアップ回路１１１は、電圧生成回路１１０に対して電源投入後の起動を促す役目を担う。電源投入後、ＰＭＯＳトランジスタＰ６のゲート端子はコンデンサＣを介して接地されているので、ＰＭＯＳトランジスタＰ６は導通状態となる。そのため、出力端子Ｖｏの電圧はＰＭＯＳトランジスタＰ６によりプルアップされることで高電位側電源端子Ｖｄｄの電源電圧に追従し大きくなる。また、電源投入直後では、ＰＭＯＳトランジスタＰ５のゲート端子も、コンデンサＣを介して接地されることによりＰＭＯＳトランジスタＰ５は導通状態となる。そのため、ＮＭＯＳトランジスタＮ１、Ｎ２も導通状態となり、速やかに電圧生成回路１１０に起動がかかる。その後、ＰＭＯＳトランジスタＰ２とカレントミラーを構成するＰＭＯＳトランジスタＰ４のドレイン電流によってコンデンサＣが充電される。そして、コンデンサＣに充電される電荷量が多くなるとＰＭＯＳトランジスタＰ５、Ｐ６のゲート端子が電源電圧と同一電位になる。結果としてＰＭＯＳトランジスタＰ５，Ｐ６が非導通状態となる。これにより、スタートアップ回路１１１の非動作状態への移行及びＰＭＯＳトランジスタＰ６によるプルアップの解除が行われる。

従って、基準電圧生成回路１００は、電圧生成回路１１０に起動がかかるのを受けてスタートアップ回路１１１の非動作状態への移行及びプルアップの解除が行われるので、出力電圧Ｖｏが設定電圧Ｖｒｅｆを上回ることなく高速に起動することができる。同様の技術が特許文献２、３にも開示されている。
特開平１１−２４７６８号公報特開平５−１１４２９１号公報特開平１０−１０５２５８号公報

しかしながら、上記従来技術では、低消費電力化のために基準電圧生成回路で消費される電流を削減した場合、ＭＯＳトランジスタに付随する容量成分に対する充電を少ない電流で行うことになるため、電圧生成回路１１０の起動が遅くなる。また、スタートアップ回路１１１のコンデンサＣの充電が完了するまでの時間も長くなる。その結果、電源電圧が設定電圧Ｖｒｅｆに達した後も、スタートアップ回路１１１及び起動補助回路１１２によるプルアップの解除が完了していない状態となる。

この場合には、電源電圧が設定電圧Ｖｒｅｆを上回った後、コンデンサＣが充電されてプルアップが解除されるまでの期間に出力端子Ｖｏの電圧が電源電圧Ｖｄｄにプルアップされたままとなる。従って、従来技術においては、低消費電力化した場合に、出力電圧Ｖｏが設定電圧Ｖｒｅｆを上回ってしまう問題が発生する。このような問題が発生した場合の基準電圧生成回路１００の動作を示すタイミングチャートを図５に示す。図５に示すように、従来の基準電圧生成回路では、起動開始から時間ｔ０の期間に、出力電圧が電源電圧レベルまで上昇する。このような出力電圧の上昇が生じた場合、出力端子Ｖｏに接続される内部回路が破壊される問題がある。

本発明の一態様は、第１の電源と第２の電源との間に設けられ、出力端子に対して出力電圧を出力する電圧生成回路と、前記出力端子と前記第１の電源の間に接続され、前記第１の電源の電圧を前記出力端子に与える起動補助回路と、前記出力端子の電圧の値に応じて前記起動補助回路の動作状態と非動作状態とを切り替える制御回路と、を有する基準電圧生成回路である。

本発明の別の態様は、第１の電源と第２の電源との間に設けられ、出力端子に対して出力電圧を出力する電圧生成回路と、前記出力端子と前記第１の電源の間に接続され、前記第１の電源の電圧を前記出力端子に与える起動補助回路と、を有する基準電圧生成回路の起動制御方法であって、前記出力端子の電圧の値に応じて前記起動補助回路の動作状態と非動作状態とを切り替える基準電圧生成回路の起動制御方法である。

本発明にかかる基準電圧生成回路は、電圧生成回路が出力する基準電圧の値に応じて、起動補助回路の動作と非動作とを切り替える。そのため、出力ノードの値が設定電圧を超えることなく、起動補助回路による高速な起動が可能となる。

本発明にかかる基準電圧生成回路によれば、出力電圧が設定電圧を超えることなく、かつ、高速な起動を実現することが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。基準電圧生成回路１のブロック図を図１に示す。図１に示すように、基準電圧生成回路１は、電圧生成回路１０、スタートアップ回路１１、起動補助回路１２、制御回路１３を有する。

電圧生成回路１０は、予め設定された設定電圧の電圧値となる基準電圧を出力する。電圧生成回路１０は、ＰＭＯＳトランジスタＰ１〜Ｐ３、ＮＭＯＳトランジスタＮ１、Ｎ２、抵抗Ｒ１、Ｒ２、ダイオードＤ１〜Ｄ３を有する。スタートアップ回路１１は、電源投入後の電圧生成回路１０の動作を補助する。スタートアップ回路１１は、ＰＭＯＳトランジスタＰ４、Ｐ５、コンデンサＣを有する。起動補助回路１２は、電圧生成回路１０の出力ノードから出力される出力電圧の立ち上がりを補助する。起動補助回路１２は、ＰＭＯＳトランジスタＰ６を有する。制御回路１３は、基準電圧の電圧値に基づき起動補助回路１２の動作と非動作とを切り替える制御を行う。制御回路１３は、ＰＭＯＳトランジスタＰ７、Ｐ８、ＮＭＯＳトランジスタＮ３、Ｎ４を有する。

まず、電圧生成回路１０の素子の接続について説明する。ＰＭＯＳトランジスタＰ１〜Ｐ３のソース端子は、第１の電源（例えば、電源端子）Ｖｄｄに接続され、電源電圧が供給される。ＰＭＯＳトランジスタＰ１〜Ｐ３のゲート端子は、共通に接続されている。また、ＰＭＯＳトランジスタＰ２のゲート端子とドレイン端子は共通に接続される。つまり、ＰＭＯＳトランジスタＰ１〜Ｐ３は、カレントミラーを構成する。ＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子は共通に接続され、ＮＭＯＳトランジスタＮ１のゲート端子とドレイン端子は共通に接続される。つまり、ＮＭＯＳトランジスタＮ１、Ｎ２はカレントミラーを構成する。

ＮＭＯＳトランジスタＮ１のドレイン端子は、ＰＭＯＳトランジスタＰ１のドレイン端子と接続される。ＮＭＯＳトランジスタＮ１のソース端子は、ダイオードＤ１のアノード端子に接続される。ダイオードＤ１のカソード端子は、第２の電源（例えば、接地端子）Ｖｓｓに接続され、接地電圧が供給される。ＮＭＯＳトランジスタＮ２のドレイン端子は、ＰＭＯＳトランジスタＰ２のドレイン端子と接続される。ＮＭＯＳトランジスタＮ２のソース端子は、抵抗Ｒ１を介してダイオードＤ２のアノード端子に接続される。ダイオードＤ２のカソード端子は、接地端子Ｖｓｓに接続される。ＰＭＯＳトランジスタＰ３のドレイン端子は、抵抗Ｒ２を介してダイオードＤ３のアノード端子に接続される。ダイオードＤ３のカソード端子は、接地端子Ｖｓｓに接続される。ＰＭＯＳトランジスタＰ３と抵抗Ｒ２との接続点は出力ノードであり、出力端子Ｖｏに接続される。

ここで、電圧生成回路１０が出力する基準電圧について説明する。ＰＭＯＳトランジスタＰ１〜Ｐ３のゲート長及びゲート幅をそれぞれ同一サイズとし、かつ、ＮＭＯＳトランジスタＮ１とＮ２のゲート長及びゲート幅を同一サイズと設定した場合、設定電圧Ｖｒｅｆは（２）式から得られる。電圧生成回路１０は、設定電圧Ｖｒｅｆによって示される電圧値を有する出力電圧を後段に接続される回路の基準電圧として出力する。
Ｖｒｅｆ＝Ｍ・（ｋ・Ｔ／ｑ）・ｌｎＮ＋ＶＦ（Ｄ３）・・・（２）
ここで、（２）式における各値は、Ｍは抵抗比（（Ｒ２の抵抗値）／（Ｒ１の抵抗値））
Ｎは接合面積比（（Ｄ２の接合面積）／（Ｄ１の接合面積））、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、ＶＦ（Ｄ３）はダイオードＤ３の順方向電圧である。

続いて、電圧生成回路１０以外のブロックの素子の接続について説明する。ＰＭＯＳトランジスタＰ４のゲート端子は、ＰＭＯＳトランジスタＰ２のゲート端子と共通に接続され、ＰＭＯＳトランジスタＰ１〜Ｐ３とともにカレントミラーを構成する。ＰＭＯＳトランジスタＰ４のドレイン端子は、コンデンサＣを介して接地端子Ｖｓｓに接続される。ＰＭＯＳトランジスタＰ５のソース端子は電源端子Ｖｄｄに接続され、ゲート端子はＰＭＯＳトランジスタＰ４のドレイン端子に接続され、ドレイン端子はＮＭＯＳトランジスタＮ１のドレイン端子に接続される。ＰＭＯＳトランジスタＰ５は、コンデンサＣに蓄積される電荷量（あるいは、ＰＭＯＳトランジスタＰ４のドレイン端子の電圧）に応じて導通状態となる。そして、ＰＭＯＳトランジスタＰ５が導通している期間は、ＮＭＯＳトランジスタＮ１のドレイン端子に電源端子Ｖｄｄから電流が供給される。

起動補助回路１２のＰＭＯＳトランジスタＰ６は、ソース端子が電源端子Ｖｄｄに接続され、ドレイン端子が出力端子Ｖｏに接続され、ゲート端子が制御回路の出力ノード（図中のノードＢ）に接続される。ＰＭＯＳトランジスタＰ６は、ノードＢがロウレベル（例えば接地電圧）である場合に導通状態となり、出力ノードに電源電圧を与える。一方、ノードＢがハイレベル（例えば、電源電圧）である場合には非導通状態となる。

制御回路１３は、出力端子Ｖｏの電圧を監視する第１のトランジスタ（ＮＭＯＳトランジスタＮ３）を有する。本実施の形態では、出力端子Ｖｏの電圧と予め設定される切り替え電圧（例えば、ＮＭＯＳトランジスタＮ３の閾値）とを比較し、出力端子Ｖｏの電圧がＮＭＯＳトランジスタＮ３の閾値電圧よりも低ければノードＢの値をロウレベルとし、高ければノードＢの値をハイレベルとする。このノードＢを介して出力される信号は、起動補助回路１２に対する制御信号となる。この切り替え電圧は、設定電圧よりも低い値とすることが好ましい。

ＮＭＯＳトランジスタＮ３は、ソース端子が接地端子Ｖｓｓに接続され、ゲート端子が電圧生成回路１０の出力ノード（あるいは出力端子Ｖｏ）に接続され、ドレイン端子がＰＭＯＳトランジスタＰ７のドレイン端子に接続される。ＰＭＯＳトランジスタＰ７は、ソース端子が電源端子Ｖｄｄに接続され、ゲート端子がＰＭＯＳトランジスタＰ２のゲート端子と接続される。つまり、ＰＭＯＳトランジスタＰ７は、ＰＭＯＳトランジスタＰ１〜Ｐ３とともにカレントミラーを構成する。つまり、ＰＭＯＳトランジスタＰ７は、ＮＭＯＳトランジスタＮ３に対する電流源として動作する。また、ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ３との接続点は、出力端子Ｖｏの電圧の検出結果が現れるノードであり以下ではノードＡと称す。

ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ８は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に設けられるインバータを構成する。ＮＭＯＳトランジスタＮ４のゲート端子とＰＭＯＳトランジスタＰ８のゲート端子とは、ともにノードＡに接続される。また、ＮＭＯＳトランジスタＮ４のドレイン端子とＰＭＯＳトランジスタＰ８のドレイン端子との接続点は、制御回路１３の出力ノード（ノードＢ）となる。

次に、基準電圧生成回路１の電源投入時における動作を示すタイミングチャートを図２に示す。この図２を参照して基準電圧生成回路１の動作について説明する。まず、電源が投入され、電源電圧が上昇すると、ＰＭＯＳトランジスタＰ１〜Ｐ４が動作する。これに応じて、ＰＭＯＳトランジスタＰ４はコンデンサＣに充電を行う。このとき、コンデンサＣが十分に充電されない期間は、ＰＭＯＳトランジスタＰ５のゲート端子の電圧（あるいはコンデンサＣとＰＭＯＳトランジスタＰ４の間のノードの電圧）は低いため、ＰＭＯＳトランジスタＰ５は導通状態となる。これにより、スタートアップ回路１１は、ＰＭＯＳトランジスタＰ５を介して、電圧生成回路１０のＮＭＯＳトランジスタＮ１に電流を供給し、電圧生成回路１０の起動を補助する。

一方、制御回路１３では、電圧生成回路１０の出力ノードの電圧（以下、出力電圧と称す）が低いため、ＮＭＯＳトランジスタＮ３は非導通状態となる。これに対して、ＰＭＯＳトランジスタＰ７は、ＰＭＯＳトランジスタＰ１〜Ｐ３とともに動作し、ノードＡに電流を流す。これにより、ノードＡの電圧は上昇し、この電圧をＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ４によるインバータで反転することでノードＢ（制御信号）の電圧はロウレベルとなる。ノードＢ（制御信号）の電圧がロウレベルである場合、ＰＭＯＳトランジスタＰ６は導通状態となるため、電圧生成回路１０の出力電圧は、電源電圧とともに上昇することになる。

そして、出力電圧がＮＭＯＳトランジスタＮ３の閾値に達すると、ＮＭＯＳトランジスタＮ３は導通状態となり、ノードＡの電圧を引き下げる。そのため、ノードＡの電圧はロウレベルとなり、この電圧をＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ４によるインバータで反転することでノードＢ（制御信号）の電圧はハイレベルとなる。このノードＢの電圧の変化に基づき、ＰＭＯＳトランジスタＰ６は非導通状態となる。そのため、出力電圧は、ＮＭＯＳトランジスタＮ３の閾値電圧に達した以降は、電圧生成回路１０の動作に応じて設定電圧Ｖｒｅｆまで立ち上がる。なお、スタートアップ回路１１のＰＭＯＳトランジスタＰ５は、コンデンサＣへの充電が十分に行われ、ＰＭＯＳトランジスタＰ４のドレイン端子の電圧が上昇すると非導通状態となる。

つまり、基準電圧生成回路１は、出力電圧が切り替え電圧（本実施の形態では、ＮＭＯＳトランジスタＮ３の閾値電圧）以下である場合に、ＰＭＯＳトランジスタＰ６を導通状態とし、出力電圧を高速に上昇させる（図２の期間ｔ１）。そして、出力電圧が切り替え電圧に達した以降は、電圧生成回路１０の動作に基づき出力電圧を上昇させ、出力電圧を設定電圧とする。

上記説明より、本実施の形態にかかる基準電圧生成回路１は、制御回路により出力電圧が低い期間はＰＭＯＳトランジスタＰ６による出力電圧の高速立ち上げを行う。また、出力電圧が切り替え電圧に達した以降は、電圧生成回路１０の動作により出力電圧を設定電圧とする。これにより、基準電圧生成回路１が出力する出力電圧は、設定電圧を超えることなく、かつ、高速な出力電圧の立ち上がりを実現することができる。

また、本実施の形態にかかる基準電圧生成回路１は、出力電圧が設定電圧を超えることがないため、後段に接続される回路に過大な電圧が印加されることを防止することができる。これにより、後段に接続される回路を耐圧の低い素子によって構成することができ、後段回路を微細化することが可能になる。

さらに、本実施の形態では、スタートアップ回路１１の動作によらずＰＭＯＳトランジスタＰ６によるプルアップ状態を解除することができる。つまり、スタートアップ回路１１のコンデンサＣへの充電電流を小さくした場合であっても、プルアップ状態の解除が高速に行われる。これにより、基準電圧生成回路１は、出力電圧の過電圧状態を防止しながら、電圧生成回路１０及びスタートアップ回路１１を低消費電力で設計することが可能になる。

実施の形態２
実施の形態２にかかる基準電圧生成回路２の回路図を図３に示す。図３に示すように、基準電圧生成回路２は、制御回路１３にＰＭＯＳトランジスタＰ９を追加した制御回路１４を有する。制御回路１３では、基準電圧生成回路１の出力電圧が設定電圧に達した状態で、ＮＭＯＳトランジスタＮ３が導通状態であり、かつ、ＰＭＯＳトランジスタＰ７が導通状態である。そのため、制御回路１３では、基準電圧生成回路１の出力電圧が設定電圧に達した状態で、ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ３を介して電源端子Ｖｄｄから接地端子Ｖｓｓに貫通電流が流れる。ＰＭＯＳトランジスタＰ９は、この貫通電流を防止する。

ＰＭＯＳトランジスタＰ９は、ソース端子がＰＭＯＳトランジスタＰ７のドレイン端子に接続され、ドレイン端子がＮＭＯＳトランジスタＮ３のドレイン端子に接続され、ゲートがＰＭＯＳトランジスタＰ４のドレイン端子に接続される。つまり、ＰＭＯＳトランジスタＰ９は、ＰＭＯＳトランジスタＰ５と同様に、スタートアップ回路１１が動作する期間には、ゲート端子にＰＭＯＳトランジスタＰ９が導通する電圧が与えられ、スタートアップ回路１１の非動作状態への移行とともに非導通状態となる。これにより、電源投入後であって、スタートアップ回路１１が動作している期間においては、制御回路１４は、制御回路１３と同様に動作する。一方、スタートアップ回路１１が非動作状態となった以降は、ＰＭＯＳトランジスタＰ９により、ＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ３を介して電源端子Ｖｄｄから接地端子Ｖｓｓに流れていた貫通電流は遮断される。

上記説明より、実施の形態２にかかる基準電圧生成回路２は、実施の形態１にかかる基準電圧生成回路１において流れていた貫通電流を防止する。これにより、基準電圧生成回路２は、基準電圧生成回路１よりも消費電力を低減することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記のスタートアップ回路及び電圧生成回路の回路構成は、一例であり、システムに応じて適宜変更することが可能である。例えば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの極性を入れ替えた構成とすることも可能である。

実施の形態１にかかる基準電圧生成回路の回路図である。実施の形態１にかかる基準電圧生成回路の動作を示すタイミングチャートである。実施の形態２にかかる基準電圧生成回路の回路図である。従来の基準電圧生成回路の回路図である。従来の基準電圧生成回路における課題を説明するためのタイミングチャートである。

符号の説明

１、２基準電圧生成回路
１０電圧生成回路
１１スタートアップ回路
１２起動補助回路
１３、１４制御回路
Ｐ１〜Ｐ９ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４ＮＭＯＳトランジスタ
Ｒ１、Ｒ２抵抗
Ｄ１〜Ｄ３ダイオード
Ｃコンデンサ
Ｖｄｄ電源端子
Ｖｓｓ接地端子
Ｖｏ出力端子

Claims

第１の電源と第２の電源との間に設けられ、出力端子に対して出力電圧を出力する電圧生成回路と、
前記出力端子と前記第１の電源の間に接続され、前記第１の電源の電圧を前記出力端子に与える起動補助回路と、
前記出力端子の電圧の値に応じて前記起動補助回路の動作状態と非動作状態とを切り替える制御回路と、
前記第１の電源の立ち上がり時に動作し、前記電圧生成回路の動作を補助するスタートアップ回路と、を有し、
前記制御回路は、
前記出力電圧の電圧値をモニタする第１のトランジスタと、
前記第１の電源と前記第１のトランジスタとの間に設けられ、前記スタートアップ回路が非動作状態へ移行したことに応じて前記第１の電源から前記第１のトランジスタを介して前記第２の電源に流れる電流を遮断する第２のトランジスタと、を有し、
前記第１のトランジスタの閾値に基づき前記起動補助回路の動作状態と非動作状態とを切り替える基準電圧生成回路。
前記第１のトランジスタは、ソースが前記第２の電源に接続され、ドレインが電流源を介して前記第１の電源に接続され、ゲートが前記出力端子に接続され、
前記制御回路は、前記第１のトランジスタのドレインの電圧に応じて前記起動補助回路を制御する制御信号を出力する請求項１に記載の基準電圧生成回路。
前記電圧生成回路は、前記第１の電源と前記第２の電源との間に直列に接続された第３のトランジスタ、第４のトランジスタ及びダイオードを含み、
前記制御回路は、
前記第３のトランジスタとゲートが共通接続され、ソースが前記第１の電源に接続され、ドレインが前記第２のトランジスタに接続される第５のトランジスタと、
前記第１の電源と前記第２の電源との間に接続され、前記第２のトランジスタのドレインの電圧に応じて、前記起動補助回路の動作状態と非動作状態と切り替える制御信号の論理レベルを切り替えるインバータと、を有し、
前記起動補助回路は、前記制御信号がゲートに入力され、ソースが前記第１の電源に接続され、ドレインが前記出力端子に接続される第６のトランジスタを有する請求項１又は２に記載の基準電圧生成回路。
前記電圧生成回路は、半導体のバンドギャップ電圧に基づき前記出力電圧を生成するバンドギャップ電圧源である請求項１乃至３のいずれか１項に記載の基準電圧生成回路。
第１の電源と第２の電源との間に設けられ、出力端子に対して出力電圧を出力する電圧生成回路と、前記出力端子と前記第１の電源の間に接続され、前記第１の電源の電圧を前記出力端子に与える起動補助回路と、前記出力端子の電圧の値に応じて前記起動補助回路の動作状態と非動作状態とを切り替える制御回路と、前記第１の電源の立ち上がり時に動作し、前記電圧生成回路の動作を補助するスタートアップ回路と、を有する基準電圧生成回路の起動制御方法であって、
前記制御回路の第１のトランジスタにより前記出力端子の電圧をモニタし、
前記制御回路において前記第１の電源と前記第１のトランジスタとの間に設けられる第２のトランジスタにより、前記スタートアップ回路が非動作状態へ移行したことに応じて前記第１の電源から前記第１のトランジスタを介して前記第２の電源に流れる電流を遮断し、
前記第１のトランジスタの閾値に基づき前記起動補助回路の動作状態と非動作状態とを切り替える基準電圧生成回路の起動制御方法。