JP5121757B2 - 積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法 - Google Patents
積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法 Download PDFInfo
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Description
.subckt HK1 1 2
Ls 1 3 Lval1
L0 3 4 Lval2
Lm 4 5 Lval3
L1 4 7 Lval4
R1 7 5 Rval1
Cp 3 8 Cval1
Rp 8 6 Rval2
Rdc1 5 6 Rval3
Rdc2 6 2 Rval4
.ends
Ls 1 3 0.58n
と記述されるという具合である。具体例は後述する。
Complex Function ZHK1(Ls,L0,Lm,L1,R1,Cp,Rp,Rdc1,Rdc2,Freq)
Complex AIM,ZLs,ZL0,ZLm,ZL1,ZCp,Z1,Z2,Z3
data PI/3.1415926/,AIM/(0.0,1.0)
ZLs=AIM*2.0*PI*Freq*Ls
ZL0=AIM*2.0*PI*Freq*L0
ZLm=AIM*2.0*PI*Freq*Lm
ZL1=AIM*2.0*PI*Freq*L1
ZCp=1./(AIM*2.0*PI*Freq*Cp)
Z1=R1+ZL1
Z2=ZL0+1./(1./ZLm+1./Z1)+Rdc1
Z3=1./(1./Z2+1./(ZCp+Rp))
ZHK1=ZLs+Z3+Rdc2
Return
End
.subckt HK2 1 2
Ls 1 3 Lval1
L0 3 4 Lval2
Lm 4 5 Lval3
L1 4 7 Lval4
R1 7 5 RVal1
L2 4 8 Lval5
R2 8 5 Rval2
Cp 3 9 Cval1
Rp 9 6 Rval3
Rdc1 5 6 Rval4
Rdc2 6 2 Rval5
.ends
Complex Function ZHK2(Ls,L0,Lm,L1,R1,L2,R2,
1 Cp,Rp,Rdc1,Rdc2,Freq)
Complex AIM,ZLs,ZL0,ZLm,ZL1,Zl2,ZCp,Z1,Z2,Z3
data PI/3.1415926/,AIM/(0.0,1.0)
ZLs=AIM*2.0*PI*Freq*Ls
ZL0=AIM*2.0*PI*Freq*L0
ZLm=AIM*2.0*PI*Freq*Lm
ZL1=AIM*2.0*PI*Freq*L1
ZL2=AIM*2.0*PI*Freq*L2
ZCp=1./(AIM*2.0*PI*Freq*Cp)
Z1=1./(1./ZLm+1./(R1+ZL1)+1./(R2LZL2))
Z2=ZL0+Z1+Rdc1
Z3=1./(1./Z2+1./(ZCp+Rp))
ZHK2=ZLs+Z3+Rdc2
Return
End
<具体例>
Z_test(fn)=ESR_test(fn)+jX_test(fn)
を、対象となる特定の部品の周波数fnにおけるインピーダンスの実測値とする。また、
Z_circuit(V,fn)=ESR_circuit(V,fn)+jX_circuit(V,fn)
を、当該部品のSPICEモデルの周波数fnにおける回路インピーダンスとする。なお、これらの式中のV={V1,V2, …,Vm},Vi(i=1, 2, …, m)は、SPICEモデルの回路素子である。
なお、相対誤差のティピカル値を10%以下にする理由は二つある。第1に、測定器の確度により、測定誤差を生じ、実測値の生データにノイズが含まれており、積層チップインダクタに対して実測値の生データに入っているノイズのティピカル値は、10%程度である。第2に、電子部品毎の特性ばらつきがあり、積層チップインダクタの公差は一般的にJ交差(±5%)と定められているので、10%より大きいと回路精度が低下してしまう。このため、上記相対誤差のティピカル値は10%以下となるようにすることが好ましい。
(1)本件出願人製の高周波用積層チップインダクタ「HK1005R10(100nH)」の場合(実施例1と実施例2の等価回路の適用範囲はDCもしくは周波数1.942GHz以下)
a,図6(A)に示した基本等価回路をSPICEモデルとして、各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
L0=100nH,
Rdc=0.894362Ω,
Cp=0.268236pF,
b,次に、図1(C)に示した実施例1の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
L0=55.712532nH,
Lm=48.885025nH,
L1=84.4907913nH,
R1=112.035797Ω,
Cp=0.295752853pF,
Rp=3.24151635Ω,
Ls=0.538956523nH,
Rdc1=0.796844184Ω,
Rdc2=0.0975177884Ω。
c,次に、図1(C)に示した実施例2の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
L0=66.2275314nH,
Lm=45.4679871nH,
L1=77.8189621nH,
L2=108.25425nH,
R1=39.0474358Ω,
R2=457.259155Ω,
Cp=0.285327792pF,
Rp=2.12735748Ω,
Ls=1.25335538nH,
Rdc1=0.663021684Ω,
Rdc2=0.231340289Ω。
a,実施例1の場合
.subckt HK1005R10_1 1 2
Ls 1 3 0.538956523n
L0 3 4 55.712532n
Lm 4 5 48.885025n
L1 4 7 84.4907913n
R1 7 5 112.035797
Cp 3 8 0.295752853p
Rp 8 6 3.24151635
Rdc1 5 6 0.796844184
Rdc2 6 2 0.0975177884
.ends
b,実施例2の場合
.subckt HK1005R10_2 1 2
Ls 1 3 1.25335538n
L0 3 4 66.2275314n
Lm 4 5 45.4679871n
L1 4 7 77.8189621n
R1 7 5 39.0474358
L2 4 8 108.25425n
R2 8 5 457.259155
Cp 3 9 0.285327792p
Rp 9 6 2.12735748
Rdc1 5 6 0.663021684
Rdc2 6 2 0.231340289
.ends
a,実施例1の場合
Complex Function Z_R10_1(Freq)
COMPLEX ZHK1
Ls=0.538956523e-9
L0=55.712532e-9
Lm=48.885025e-9
L1=84.4907913e-9
R1=112.035797
Cp=0.295752853e-12
Rp=3.24151635
Rdc1=0.796844184
Rdc2=0.0975177884
Z_R10_1= ZHK1(Ls,L0,Lm,L1,R1,Cp,Rp,Rdc1,Rdc2,Freq)
Return
End
b,実施例2の場合
Complex Function Z_R10_2(Freq)
COMPLEX ZHK2
Ls=1.25335538e-9
L0=66.2275314e-9
Lm=45.4679871e-9
L1=77.8189621e-9
R1=39.0474358
L2=108.25425e-9
R2=457.259155
Cp=0.285327792e-12
Rp=2.12735748
Rdc1=0.663021684
Rdc2=0.231340289
Z_R10_2= ZHK2(Ls,L0,Lm,L1,R1,L2,R2,
1 Cp,Rp,Rdc1,Rdc2,Freq)
Return
End
(1)電子部品メーカーやその代理商社は、上述した積層チップインダクタのSPICEモデルを顧客に提供し、もしくは会社のホームペイジに公開し、自社製品を採用する顧客に対して回路設計上の便宜を図ることができる。
(2)電子部品メーカーやその代理商社は、前記積層チップインダクタ部品のSPICEモデルをSPICEファイルもしくはプログラミングし、市販のSPICEシミュレータに搭載して、もしくは、顧客がダウンロードできるように会社のホームペイジに公開することで、自社製品の販路の拡大を図ることができる。
(3)電子機器メーカーや電子回路の設計会社は、前記公開されたSPICEモデルを使用することで、電子製品を精度よく設計でき、設計時間が大幅に短縮できる。また、積層チップインダクタ部品の採用の検証,機器故障の解析なども行うことができる。
(1)前記実施例で示した等価回路定数の数値は一例であり、部品によって異なる数値となる。
(2)前記実施例は、SPICEシミュレータに対して本発明を適用した例であるが、他の各種のシミュレータに適用することを妨げるものではない。
(3)更に、抵抗値が極めて小さい抵抗素子とインダクタンス値が極めて小さいインダクタンス素子はショート回路に変更することができる。また、抵抗値が極めて大きい抵抗素子とインダクタンス値が極めて大きいインダクタンス素子はオープン回路に変更することができる。
110:演算処理部
122:入力部
124:出力部
130:プログラムメモリ
132:シミュレーションプログラム
140:データメモリ
142:SPICEファイル
Claims (4)
- 直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタの等価回路モデルの回路定数解析方法であって、
前記内部導体の表皮効果を考慮するためのインダクタンスL1とレジスタンスR1とが直列接続された第1の直列回路に、電磁近接効果を考慮するための、直流に対するインダクタンスL0と前記インダクタンスL1との間の相互インダクタンスLmを並列に接続して第1の並列回路を構成し、
該第1の並列回路の一端に、前記インダクタンスL0を直列接続するとともに、前記第1の並列回路の他端に、前記内部導体の直流抵抗Rdc1を直列接続して、第2の直列回路を構成し、
寄生キャパシタンスCpと前記チップを構成する誘電体の損失を示す抵抗Rpとが直列接続された第3の直列回路を、前記第2の直列回路に並列接続して、第2の並列回路を構成し、
該第2の並列回路の一端に、外部電極の寄生インダクタンスLsを直列接続するとともに、前記第2の並列回路の他端に、外部電極の直流抵抗Rdc2を直列接続して構成した、積層チップインダクタの等価回路モデルのインピーダンスの値と、前記積層チップインダクタのインピーダンスの実測値と、相対誤差のティピカル値が小さくなるまで数値解析を繰り返し行って、前記等価回路モデルに含まれている回路定数の数値を決定することを特徴とする積層チップインダクタの等価回路モデルの回路定数解析方法。 - 内部導体の厚みを考慮するためのインダクタンスL2とレジスタンスR2とが直列に接続された第4の直列回路を、前記等価回路モデルの前記第1の並列回路に、更に並列に接続したことを特徴とする請求項1記載の積層チップインダクタの等価回路モデルの回路定数解析方法。
- 前記相対誤差のティピカル値が10%以下となるように等価回路の回路定数の数値を決定することを特徴とする請求項1または2のいずれかに記載の積層体チップインダクタの等価回路モデルの回路定数解析方法。
- 積層チップインダクタを含む回路の特性シミュレーションを行なう回路シミュレーション方法において、
請求項3に記載の回路定数解析方法によって回路定数が決定された積層チップインダクタの等価回路モデルを利用して、当該積層チップインダクタを含む回路の特性のシミュレーションを行なうことを特徴とする回路シミュレーション方法。
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