JP2009277326A - フューズデータ読み出し回路 - Google Patents

Abstract

【課題】低い消費電流で動作する高精度のフューズデータ読み出し回路を提供する。
【解決手段】フューズデータを保持するフューズデータ保持部（３）と、フューズデータを検出するフューズデータ読み出し部（４）と、バイアス電圧（Ｖｂｉａｓ）を生成するバイアス電圧発生回路（５）とを具備するフューズデータ読み出し回路（２）を構成する。そのフューズデータ読み出し回路（２）のフューズデータ読み出し部（４）は、カレントミラー回路（１２）と、カレントミラー回路（１２）とフューズデータ保持部（３）との間に設けられた制御回路（１１）とを備えた構成となっている。ここにおいて、バイアス電圧発生回路（５）は、制御回路（１１）にバイアス電圧（Ｖｂｉａｓ）を印加する。
【選択図】図１

Description

本発明は、フューズデータ読み出し回路に関する。

半導体技術の進歩に伴って、半導体記憶装置に搭載される記憶素子を増加させ、記憶容量を増大させる技術が知られている。半導体記憶装置に搭載される複数の記憶素子の中には、適切に動作しない記憶素子（以下、不良メモリセルと記載する。）が含まれる場合がある。

記憶素子全体に対する不良メモリセルの割合が高いと、半導体メモリデバイスの歩留まりが低下する。歩留まり低下を防止するため、半導体記憶装置の所定の領域に、冗長のメモリセル（以下、予備メモリセルと記載する）を設け、不良メモリセルを予備メモリセルに置き換える技術が知られている（例えば、特許文献１参照。）。

不良メモリセルを予備メモリセルへ置き換える場合、不良メモリセルのアドレスをフューズに記憶させている。半導体記憶装置は、フューズ窓のリダンダンシフューズをＯＮ（切断しない）／ＯＦＦ（切断する）することによって、予備メモリセルに置き換える不良メモリセルのアドレスをフューズに記憶させる。電子機器に組み込まれた半導体記憶装置は、電子機器の電源が投入される、不良メモリセルを予備メモリセルに置き換えて読み書き動作を行う。

特開２０００−２００４９７号公報

メモリ容量の増加に伴い、予備メモリセルの数が増加し、アドレス信号の数も増加してきた。このため、１つの不良メモリセルを予備メモリセルへ置き換えるためには、数多くのフューズを用いなければならなくなってきた。フューズの数が多くなると、フューズにつながる信号線の長さが長くなり、配線の寄生容量が増加するので、フューズのＯＮ／ＯＦＦを読み取るのに不具合が生じることがある。さらに、アドレス信号がメモリに供給される度に、フューズのＯＮ／ＯＦＦを読み取るために電流が流れるので、消費電流も増加することがある。

本発明が解決しようとする課題は、低い消費電流で動作する高精度のフューズデータ読み出し回路を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、フューズデータを保持するフューズデータ保持部（３）と、前記フューズデータを検出するフューズデータ読み出し部（４）と、バイアス電圧（Ｖｂｉａｓ）を生成するバイアス電圧発生回路（５）とを具備するフューズデータ読み出し回路（２）を構成する。そのフューズデータ読み出し回路（２）の前記フューズデータ読み出し部（４）は、カレントミラー回路（１２）と、前記カレントミラー回路（１２）と前記フューズデータ保持部（３）との間に設けられた制御回路（１１）とを備えた構成となっている。ここにおいて、前記バイアス電圧発生回路（５）は、前記制御回路（１１）に前記バイアス電圧（Ｖｂｉａｓ）を印加する。フューズデータ読み出し回路（２）の出力電圧（Ｖｏｕｔ）がＬｏｗレベルのとき、その出力電圧（Ｖｏｕｔ）は、バイアス電圧Ｖｂｉａｓと閾値電圧Ｖｔｈとの差以下となる。

本発明によると、低い消費電流で動作するフューズデータ読み出し回路を構成することができる。
また、本発明によると、高い精度でフューズデータの読み出しを行うことができるフューズデータ読み出し回路を構成することができる。
また、本発明によると、回路面積の増加を抑制しつつ、高精度のフューズデータ読み出し回路を構成することができる。

［第１実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図１は、本実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。本実施形態のフューズデータ読み出し回路２は、複数のメモリセル（図示されず）と、複数の予備メモリセル（図示されず）とを備える半導体集積回路１に構成されている。フューズデータ読み出し回路２は、データ保持部３と、データ読み出し部４と、バイアス電圧生成回路５とを含んでいる。また、フューズデータ読み出し回路２は、第１データ書込み回路８と第２データ書込み回路９とに接続されている。

データ保持部３は、第１フューズ素子６と、第２フューズ素子７とを含んでいる。第１フューズ素子６は、第１データ書込み回路８に接続され、第２フューズ素子７は、第２データ書込み回路９に接続されている。第１フューズ素子６は、第１データ書込み回路８から供給される書込み電圧Ｖｐｒｇに応答して、フューズデータを保持する。同様に、第２フューズ素子７は、第２データ書込み回路９から供給される書込み電圧Ｖｐｒｇに応答して、フューズデータを保持する。第１データ書込み回路８は、第１プログラミング信号ＰＲＧ１に応答して、書込み電圧Ｖｐｒｇを出力する。同様に、第２データ書込み回路９は、第２プログラミング信号ＰＲＧ２に応答して書込み電圧Ｖｐｒｇを出力する。データ読み出し部４は、出力回路（インバータ）１７に接続されている。出力回路（インバータ）１７は、データ読み出し部４から供給される出力電圧Ｖｏｕｔを受ける。

図１に示されているように、データ読み出し部４は、出力電圧制御回路１１とカレントミラー１２とを備えている。出力電圧制御回路１１は、制御回路第１トランジスタ１３と制御回路第２トランジスタ１４とを含んでいる。制御回路第１トランジスタ１３のゲートは、第２ノードＮ２を介してバイアス電圧生成回路５に接続されている。同様に、制御回路第２トランジスタ１４のゲートは、第２ノードＮ２を介してバイアス電圧生成回路５に接続されている。

カレントミラー１２は、カレントミラー第１トランジスタ１５とカレントミラー第２トランジスタ１６とを含んでいる。カレントミラー第１トランジスタ１５とカレントミラー第２トランジスタ１６とはゲートが短絡されている。カレントミラー第１トランジスタ１５の電源端は、電源線に接続され電源電圧Ｖｄｄを受ける。カレントミラー第１トランジスタ１５の接地端は、第１ノードＮ１を介して出力電圧制御回路１１に接続されている。また、そのカレントミラー第１トランジスタ１５は、その第１ノードＮ１を介して出力回路（インバータ）１７に接続されている。カレントミラー第２トランジスタ１６の電源端は、電源に接続され電源電圧Ｖｄｄを受ける。カレントミラー第２トランジスタ１６の接地端は、制御回路第２トランジスタ１４に接続されている。また、カレントミラー第２トランジスタ１６の接地端は、ゲートに短絡されている。

カレントミラー第１トランジスタ１５のゲート‐ソース電圧Ｖｇｓは、カレントミラー第２トランジスタ１６を流れる電流に依存する。カレントミラー第２トランジスタ１６のゲート‐ドレイン電圧Ｖｇｄは０Ｖなので、カレントミラー第２トランジスタ１６のドレイン電流Ｉｄが決まると、カレントミラー第１トランジスタ１５のソース‐ドレイン電圧Ｖｄｓとカレントミラー第１トランジスタ１５のゲート‐ソース電圧Ｖｇｓは一意に決定する。また、バイアス電圧Ｖｂｉａｓは、
バイアス電圧Ｖｂｉａｓ≦電源電圧Ｖｄｄ
を満たすものとする。

バイアス電圧生成回路５は、バイアス回路第１トランジスタ２１とバイアス回路第２トランジスタ２２とを含んでいる。バイアス回路第１トランジスタ２１は、制御回路第１トランジスタ１３または制御回路第２トランジスタ１４と同じ閾値電圧を有する。また、バイアス回路第２トランジスタ２２は負荷素子として作用する。バイアス回路第１トランジスタ２１の接地端は、接地線に接続され、接地電圧ＧＮＤを受ける。バイアス回路第１トランジスタ２１の電源端は、バイアス回路第２トランジスタ２２の接地端に接続されている。また、バイアス回路第２トランジスタ２２の電源端は、ゲートに短絡されている。バイアス回路第１トランジスタ２１の電源端は、第２ノードＮ２を介して制御回路第１トランジスタ１３と制御回路第２トランジスタ１４とに接続されている。バイアス回路第２トランジスタ２２の電源端は、電源線に接続され、電源電圧Ｖｄｄをうける。また、バイアス回路第２トランジスタ２２のゲートは、接地線に接続されている。

図２は、データ保持部３に保持されているフューズデータを読み出すときの動作を例示する図である。図２に示されているデータ保持部３は、第２フューズ素子７が高抵抗（または切断）となることで、フューズデータを保持している。このとき、データ保持部３の第１フューズ素子６に流れる電流を第１電流Ｉ１とし、第２フューズ素子７に流れる電流を第２電流Ｉ２とすると、
第１電流Ｉ１＞第２電流Ｉ２
となる。

図２に示されているように、データ保持部３の第２フューズ素子７と、データ読み出し部４の制御回路第２トランジスタ１４と、カレントミラー第２トランジスタ１６には、第２電流Ｉ２が流れる。また、第１フューズ素子６に流れる第１電流Ｉ１は、制御回路第１トランジスタ１３にも流れる。ここで、カレントミラー第１トランジスタ１５には、飽和電流値が第２電流Ｉ２と同じになるようにゲート-ソース電圧Ｖｇｓが印加される。

図３は、第２フューズ素子７が高抵抗（または切断）のときの動作を例示するグラフである。図３の横軸は、出力電圧Ｖｏｕｔであり、縦軸は制御回路第１トランジスタ１３のドレイン電流を示す。図３の点線は、カレントミラー第１トランジスタ１５の動作曲線である。ここで、カレントミラー第１トランジスタ１５のドレインと、制御回路第１トランジスタ１３のドレインは、ノードＮ１で接続されているため、実際には、図３における実線と点線の交点で決定される、ドレイン電流及びドレイン電圧でトランジスタ１３と１５が動作する。すなわち、カレントミラー第１トランジスタ１５のドレイン電位と、制御回路第１トランジスタ１３のドレイン電位は同じであり、また、カレントミラー第１トランジスタ１５のドレイン電流と、制御回路第１トランジスタ１３のドレイン電流は同じになる。

制御回路第１トランジスタ１３は、ゲート電圧Ｖｇがバイアス電圧Ｖｂｉａｓで固定されている。また、制御回路第１トランジスタ１３のソースは第１フューズ素子６に接続されている。第１フューズ素子６は、所定の抵抗値を有している。したがって、図３の実線で示されている制御回路第１トランジスタ１３の動作は、ソースに抵抗が接続されたトランジスタの動作曲線に対応する。図３に示されているように、これらの交点が、制御回路第１トランジスタ１３とカレントミラー第１トランジスタ１５の動作点となる。つまり、実際の出力電圧Ｖｏｕｔは、これら動作曲線の交点の電圧で与えられる。

第２フューズ素子７の抵抗値により決定されるカレントミラー第２トランジスタ１６のゲート‐ソース電圧Ｖｇｓに依存して、カレントミラー第１トランジスタ１５のゲート‐ソース電圧Ｖｇｓが決まり、図３の点線の動作曲線の飽和電流値が上下する。また、第１フューズ素子６の抵抗値により、制御回路第１トランジスタ１３の動作曲線の立ち上がり特性や飽和電流値が上下する。したがって、第２フューズ素子７が高抵抗であり、第１フューズ素子６が低抵抗である場合、図３に示すように、実線の動作曲線の飽和電流の方が、点線の動作曲線の飽和電流よりも高くなる。点線と実線の動作曲線の交点は、実線の動作曲線の立ち上がり領域になるため、実際の出力電圧Ｖｏｕｔは、低い電圧値になる。

制御回路第１トランジスタ１３と制御回路第２トランジスタ１４とのゲートには、バイアス電圧Ｖｂｉａｓが印加されている。制御回路第１トランジスタ１３または制御回路第２トランジスタ１４の閾値電圧が閾値電圧Ｖｔｈであり、かつ、バイアス回路第１トランジスタ２１の閾値電圧が閾値電圧Ｖｔｈの場合、出力電圧ＶｏｕｔがＬｏｗレベルのとき、その出力電圧Ｖｏｕｔは、（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下となる。

（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下の出力電圧Ｖｏｕｔが出力されることで、その出力電圧Ｖｏｕｔを出力回路（インバータ）１７で受けることが容易になる。また、第１フューズ素子６または第２フューズ素子７に供給される電圧も、（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下となり、回路電流（第１電流Ｉ１、第２電流Ｉ２）も低減される。

図４は、データ保持部３に保持されているフューズデータを読み出すときの動作を例示する図である。図４に示されているデータ保持部３は、第１フューズ素子６が高抵抗（または切断）となることで、フューズデータを保持している。このとき、データ保持部３の第１フューズ素子６に流れる電流を第１電流Ｉ１とし、第２フューズ素子７に流れる電流を第２電流Ｉ２とすると、
第１電流Ｉ１＜第２電流Ｉ２
となる。

図４に示されているように、データ保持部３の第２フューズ素子７と、データ読み出し部４の制御回路第２トランジスタ１４と、カレントミラー第２トランジスタ１６には、第２電流Ｉ２が流れる。また、このとき（データ読み出し部４のカレントミラー第２トランジスタ１６に流れる電流が第２電流Ｉ２のとき）、カレントミラー第１トランジスタ１５の電流値も第２電流Ｉ２となる。その第２電流Ｉ２は、第２フューズ素子７に流れる。このとき、第１フューズ素子６に流れる第１電流Ｉ１は、制御回路第１トランジスタ１３にも流れる。

第１フューズ素子６が高抵抗（または切断）の場合であっても、カレントミラー第１トランジスタ１５のゲート‐ソース電圧Ｖｇｓは、カレントミラー第２トランジスタ１６を流れる電流に依存する。カレントミラー第２トランジスタ１６のゲート‐ドレイン電圧Ｖｇｄは０Ｖなので、カレントミラー第２トランジスタ１６のドレイン電流Ｉｄが決まると、カレントミラー第１トランジスタ１５のソース‐ドレイン電圧Ｖｄｓとカレントミラー第１トランジスタ１５のゲート‐ソース電圧Ｖｇｓは一意に決定する。

図５は、第１フューズ素子６が高抵抗（または切断）のときの動作を例示するグラフである。図５の点線は、カレントミラー第１トランジスタ１５の動作曲線である、実線は制御回路第１トランジスタ１３の動作曲線である。図５に示されているように、第１フューズ素子６が高抵抗（または切断）のとき、制御回路第１トランジスタ１３のソースに高抵抗が付加されるため、飽和電流値が大幅に減少する。その結果、図５に示すように、点線の動作曲線の立ち上がり領域（非飽和領域）に動作点がくるため、出力電圧ＶｏｕｔはＨｉｇｈレベルを出力する。

上述のように、フューズデータ読み出し回路２は、データ保持部３に保持されたデータ（フューズデータ）を読み出すデータ読み出し部４は、カレントミラー接続されたカレントミラー第１トランジスタ１５とカレントミラー第２トランジスタ１６を備えている。また、データ読み出し部４は、制御回路第１トランジスタ１３と制御回路第２トランジスタ１４とを備えている。データ読み出し部４は、それらによって、コンパレータとして作用している。

データ読み出し部４が、ゲートに電源電圧Ｖｄｄより低い電圧（バイアス電圧Ｖｂｉａｓ）を受ける制御回路第１トランジスタ１３と制御回路第２トランジスタ１４とを備えることで、正確な判定閾値を有するフューズデータ読み出し回路２を、回路面積を増加させること無く構成することができる。また、そのフューズデータ読み出し回路２は、消費電流の増加が抑制されている。

また、バイアス電圧Ｖｂｉａｓを生成するバイアス電圧生成回路５は、制御回路第１トランジスタ１３または制御回路第２トランジスタ１４と同じ閾値電圧Ｖｔｈを有するトランジスタで構成されている。これによって、バイアス電圧生成回路５は、安定的にバイアス電圧Ｖｂｉａｓを生成することができる。

［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。図６は、第２実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。第２実施形態のフューズデータ読み出し回路２は、第１実施形態で例示したバイアス電圧生成回路５と異なる構成のバイアス生成回路１８を備えている。バイアス生成回路１８は、バイアス回路第１トランジスタ２１と、バイアス回路第２トランジスタ２２と、バイアス禁止回路２３とを含んでいる。バイアス回路第２トランジスタ２２のゲートは、第３ノードＮ３に接続されている。また、バイアス禁止回路２３のゲートは、第３ノードＮ３に接続され、バイアス禁止回路２３の電源端（ドレイン）は、制御回路第１トランジスタ１３と制御回路第２トランジスタ１４のゲートに接続されている。

図６に示されているように、第３ノードＮ３には、スタンバイ信号ＳＴＢが供給されえいる。バイアス生成回路１８は、スタンバイ信号ＳＴＢに応答して、バイアス電圧Ｖｂｉａｓの供給を停止する。これによって、第２実施形態のフューズデータ読み出し回路２は、スタンバイ状態と通常状態との切り替えが可能となり、スタンバイ時における消費電力の増加を抑制することができる。

［第３実施形態］
以下に、図面を参照して、本発明の第３実施形態について説明を行う。図７は、第３実施形態の半導体集積回路１におけるフューズデータ読み出し回路２の構成を例示する回路図である。第３実施形態のフューズデータ読み出し回路２は、参照電流生成回路３１と、読み出し回路群３２とを含んでいる。読み出し回路群３２は、複数のデータ出力回路を含んでいる。以下の実施形態においては、本実施形態の理解を容易にするために、読み出し回路群３２が、二つのデータ出力回路（第１データ出力回路３３、第２データ出力回路３４）を含む場合を例示する。第３実施形態のフューズデータ読み出し回路２は、参照電流生成回路３１と、読み出し回路群３２に含まれる複数のデータ出力回路の１つとの組み合わせで、第１実施形態（または第２実施形態）のフューズデータ読み出し回路２と同様の回路を構成する。

図７に示されているように、第３実施形態における第１データ出力回路３３は、第１出力電圧Ｖｏｕｔ１を第１出力回路（インバータ）４３に出力する。同様に、第２データ出力回路３４は、第２出力電圧Ｖｏｕｔ２を第２出力回路（インバータ）４６に出力する。また、参照電流生成回路３１は、抵抗３５と、参照電流回路第１トランジスタ３６と、参照電流回路第２トランジスタ３７とを備え、参照電流Ｉｒｅｆを生成している。

第１データ出力回路３３は、制御回路第１トランジスタ４１とカレントミラー第１トランジスタ４２とを備えている。参照電流回路第２トランジスタ３７とカレントミラー第１トランジスタ４２とは、カレントミラー１２を構成し、カレントミラー第１トランジスタ４２には、参照電流Ｉｒｅｆと同じ値の電流が流れる。制御回路第１トランジスタ４１のゲートには、バイアス電圧生成回路５から供給されるバイアス電圧Ｖｂｉａｓが印加される。第２データ出力回路３４は、制御回路第２トランジスタ４４とカレントミラー第２トランジスタ４５とを備えている。参照電流回路第２トランジスタ３７とカレントミラー第２トランジスタ４５とは、カレントミラー１２を構成し、カレントミラー第２トランジスタ４５には、参照電流Ｉｒｅｆと同じ値の電流が流れる。制御回路第１トランジスタ４１のゲートには、バイアス電圧生成回路５から供給されるバイアス電圧Ｖｂｉａｓが印加される。

第３実施形態の読み出し回路群３２は、上述の構成によって、参照電流生成回路３１と第１データ出力回路３３とで構成される読み出し回路と、参照電流生成回路３１と第２データ出力回路３４とで構成される読み出し回路とを独立に駆動することが可能である。

図８は、第３実施形態のフューズデータ読み出し回路２の動作を例示するグラフである。図８の点線は、制御回路第１トランジスタ４１の動作曲線である、実線は制御回路第２トランジスタ４４の動作曲線である。また、図８は、第３実施形態の読み出し回路群３２において、第１データ出力回路３３の第２フューズ素子７を切断した（または、高抵抗にした）場合の動作を例示している。図８に示されているように、第２フューズ素子７が高抵抗（または切断）のとき、第２電流Ｉ２＜参照電流Ｉｒｅｆとなって、第２出力電圧Ｖｏｕｔ２はＨｉｇｈレベルを出力する。このとき、第１出力電圧Ｖｏｕｔ１がＬｏｗレベルとなり、その第１出力電圧Ｖｏｕｔ１は、（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下となる。

第３実施形態の読み出し回路群３２において、（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下の第１出力電圧Ｖｏｕｔ１が出力されることで、その第１出力電圧Ｖｏｕｔ１を第１出力回路（インバータ）４３で受けることが容易になる。また、第１フューズ素子６または第２フューズ素子７に供給される電圧も、（バイアス電圧Ｖｂｉａｓ−閾値電圧Ｖｔｈ）以下となり、回路電流（第１電流Ｉ１、第２電流Ｉ２）も低減される。さらに、第３実施形態の半導体集積回路１は、複数の読出し回路を、回路面積の増加を抑制しつつ構成することが可能である。

［第４実施形態］
以下に、図面を参照して、本発明の第４実施形態について説明を行う。図９は、第４実施形態の半導体集積回路１におけるフューズデータ読み出し回路２の構成を例示する回路図である。第４実施形態のフューズデータ読み出し回路２は、第１実施形態のカレントミラー１２におけるカレントミラー第１トランジスタ１５を、複数のトランジスタで構成している。また、第４実施形態のフューズデータ読み出し回路２は、第１実施形態のカレントミラー１２におけるカレントミラー第２トランジスタ１６を、複数のトランジスタで構成している。また、第４実施形態においては、本実施形態の理解を容易にするために、フューズデータ読み出し回路２が抵抗３５を含む構成である場合を例示する。

図９に示されているように、第４実施形態のカレントミラー１２は、第１ＰＭＯＳトランジスタ５１と、第２ＰＭＯＳトランジスタ５２と、第３ＰＭＯＳトランジスタ５３と、第４ＰＭＯＳトランジスタ５４と、第５ＰＭＯＳトランジスタ５５と、第６ＰＭＯＳトランジスタ５６と、第７ＰＭＯＳトランジスタ５７と、第８ＰＭＯＳトランジスタ５８とを含んでいる。

第２ＰＭＯＳトランジスタ５２は、ゲートに印加される第１制御信号Ｓ１に応答して、活性化／非活性化の切り替えが行われる。第４ＰＭＯＳトランジスタ５４は、ゲートに印加される第２制御信号Ｓ２に応答して、活性化／非活性化の切り替えが行われる。

第１ＰＭＯＳトランジスタ５１、第３ＰＭＯＳトランジスタ５３、第５ＰＭＯＳトランジスタ５５および第７ＰＭＯＳトランジスタ５７のゲートは短絡され、それぞれのゲートは、制御回路第２トランジスタ１４の電源端（ドレイン）に接続されている。また、第５ＰＭＯＳトランジスタ５５は、ゲートと接地端（ドレイン）が短絡されている。同様に、第７ＰＭＯＳトランジスタ５７は、ゲートと接地端（ドレイン）が短絡されている。

第５ＰＭＯＳトランジスタ５５、第６ＰＭＯＳトランジスタ５６、第７ＰＭＯＳトランジスタ５７および第８ＰＭＯＳトランジスタ５８が、同様の構成のトランジスタのとき、抵抗３５に流れる電流を参照電流Ｉｒｅｆとすると、第８ＰＭＯＳトランジスタ５８、第７ＰＭＯＳトランジスタ５７に、参照電流Ｉｒｅｆの二分の一の値の電流（以下、切り替え参照電流Ｉｒｅｆ／２と記載する）が流れる。同様に、第５ＰＭＯＳトランジスタ５５、第６ＰＭＯＳトランジスタ５６に、切り替え参照電流Ｉｒｅｆ／２が流れる。

図１０は、第４実施形態のフューズデータ読み出し回路２の動作を例示するグラフである。図１０の上側の実線は、第１制御信号Ｓ１、第２制御信号Ｓ２共にＬｏｗレベルである場合の半導体集積回路１の動作を例示している。図１０の下側の実線は、第１制御信号Ｓ１がＬｏｗレベルであり、第２制御信号Ｓ２がＨｉｇｈレベルである場合の半導体集積回路１の動作を例示している。

図１０に示されているように、第４実施形態のフューズデータ読み出し回路２は、複数の判定レベルを備えている。半導体集積回路１は、第１制御信号Ｓ１と第２制御信号Ｓ２とのレベルを切り替えることによって、その複数の判定レベルを切り替えることが可能である。

なお、上述の複数の実施形態では、カレントミラー１２は、Ｐチャネルトランジスタで構成され、出力電圧制御回路１１が、Ｎチャネルトランジスタで構成されている。この構成は、出力電圧制御回路１１やカレントミラー１２を限定するものではない。例えば、カレントミラー１２をＮチャネルトランジスタで構成した場合や、出力電圧制御回路１１をＰチャネルトランジスタで構成した場合であっても、上述の作用効果を有する半導体集積回路１を構成することが可能である。また、上述の複数の実施形態は、その構成・動作が矛盾しない範囲において、組み合わせて実施することが可能である。

図１は、第１実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。 図２は、データ保持部３に保持されているフューズデータを読み出すときの動作を例示する図である。 図３は、第２フューズ素子７が高抵抗（または切断）のときの動作を例示するグラフである。 図４は、データ保持部３に保持されているフューズデータを読み出すときの動作を例示する図である。 図５は、第１フューズ素子６が高抵抗（または切断）のときの動作を例示するグラフである。 図６は、第２実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。 図７は、第３実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。 図８は、第３実施形態のフューズデータ読み出し回路２の動作を例示するグラフである。 図９は、第４実施形態のフューズデータ読み出し回路２の構成を例示する回路図である。 図１０は、第４実施形態のフューズデータ読み出し回路２の動作を例示するグラフである。

符号の説明

１…半導体集積回路
２…フューズデータ読み出し回路
３…データ保持部
４…データ読み出し部
５…バイアス電圧生成回路
６…第１フューズ素子
７…第２フューズ素子
８…第１データ書込み回路
９…第２データ書込み回路
１１…出力電圧制御回路
１２…カレントミラー
１３…制御回路第１トランジスタ
１４…制御回路第２トランジスタ
１５…カレントミラー第１トランジスタ
１６…カレントミラー第２トランジスタ
１７…出力回路（インバータ）
１８…バイアス生成回路
２１…バイアス回路第１トランジスタ
２２…バイアス回路第２トランジスタ
２３…バイアス禁止回路
３１…参照電流生成回路
３２…読み出し回路群
３３…第１データ出力回路
３４…第２データ出力回路
３５…抵抗
３６…参照電流回路第１トランジスタ
３７…参照電流回路第２トランジスタ
４１…制御回路第１トランジスタ
４２…カレントミラー第１トランジスタ
４３…第１出力回路（インバータ）
４４…制御回路第２トランジスタ
４５…カレントミラー第２トランジスタ
４６…第２出力回路（インバータ）
５１…第１ＰＭＯＳトランジスタ
５２…第２ＰＭＯＳトランジスタ
５３…第３ＰＭＯＳトランジスタ
５４…第４ＰＭＯＳトランジスタ
５５…第５ＰＭＯＳトランジスタ
５６…第６ＰＭＯＳトランジスタ
５７…第７ＰＭＯＳトランジスタ
５８…第８ＰＭＯＳトランジスタ
Ｎ１…第１ノード
Ｎ２…第２ノード
Ｎ３…第３ノード
Ｖｔｈ…閾値電圧
Ｖｂｉａｓ…バイアス電圧
Ｖｏｕｔ…出力電圧
Ｉ１…第１電流
Ｉ２…第２電流
Ｉｒｅｆ…参照電流
Ｉｒｅｆ／２…切り替え参照電流
Ｖｏｕｔ１…第１出力電圧
Ｖｏｕｔ２…第２出力電圧
ＰＲＧ１…第１プログラミング信号
ＰＲＧ２…第２プログラミング信号
Ｖｐｒｇ…書込み電圧
Ｖｄｄ…電源電圧
ＧＮＤ…接地電圧
Ｓ１…第１制御信号
Ｓ２…第２制御信号
ＳＴＢ…スタンバイ信号

Claims (8)

1. フューズデータを保持するフューズデータ保持部と、
   前記フューズデータを検出するフューズデータ読み出し部と、
   バイアス電圧を生成するバイアス電圧発生回路と
   を具備し、
   前記フューズデータ読み出し部は、
   カレントミラー回路と、
   前記カレントミラー回路と前記フューズデータ保持部との間に設けられた制御回路と
   を備え、
   前記バイアス電圧発生回路は、
   前記制御回路に前記バイアス電圧を印加する
   フューズデータ読み出し回路。
2. 請求項１に記載のフューズデータ読み出し回路において、
   前記制御回路は、
   制御トランジスタを含み、
   前記バイアス電圧発生回路は、
   第１電源電圧と接地電圧との間の電圧を前記バイアス電圧として前記制御トランジスタのゲートに印加する
   フューズデータ読み出し回路。
3. 請求項２に記載のフューズデータ読み出し回路において、
   前記バイアス電圧発生回路は、
   前記第１電源電圧の半分の電圧を第２電源電圧とし、
   前記第２電源電圧と前記接地電圧との間の電圧を前記バイアス電圧として前記ゲートに印加する
   フューズデータ読み出し回路。
4. 請求項１から３の何れか１項に記載のフューズデータ読み出し回路において、
   前記バイアス発生回路は、
   負荷素子と、
   前記負荷素子に接続されるバイアス生成トランジスタと
   を含み、
   前記バイアス生成トランジスタは、
   前記フューズデータ読み出し部の前記トランジスタの閾値電圧と同じ閾値電圧を有する
   フューズデータ読み出し回路。
5. 請求項１から４の何れか１項に記載のフューズデータ読み出し回路において、
   前記バイアス発生回路は、
   スイッチを含み、
   前記スイッチは、
   スタンバイ信号に応答して前記バイアス電圧の出力を禁止する
   フューズデータ読み出し回路。
6. 請求項１から５の何れか１項に記載のフューズデータ読み出し回路において、
   前記フューズデータ読み出し部は、
   前記バイアス電圧を受け、前記カレントミラー回路から出力される第１電流を前記フューズデータ保持部に供給する第１トランジスタと、
   前記バイアス電圧を受け、前記カレントミラー回路から出力される第２電流を前記フューズデータ保持部に供給する第２トランジスタと
   を含み、
   前記フューズデータ保持部は、
   前記第１電流をうける第１フューズ素子と、
   前記第２電流をうける第２フューズ素子と
   を含む
   フューズデータ読み出し回路。
7. 請求項１から５の何れか１項に記載のフューズデータ読み出し回路において、さらに、
   参照電流を生成する参照電流生成回路を備え、
   前記フューズデータ読み出し部は、
   前記参照電流生成回路と対応して前記フューズデータ読み出し部を構成するデータ出力回路を含み、
   前記データ出力回路は、
   前記参照電流と同じ値の電流を出力ノードに供給する電流供給回路と、
   フューズデータ保持部と、
   前記バイアス電圧を受け、前記参照電流に基づいた第１電流を前記フューズデータ保持部に供給する制御トランジスタと
   を含む
   フューズデータ読み出し回路。
8. 請求項１から５の何れか１項に記載のフューズデータ読み出し回路において、さらに、
   参照電流を生成する参照電流生成回路を備え、
   前記フューズデータ読み出し部は、
   前記参照電流生成回路に流れる前記参照電流と同じ値の電流を出力ノードに供給する電流供給回路と、
   前記電流供給回路に接続されたスイッチと
   を含み、
   前記スイッチは、
   判定レベル切り替え信号に応答して、前記電流の出力を禁止する
   フューズデータ読み出し回路。

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