JP2009032962A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＭＴ膜のレイアウトに関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１１上に形成された素子分離領域１２と、素子分離領域に取り囲まれたｐ型領域を有する活性領域１３Ａ及びｎ型領域を有する活性領域１３Ｃと、ｐ型領域を有する活性領域１３Ａ上に形成されたｎ型ゲート電極１６Ａを有するｎ型ＭＯＳトランジスタと、ｎ型領域を有する活性領域１３Ｃ上に形成されたｐ型ゲート電極１６Ｃを有するｐ型ＭＯＳトランジスタと、素子分離領域１２上に形成されたｐ型抵抗体１６Ｄとを備えている。ｐ型抵抗体１６Ｄの内部応力は、ｐ型ゲート電極１６Ｃの内部応力よりも大きい。
【選択図】図１

Description

本発明は、例えば抵抗素子などを有する半導体装置及びその製造方法に関する。
近年、情報通信機器の発達に伴い、システムＬＳＩ（Large Scale Integration）等の半導体装置では高い処理能力を有することが要求されているため、トランジスタの動作速度の高速化が図られている。特に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタで構成される相補型電界効果トランジスタは、低消費電力であることから広く用いられている。その相補型電界効果トランジスタの高速化は、主として構造の微細化によって進められており、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
そこで、微細化することなく、トランジスタのデバイス性能を向上させる技術が求められている。その技術の１つとして、シリコン結晶を歪ませることで、キャリアの移動度を変化させる歪シリコン技術がある。歪シリコン技術を用いたトランジスタでは、バルクシリコンで構成されるトランジスタに比べ、大きなキャリア移動度が得られる可能性があるため、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの電流駆動能力を大きくすることができる。よって、歪シリコン技術を用いたデバイスでは、デバイスサイズを縮小しなくとも、デバイス性能の向上を図ることができる。
この歪シリコンを形成する技術として、ＳＭＴ（Stress Memorization Technique）が提案されている（例えば、非特許文献１参照）。具体的には、ＳＭＴでは、半導体基板内に素子分離領域、ゲート絶縁膜、及びゲート電極を形成し、エクステンション領域及びソース／ドレイン領域にイオン注入する。その後、半導体基板上にＳＭＴ膜を堆積し、アニールを行うことで、ＳＭＴ膜のストレスをチャネル領域に記憶させる。なお、ＳＭＴ膜としては、一般的に、シリコン酸化膜からなる下地膜と、シリコン窒化膜からなり、引っ張り応力を有するストレッサー膜とが下から順に積層されてなる積層構造膜が用いられる。このＳＭＴ膜は、アニール後に除去されるが、チャネル領域に記憶されたストレスはＳＭＴ膜除去後も残ったままである。このため、ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、電子の移動度が向上し、電流駆動能力を改善することが可能となる。
ここで、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタは、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとから構成されているため、双方とも高い電流駆動能力を示すことが望ましい。しかしながら、ｐ型ＭＯＳトランジスタでは、ＳＭＴを用いた場合、電流駆動能力が劣化することが報告されている（非特許文献２参照）。非特許文献２では、ｐ型ＭＯＳトランジスタの電流駆動能力が劣化する原因として、ｐ型ＭＯＳトランジスタをＳＭＴ膜で覆ってアニールを行うことで、ｐ型不純物であるＢ（ボロン）の活性率が低下することを挙げている。つまり、ストレッサー膜である窒化シリコン膜に覆われていると、下地膜である酸化シリコン膜内の水素が、アニール時に半導体基板の外方へ拡散していくことができなくなる。その結果、半導体基板内に含有するＢ（ボロン）を活性率を低下させてしまうと考えられる。そのため、ｐ型ＭＯＳトランジスタの電流駆動能力の劣化を防ぐためには、ｐ型ＭＯＳトランジスタ上の窒化シリコン膜を除去して、ｎ型ＭＯＳトランジスタのみがＳＭＴ膜で覆われた状態でアニールするプロセスが有効である。
K.Ota et al.、IEDM2002、p.27 C.Ortolland et al.、VLSI2006、p.98-97
一方、本願発明者らは、アニール時のＳＭＴ膜とＢ（ボロン）の活性化率の関係についてさらに詳細に調査したところ、酸化シリコン膜内の水素だけでなく、窒化シリコン膜内の水素によってもＢの活性化率が低下していることが分かった。さらに、Ｂが注入されている活性領域（ｐ＋領域）上に形成された窒化シリコン膜を除去した場合でも、半導体基板の他の領域上に窒化シリコン膜が設けられていると、Ｂの活性化率が低下すること、また、半導体基板上に形成された窒化シリコン膜の堆積量が多いほど、Ｂの活性化率の低下率が大きいことも明らかにした。
図３は、半導体基板上に形成された窒化シリコン膜の堆積量と、ｐ＋領域の抵抗値の関係を示す図である。なお、ｐ＋領域の抵抗値は、最大値を１として規格化しており、最大値に対する変化率として表している。また、ｐ＋領域の抵抗値は、半導体基板上に堆積する窒化シリコン膜の量を変えてアニールした時のシリサイド化されていないｐ＋領域の抵抗値を示している。なお、窒化シリコン膜に含有する水素がｐ＋領域に及ぼす影響のみを判断するために、ｐ＋領域が酸化シリコン膜に覆われた状態でアニールを行っている。図３に示すように、半導体基板上に形成された窒化シリコン膜の量が増えるにつれ、ｐ＋領域の抵抗値が増加している。これにより、窒化シリコン膜の堆積量が多いほど、Ｂの活性率が低下していることが分かる。以上のことから、半導体基板上に形成されたＳＭＴ膜の面積や、ｐ＋領域からＳＭＴ膜までの距離に依存してｐ＋抵抗値が変動すると言える。
ここで、例えばポリシリコンにｐ型不純物が導入されたｐ＋抵抗体が形成されている領域では、マスクの位置合わせを考慮しなくても済むように、ｐ型ＭＯＳトランジスタ領域に形成されたＳＭＴ膜だけでなく、ｐ＋抵抗体の上に形成されたＳＭＴ膜も合わせて除去してアニールを行っていた。そのため、例えばアナログ抵抗素子などのシステムＬＳＩに混載された抵抗素子では、ＳＭＴ膜のレイアウトの違いによりその抵抗値が変動することが明らかになった。アナログ回路では、デジタル回路に比べて設計の自動化が進展していないため、デバイスの微細化が進むにつれて開発時間が相対的に長くなっている。このような中、ＳＭＴ膜のレイアウトに依存して抵抗素子の抵抗値が変動し、所望の特性が得られないのは大きな課題である。
本発明は、上記課題を解決するためになされたものであり、ＳＭＴ膜のレイアウトに関わらず、抵抗値のバラツキが小さく良好な特性を示す抵抗素子を有し、高速に動作可能な半導体装置及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された素子分離領域と、前記素子分離領域に取り囲まれた前記半導体基板からなる第１の活性領域と、前記素子分離領域に取り囲まれた前記半導体基板からなる第２の活性領域と、前記第１の活性領域上に形成され、ｎ型不純物が導入されたシリコンからなるｎ型ゲート電極を有するｎ型ＭＯＳトランジスタと、前記第２の活性領域上に形成され、ｐ型不純物が導入されたシリコンからなる第１のｐ型ゲート電極を有する第１のｐ型ＭＯＳトランジスタと、前記素子分離領域上に形成され、ｐ型不純物が導入されたシリコンからなり、内部応力が前記第１のｐ型ゲート電極の内部応力よりも大きいｐ型抵抗体とを備えている。
この構成によれば、半導体基板上に設けられたｐ型抵抗体は、第１のｐ型ゲート電極の内部応力よりも大きい内部応力を一様に有しているため、ｐ型抵抗体に含まれるｐ型不純物の活性化率のバラツキが例えば同一半導体基板内において小さくなる。これにより、ｐ型抵抗体の抵抗率のバラツキも小さくなるため、良好な特性を示す抵抗素子を備え、高速に動作可能な半導体装置を実現することができる。
また、前記ｎ型ＭＯＳトランジスタは、前記ｎ型ゲート電極上に形成された第１の金属シリサイド膜を有し、前記第１のｐ型ゲート電極上及び前記ｐ型抵抗体上には、金属シリサイド膜が形成されていなくてもよい。
この場合、ｎ型ゲート電極の上に第１の金属シリサイド膜が形成されているため、ｎ型ゲート電極とコンタクトの接触抵抗を低減させることができる。これにより、半導体装置の駆動能力をより向上できる。
なお、前記第１のｐ型ゲート電極に含まれるｐ型不純物の活性化率は、前記ｐ型抵抗体に含まれるｐ型不純物の活性化率よりも大きくてもよい。この場合、ゲート電極の抵抗値の上昇が抑制され、且つ、比較的抵抗率の高い抵抗素子を有するため、半導体装置の駆動能力をさらに向上できる。
また、本発明の半導体装置の製造方法は、半導体基板内に素子分離領域、第１の活性領域、及び第２の活性領域を形成した後、前記半導体基板の全面上に、ゲート絶縁膜及びシリコンからなるゲート電極形成膜を堆積する工程（ａ）と、前記ゲート電極形成膜のうち、前記第１の活性領域の上方に設けられた部分にｎ型不純物を導入し、前記第２の活性領域及び前記素子分離領域の上方に設けられた部分にｐ型不純物をそれぞれ導入する工程（ｂ）と、前記工程（ｂ）の後に、前記ゲート絶縁膜及び前記ゲート電極形成膜をパターニングして、前記第１の活性領域及び前記第２の活性領域の上に、前記ゲート絶縁膜を介して、ｎ型ゲート電極及び第１のｐ型ゲート電極をそれぞれ形成するとともに、前記第２の活性領域及び前記素子分離領域の上に、前記ゲート絶縁膜を介して、ｐ型ゲート電極及びｐ型抵抗体をそれぞれ形成する工程（ｃ）と、前記ｎ型ゲート電極及び前記ｐ型抵抗体を覆い、前記第１の活性領域のチャネル領域におけるゲート長方向に対して引っ張り応力を与えるストレッサー膜を形成する工程（ｄ）と、前記半導体基板を熱処理することで、前記ストレッサー膜により印加された引っ張り応力を前記ｐ型抵抗体及び前記第１の活性領域の表面部に、内部応力としてそれぞれ記憶させる工程（ｅ）と、前記工程（ｅ）の後で、前記ストレッサー膜を除去する工程（ｆ）とを備えている。
この方法によれば、工程（ｃ）、（ｄ）において、ｎ型ゲート電極上だけでなく、ｐ型抵抗体上にもストレッサー膜を設けて熱処理を行っている。そのため、ｐ型抵抗体には一様にストレッサー膜の引っ張り応力が印加されるので、半導体基板上に設けられたストレッサー膜の面積など、ストレッサー膜のレイアウトによって、ｐ型抵抗体に含まれるｐ型不純物の活性率が大きく変化することなく、活性率のバラツキの小さい抵抗素子を得ることができる。従って、本発明の半導体装置の製造方法では、アナログ抵抗素子など、高精度な動作が要求される抵抗素子を比較的容易に作製することが可能となる。
本発明の半導体装置及びその製造方法によれば、バラツキが小さく、且つ、比較的高い抵抗率を有するｐ型抵抗体を備えているため、高速に動作可能な半導体装置を実現することができる。
（実施形態）
以下、本発明の実施形態に係る半導体装置及びその製造方法について、図１を参照しながら説明する。図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。以降、本実施形態の半導体装置の製造方法について述べる。
図１（ａ）に示すように、まず、半導体基板１１内に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。次に、半導体基板１１内の所定の領域にｐ型不純物及びｎ型不純物を導入し、素子分離領域１２に取り囲まれたｐ型領域を有する活性領域１３Ａ、及び、素子分離領域１２に取り囲まれたｎ型領域を有する活性領域１３Ｂ、１３Ｃをそれぞれ形成する。ここで、図１（ａ）に示すように、本実施形態の半導体装置は、ｎ型ＭＯＳトランジスタ領域Ａ、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃ、及びＰ型抵抗素子領域Ｄを有している。
次に、半導体基板１１の全面上に、例えば厚さが２ｎｍでシリコン酸化膜からなるゲート絶縁膜１５と、厚さが１００ｎｍで、ポリシリコンなどからなるゲート電極形成膜を順次堆積する。次いで、ｎ型ＭＯＳトランジスタ領域Ａに形成されたゲート電極形成膜に、Ａｓ（砒素）などのｎ型不純物をドーズ量が６×１０１５ｃｍ−２でイオン注入し、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃ、及びｐ型抵抗素子領域Ｄに形成されたゲート電極形成膜に、Ｂ（ボロン）などのｐ型不純物をドーズ量が２×１０１５ｃｍ−２でイオン注入する。その後、ゲート電極形成膜及びゲート絶縁膜１５をパターニングすることで、ｎ型ＭＯＳトランジスタ領域Ａにおける活性領域１３Ａにはゲート絶縁膜１５を介してｎ型ゲート電極１６Ａを形成し、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃにおける活性領域１３Ｂ、１３Ｃ上にはゲート絶縁膜１５を介してｐ型ゲート電極１６Ｂ、１６Ｃをそれぞれ形成するとともに、ｐ型抵抗素子領域Ｄにおける素子分離領域１２上にはｐ型抵抗体１６Ｄを形成する。
次に、ｎ型ゲート電極１６Ａをマスクにして、活性領域１３ＡにＡｓなどのｎ型不純物をイオン注入してｎ型エクステンション領域１８Ａを形成する。同様にして、ｐ型ゲート電極１６Ｂ、１６Ｃをマスクにして、活性領域１３Ｂ、１３ＣにＢＦ２などのｐ型不純物をイオン注入して、ｐ型エクステンション領域１８Ｂ、１８Ｃをそれぞれ形成する。
続いて、ｎ型ゲート電極１６Ａ、ｐ型ゲート電極１６Ｂ、１６Ｃ、及びｐ型抵抗体１６Ｄの側面上に、窒化シリコンなどからなるサイドウォール膜２０Ａ、２０Ｂ、２０Ｃ、２０Ｄをそれぞれ形成する。その後、ｎ型ＭＯＳトランジスタ領域Ａでは、ｎ型ゲート電極１６Ａ及びサイドウォール膜２０Ａをマスクとして、活性領域１３ＡにＰ及びＡｓなどのｎ型不純物を注入し、ｎ型ソース・ドレイン領域２１Ａを形成する。同様にして、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃにおいて、活性領域１３Ｂ、１３ＣにＢなどのｐ型不純物をそれぞれ注入し、ｐ型ソース・ドレイン領域２１Ｂ、２１Ｃをそれぞれ形成する。なお、ｎ型ソース・ドレイン領域２１Ａ、ｎ型エクステンション領域１８Ａ、ｐ型ソース・ドレイン領域２１Ｂ、２１Ｃ、及びｐ型エクステンション領域１８Ｂ、１８Ｃを形成する際には、ｐ型抵抗体１６Ｄ上に不純物が入らないようにマスクをしておく。
次に、図１（ｂ）に示すように、半導体基板１１の全面上に、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、例えば厚さが１０ｎｍで酸化シリコンからなる下地絶縁膜２３を形成する。次いで、下地絶縁膜２３上に、プラズマＣＶＤ法などを用いて、例えば厚さが５０ｎｍで窒化シリコンからなるストレッサー膜２４を形成する。ここで、ストレッサー膜２４は、活性領域１３Ａのチャネル領域においてゲート長方向に対して引っ張り応力を与える膜である。
次に、図１（ｃ）に示すように、ストレッサー膜２４のうちｎ型ＭＯＳトランジスタ領域Ａ及びｐ型抵抗素子領域Ｄに形成された部分を残して、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃに形成されている部分を選択的に除去する。ここで、ストレッサー膜２４は、例えば熱リン酸溶液を用いたウェットエッチング又はドライエッチングにより除去される。この場合、下地絶縁膜２３の選択比がストレッサー膜２４に対して十分に大きければ、良好にストレッサー膜２４をエッチングできるため好ましい。なお、ストレッサー膜２４としてシリコン窒化膜を用いる場合、シリコン酸化膜からなる下地絶縁膜２３を用いると、選択比が十分に大きくなるため好ましい。
続いて、ＲＴＡ（Rapid Thermal Anneal）により、半導体基板１１を例えば１０００度で熱処理する。この時、上述の工程で形成した各エクステンション領域、及び、各ソース・ドレイン領域に注入された不純物が活性化される。さらに、本工程では、ストレッサー膜２４の引っ張り応力が、ｐ型抵抗体１６Ｄ及びｎ型ＭＯＳトランジスタＡの活性領域１３Ａにおけるチャネル領域に記憶される。また、ｎ型ゲート電極１６Ａにおいても、ｎ型ＭＯＳトランジスタＡのチャネル領域をゲート長方向に引っ張る内部応力が記憶される。
次に、図１（ｄ）に示すように、ストレッサー膜２４及び下地絶縁膜２３を除去する。なお、図１（ｃ）に示す工程と同様にして、ストレッサー膜２４は、例えば熱リン酸溶液を用いたウェットエッチングにより除去する。
次に、図１（ｅ）に示すように、半導体基板１１の全面上に、例えば膜厚が１０ｎｍで酸化シリコンなどからなるシリサイド防止膜２５を堆積する。その後、シリサイド防止膜２５のうちｐ型ＭＯＳトランジスタ領域Ｃ及びｐ型抵抗素子領域Ｄに形成された部分を残して、ｎ型ＭＯＳトランジスタＡ及びｐ型ＭＯＳトランジスタ領域Ｂに形成されている部分を選択的に除去する。次いで、半導体基板１１の全面上に例えば膜厚が１０ｎｍでＮｉからなる金属膜２６を堆積する。
続いて、図１（ｆ）に示すように、半導体基板１１に熱処理を行うことで、ｎ型ＭＯＳトランジスタ領域Ａでは、ｎ型ソース・ドレイン領域２１Ａ上、並びに、ｎ型ゲート電極１６Ａ上に、ニッケルシリサイドからなる金属シリサイド膜２７が形成される。同様にして、ｐ型ＭＯＳトランジスタ領域Ｂでは、ｐ型ソース・ドレイン領域２１Ｂ上、並びに、ｐ型ゲート電極１６Ｂ上に、金属シリサイド膜２７が形成される。一方、シリサイド防止膜２５が形成されたｐ型ＭＯＳトランジスタ領域Ｃ及びｐ型抵抗素子領域Ｄには、金属シリサイド膜は形成されない。次に、前述の工程でシリサイド化されずに残存した金属膜２６と、シリサイド防止膜２５とをそれぞれ除去する。ここで、シリサイド防止膜２５は必ずしも除去する必要はなく、絶縁膜として用いても良い。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。
続いて、本実施形態の半導体装置の構成について図１（ｆ）を用いて簡単に説明する。なお、本実施形態の半導体装置において、各不純物の種類や、各膜の材料及び製造方法などは、上述の製造方法で述べたものと同様であるため、ここでは省略する。
図１（ｆ）に示すように、本実施形態の半導体装置は、半導体基板１１上に形成された素子分離領域１２と、素子分離領域１２に取り囲まれた半導体基板１１からなる活性領域１３Ａ、１３Ｂ、１３Ｃと、活性領域１３Ａに形成されたｎ型ＭＯＳトランジスタと、活性領域１３Ｂに形成されたｐ型ＭＯＳトランジスタと、活性領域１３Ｃに形成されたｐ型ＭＯＳトランジスタと、素子分離領域１２上に形成されたｐ型抵抗体１６Ｄとを備えている。
ここで、ｎ型ＭＯＳトランジスタは、活性領域１３Ａ上にゲート絶縁膜１５を介して形成されたｎ型ゲート電極１６Ａと、活性領域１３Ａにおけるｎ型ゲート電極１６Ａの側方に形成されたｎ型エクステンション領域１８Ａと、ｎ型ゲート電極１６Ａの側面上に形成されたサイドウォール２０Ａと、活性領域１３Ａにおけるサイドウォール２０Ａの外側方に形成されたｎ型ソース・ドレイン領域２１Ａと、ｎ型ゲート電極１６Ａ及びｎ型ソース・ドレイン領域２１Ａ上に形成された金属シリサイド膜２７とを有している。また、ｐ型ＭＯＳトランジスタ（第１のｐ型ＭＯＳトランジスタ）は、活性領域１３Ｃ上にゲート絶縁膜１５を介して形成されたｐ型ゲート電極１６Ｃと、活性領域１３Ｃにおけるｐ型ゲート電極１６Ｃの側方に形成されたｐ型エクステンション領域１８Ｃと、ｐ型ゲート電極１６Ｃの側面上に形成されたサイドウォール２０Ｃと、活性領域１３Ｃにおけるサイドウォール２０Ｃの外側方に形成されたｐ型ソース・ドレイン領域２１Ｃとを有している。また、ｐ型ＭＯＳトランジスタ（第２のｐ型ＭＯＳトランジスタ）は、活性領域１３Ｂ上にゲート絶縁膜１５を介して形成されたｐ型ゲート電極１６Ｂと、活性領域１３Ｂにおけるｐ型ゲート電極１６Ｂの側方に形成されたｐ型エクステンション領域１８Ｂと、ｐ型ゲート電極１６Ｂの側面上に形成されたサイドウォール２０Ｂと、活性領域１３Ｂにおけるサイドウォール２０Ｂの外側方に形成されたｐ型ソース・ドレイン領域２１Ｂと、ｐ型ゲート電極１６Ｂ及びｐ型ソース・ドレイン領域２１Ｂ上に形成された金属シリサイド膜２７とを有している。
本実施形態の製造方法の特徴は、図１（ｃ）に工程で、ｎ型ＭＯＳトランジスタ領域Ａ上だけでなく、ｐ型抵抗素子領域Ｄ上にもストレッサー膜２４を設けて熱処理を行うことにある。この方法によれば、従来の半導体装置の製造方法とは異なり、ｐ型抵抗体１６Ｄには一様にストレッサー膜２４の引っ張り応力が印加される。このため、半導体基板上に設けられたストレッサー膜２４の面積など、ストレッサー膜２４のレイアウトによって、ｐ型抵抗体１６Ｄに含まれるｐ型不純物の活性化率が大きく変化することなく、活性化率のバラツキの小さい抵抗素子を得ることができる。従って、ｐ型抵抗体１６Ｄの抵抗率のバラツキも小さくなるため、本実施形態の半導体装置の製造方法では、アナログ抵抗素子など、高精度な動作が要求される抵抗素子を比較的容易に作製することが可能となる。
また、ｐ型抵抗体１６Ｄはストレッサー膜２４の引っ張り応力が印加されるため、その内部応力は、図１（ｃ）に示す工程でストレッサー膜２４が形成されていない、例えばｐ型ゲート電極１６Ｃの内部応力よりも大きくなる。そのため、ｐ型抵抗体１６Ｄに含まれるｐ型不純物の活性化率は、ｐ型ゲート電極１６Ｃに含まれるｐ型不純物の活性化率よりも低くなる。その結果、ｐ型抵抗体１６Ｄの抵抗値（抵抗率）は、ｐ型ゲート電極１６Ｃの抵抗値（抵抗率）よりも高くなる。従って、ゲート電極の抵抗値の上昇が抑制され、且つ、比較的抵抗率の高い抵抗素子を有する半導体装置を実現することができる。なお、本実施形態の半導体装置の製造方法では、図１（ｅ）、（ｆ）に示す工程で、ｎ型ゲート電極１６Ａ及びｐ型ゲート電極１６Ｂの上に金属シリサイド膜２７を形成することで、これらのゲート電極とコンタクトとの接触抵抗が低減されるため、半導体装置の駆動能力をさらに向上できる。
なお、ｐ型抵抗体１６Ｄにはストレッサー膜２４から引っ張り応力が記憶されるため、ｐ型抵抗体１６Ｄに含まれるシリコン結晶に歪みが生じる。これにより、ラマン分光により、ｐ型抵抗体１６Ｄにレーザ光を照射した場合のラマンピークは、例えばｐ型ゲート電極１６Ｃにレーザ光を照射した場合のラマンピークよりも高波数側に観測される。
また、図１（ｃ）に示す工程で、ｎ型ＭＯＳトランジスタ領域Ａにストレッサー膜２４を設け、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃにストレッサー膜２４を設けないことにより、ｐ型ＭＯＳトランジスタ領域Ｂ、Ｃの電流駆動能力を劣化させることなく、ｎ型ＭＯＳトランジスタの電流駆動能力を向上させることができる。その結果、本実施形態の半導体装置の製造方法を用いれば、所望の特性を有する抵抗素子を備え、高速に動作可能なＣＭＯＳトランジスタなどを製造することが可能となる。
また、本実施形態の製造方法では、比較的抵抗率の高いｐ型抵抗体１６Ｄが得られるため、例えば従来の半導体装置と同じ抵抗値を有するｐ型抵抗体１６Ｄを作製する場合、従来の半導体装置よりもｐ型抵抗体１６Ｄの面積を小さくすることができる。その一方で、本実施形態の製造方法では、図１（ｃ）に示す工程で、ストレッサー膜２４をｐ型抵抗体１６Ｄ上にパターニングするためにリソグラフィーの位置合わせを行うので、位置合わせのマージン分、ｐ型抵抗素子領域Ｄの面積を拡大させる必要が出てくる。これについて、図２（ａ）、（ｂ）を用いて、具体的に説明する。図２（ａ）は、ｐ型抵抗体１６Ｄ上にストレッサー膜２４が形成されていない場合のレイアウトを示す上面図であり、図２（ｂ）は、ｐ型抵抗体１６Ｄ上にストレッサー膜２４が形成されている場合のレイアウトを示す上面図である。
ここで、本実施形態の半導体装置では、ｐ型抵抗体１６Ｄがストレッサー膜２４に覆われた状態でアニール処理した場合、ストレッサー膜２４に覆われていない場合に比べて、ｐ型抵抗体１６Ｄの抵抗率が１０％程度上昇することが、本願発明者らの調査により分かっている。また、ストレッサー膜２４をパターニングするためのリソグラフィーの位置合わせマージンとして、少なくとも３０ｎｍ必要である。
従って、図２（ａ）、（ｂ）に示すように、ｐ型抵抗素子領域Ｄの縦方向の長さをそれぞれＬ１、Ｌ３とすると、Ｌ３（ｎｍ）＝０．９×Ｌ１＋２×３０となる。一方、ｐ型抵抗素子領域Ｄの横方向の長さをそれぞれＬ２、Ｌ４とすると、Ｌ４（ｎｍ）＝Ｌ２＋２×３０となる。ここで、Ｌ２、Ｌ４は、ｐ型抵抗体１６Ｄの最小ピッチ幅及び本数で決まるため、ｐ型抵抗体１６Ｄの抵抗率の増加による面積の縮小は考慮しない。以上のことより、従来の半導体装置と同じ抵抗値の抵抗素子を作製する場合、ｐ型抵抗素子領域Ｄの面積が例えば１μｍ角以上であると、本発明の半導体装置の方が、ストレッサー膜２４のマスク合わせのマージン分を考慮しても、従来の半導体装置よりもｐ型抵抗素子領域Ｄの面積を小さくすることが可能となる。その結果、比較的高抵抗な抵抗素子を備え、且つ、微細化が可能な半導体装置を実現することができる。
なお、図２（ａ）、（ｂ）に示すレイアウトや、位置合わせのマージンの大きさは一例であるため、これに限定されるものではない。
また、本実施形態の半導体装置及びその製造方法では、ｐ型抵抗素子領域Ｄに設けられたｐ型抵抗体１６Ｄについて説明したが、例えばｐ型ＭＯＳトランジスタ領域Ｂ、Ｃに設けられる抵抗素子に関しても、ストレッサー膜２４で覆って熱処理を行うことにより、上述の効果と同様な効果を得ることができる。
本発明の半導体装置及びその製造方法は、例えばシステムＬＳＩなどの半導体装置の高駆動化に有用である。
本発明の実施形態に係る半導体装置の製造工程を示す断面図である。 ｐ型抵抗体１６Ｄ上にストレッサー膜２４が形成されていない場合のレイアウトを示す上面図であり、図２（ｂ）は、ｐ型抵抗体１６Ｄ上にストレッサー膜２４が形成されている場合のレイアウトを示す上面図である。 本発明に係る半導体基板上に形成された窒化シリコン膜の堆積量と、ｐ＋領域の抵抗値の関係を示す図である。
符号の説明
１１ 半導体基板
１２ 素子分離領域
１３Ａ、１３Ｂ、１３Ｃ 活性領域
１５ ゲート絶縁膜
１６ ゲート電極形成膜
１６Ａ ｎ型ゲート電極
１６Ｂ、１６Ｃ ｐ型ゲート電極
１６Ｄ ｐ型抵抗体
１８Ａ ｎ型エクステンション領域
１８Ｂ、１８Ｃ ｐ型エクステンション領域
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ サイドウォール膜
２１Ａ ｎ型ソース・ドレイン領域
２１Ｂ、２１Ｃ ｐ型ソース・ドレイン領域
２３ 下地絶縁膜
２４ ストレッサー膜
２５ シリサイド防止膜
２６ 金属膜
２７ 金属シリサイド膜
Ａ ｎ型ＭＯＳトランジスタ領域
Ｂ ｐ型ＭＯＳトランジスタ領域
Ｃ ｐ型ＭＯＳトランジスタ領域
Ｄ ｐ型抵抗素子領域

Claims (17)

  1. 半導体基板と、
    前記半導体基板内に形成された素子分離領域と、
    前記素子分離領域に取り囲まれた前記半導体基板からなる第１の活性領域と、
    前記素子分離領域に取り囲まれた前記半導体基板からなる第２の活性領域と、
    前記第１の活性領域上に形成され、ｎ型不純物が導入されたシリコンからなるｎ型ゲート電極を有するｎ型ＭＯＳトランジスタと、
    前記第２の活性領域上に形成され、ｐ型不純物が導入されたシリコンからなる第１のｐ型ゲート電極を有する第１のｐ型ＭＯＳトランジスタと、
    前記素子分離領域上に形成され、ｐ型不純物が導入されたシリコンからなり、内部応力が前記第１のｐ型ゲート電極の内部応力よりも大きいｐ型抵抗体とを備えている半導体装置。
  2. 前記ｎ型ゲート電極は、前記ｎ型ゲート電極の下方であって、前記第１の活性領域の表面部に形成されるチャネル領域をゲート長方向に引っ張る内部応力を有する請求項１に記載の半導体装置。
  3. 前記ｎ型ＭＯＳトランジスタは、前記ｎ型ゲート電極上に形成された第１の金属シリサイド膜を有し、
    前記第１のｐ型ゲート電極上及び前記ｐ型抵抗体上には、金属シリサイド膜が形成されていない請求項１又は２に記載の半導体装置。
  4. 前記ｎ型ＭＯＳトランジスタは、前記ｎ型ゲート電極の側面上に形成された第１のサイドウォールと、前記第１の活性領域における前記第１のサイドウォールの外側方下の領域に形成されたｎ型ソース・ドレイン領域と、前記ｎ型ソース・ドレイン領域上に形成された第２の金属シリサイド膜とを有し、
    前記第１のｐ型ＭＯＳトランジスタは、前記第１のｐ型ゲート電極の側面上に形成された第２のサイドウォールと、前記第２の活性領域における前記第２のサイドウォールの外側方下の領域に形成されたｐ型ソース・ドレイン領域とを有し、
    前記ｐ型ソース・ドレイン領域上には金属シリサイド膜が形成されていない請求項１〜３のうちいずれか１つに記載の半導体装置。
  5. 前記素子分離領域に取り囲まれた前記半導体基板からなる第３の活性領域と、
    前記第３の活性領域上に形成され、ｐ型不純物が導入されたシリコンからなる第２のｐ型ゲート電極と、前記第２のｐ型ゲート電極上に形成された第３の金属シリサイド膜とを有する第２のｐ型ＭＯＳトランジスタとをさらに備えている請求項１〜４のうちいずれか１つに記載の半導体装置。
  6. 前記第１のｐ型ゲート電極に含まれるｐ型不純物の活性化率は、前記ｐ型抵抗体に含まれるｐ型不純物の活性化率よりも大きい請求項１〜５のうちいずれか１つに記載の半導体装置。
  7. 前記第１のｐ型ゲート電極のラマン分光のピークは、前記ｐ型抵抗体のラマン分光のピークよりも高波数である請求項１〜６のうちいずれか１つに記載の半導体装置。
  8. 半導体基板内に素子分離領域、第１の活性領域、及び第２の活性領域を形成した後、前記半導体基板の全面上に、ゲート絶縁膜及びシリコンからなるゲート電極形成膜を堆積する工程（ａ）と、
    前記ゲート電極形成膜のうち、前記第１の活性領域の上方に設けられた部分にｎ型不純物を導入し、前記第２の活性領域及び前記素子分離領域の上方に設けられた部分にｐ型不純物をそれぞれ導入する工程（ｂ）と、
    前記工程（ｂ）の後に、前記ゲート絶縁膜及び前記ゲート電極形成膜をパターニングして、前記第１の活性領域及び前記第２の活性領域の上に、前記ゲート絶縁膜を介して、ｎ型ゲート電極及び第１のｐ型ゲート電極をそれぞれ形成するとともに、前記第２の活性領域及び前記素子分離領域の上に、前記ゲート絶縁膜を介して、ｐ型ゲート電極及びｐ型抵抗体をそれぞれ形成する工程（ｃ）と、
    前記ｎ型ゲート電極及び前記ｐ型抵抗体を覆い、前記第１の活性領域のチャネル領域におけるゲート長方向に対して引っ張り応力を与えるストレッサー膜を形成する工程（ｄ）と、
    前記半導体基板を熱処理することで、前記ストレッサー膜により印加された引っ張り応力を前記ｐ型抵抗体及び前記第１の活性領域の表面部に、内部応力としてそれぞれ記憶させる工程（ｅ）と、
    前記工程（ｅ）の後で、前記ストレッサー膜を除去する工程（ｆ）とを備えている半導体装置の製造方法。
  9. 前記工程（ｄ）は、前記半導体基板上の全面に前記ストレッサー膜を形成した後、前記第２の活性領域上の前記ストレッサー膜を除去する工程を含む請求項８に記載の半導体装置の製造方法。
  10. 前記工程（ｅ）において、前記ｐ型抵抗体に記憶された内部応力は、前記第１のｐゲート電極の内部応力よりも大きい請求項８又は９に記載の半導体装置の製造方法。
  11. 前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記第１の活性領域における前記ｎ型ゲート電極の側方下の領域にｎ型エクステンション領域を形成する一方、前記第２の活性領域における前記第１のｐ型ゲート電極の側方下の領域にｐ型エクステンション領域を形成する工程（ｇ）をさらに備えている請求項８〜１０のうちいずれか１つに記載の半導体装置の製造方法。
  12. 前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記ｎ型ゲート電極の側面上に第１のサイドウォールを形成するとともに、前記第１のｐ型ゲート電極の側面上に第２のサイドウォール膜を形成する工程（ｈ）と、前記工程（ｈ）の後に、前記第１の活性領域における前記第１のサイドウォールの外側方下の領域にｎ型ソース・ドレイン領域を形成する一方、前記第２の活性領域における前記第２のサイドウォールの側方下の領域にｐ型ソース・ドレイン領域を形成する工程（ｉ）とをさらに備えている請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法。
  13. 前記工程（ｉ）の後に、前記第１のｐ型ゲート電極、前記ｐ型ソース・ドレイン領域、及び前記ｐ型抵抗体を覆うシリサイド防止膜を形成する工程（ｊ）と、前記工程（ｊ）の後に、前記ｎ型ゲート電極上及び前記ｎ型ソース・ドレイン領域上に金属シリサイド膜を形成する工程（ｋ）をさらに備えている請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（ａ）は、前記半導体基板内に第３の活性領域を形成する工程を含み、
    前記工程（ｂ）は、前記ゲート電極形成膜のうち、前記第３の活性領域の上方に設けられた部分にｐ型不純物を導入する工程を含み、
    前記工程（ｃ）は、前記ゲート絶縁膜及び前記ゲート電極形成膜をパターニングして、前記第３の活性領域の上に、前記ゲート絶縁膜を介して第２のｐ型ゲート電極を形成する工程を含み、
    前記工程（ｄ）では、前記第３の活性領域の上には前記ストレッサー膜が形成されず、
    前記工程（ｋ）は、前記第２のｐ型ゲート電極上に前記金属シリサイド膜を形成する工程を含む請求項１３に記載の半導体装置の製造方法。
  15. 前記ストレッサー膜は、窒化シリコン膜である請求項８〜１４のうちいずれか１つに記載の半導体装置の製造方法。
  16. 前記工程（ｄ）では、前記ｎ型ゲート電極及び前記ｐ型抵抗体の上に下地絶縁膜を形成した後、前記下地絶縁膜上に前記ストレッサー膜を形成する請求項８〜１５のうちいずれか１つに記載の半導体装置の製造方法。
  17. 前記下地絶縁膜は、酸化シリコン膜である請求項１６に記載の半導体装置の製造方法。
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