JP5110847B2 - Display device - Google Patents
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本発明は、電子放出素子を有する表示装置に関する。具体的には、各画素にトランジスタを有し、トランジスタを用いて階調を制御する、電界電子放出素子を有する表示装置に関する。 The present invention relates to a display device having an electron-emitting device. Specifically, the present invention relates to a display device having a field electron-emitting device that includes a transistor in each pixel and controls gradation using the transistor.
現在、主流の陰極線管（ＣＲＴ）に代わる画像表示装置として、平面型（フラットパネル形式）の表示装置の開発が盛んに行なわれている。このような平面型の表示装置として、電界効果によって放出される電子を利用して電子線励起発光する電子放出素子（電界電子放出素子とも記す）を有する表示装置、いわゆる電子放出表示装置（フィールドエミッションディスプレイ、ＦＥＤ）も提案されている。電子放出表示装置は、動画像の表示性能の高さと低消費電力特性に優れ、また、液晶を用いた表示装置などと違い、自ら発光する発光素子を用いた表示装置であるため、表示画像のコントラストが高いという利点があることから注目を集めている。 At present, development of a flat type (flat panel type) display device is actively carried out as an image display device replacing a mainstream cathode ray tube (CRT). As such a flat display device, a display device having an electron-emitting device (also referred to as a field electron-emitting device) that emits an electron beam by using electrons emitted by a field effect, a so-called electron emission display device (field emission). Display, FED) has also been proposed. The electron emission display device is superior in display performance of moving images and low power consumption characteristics, and unlike a display device using liquid crystal, it is a display device using a light emitting element that emits light by itself. It attracts attention because of its advantage of high contrast.
ＦＥＤは、カソード電極を有する第１の基板と、蛍光体層を付したアノード電極を有する第２の基板とが対向して配置された構造を有し、第１の基板と第２の基板とが封止材で封止されている。カソード電極から放出された電子は、第１の基板と第２の基板との空間を移動してアノード電極に付された蛍光体層を励起させ発光させて画像表示を得ており、両基板は封止材によって封止され、その空間は高い真空に保持されている。 The FED has a structure in which a first substrate having a cathode electrode and a second substrate having an anode electrode provided with a phosphor layer are arranged to face each other, and the first substrate, the second substrate, Is sealed with a sealing material. The electrons emitted from the cathode electrode move through the space between the first substrate and the second substrate to excite the phosphor layer attached to the anode electrode and emit light to obtain an image display. The space is sealed with a sealing material, and the space is maintained at a high vacuum.
ＦＥＤは、電極の形態からニ極管型、三極管型、四極管型に分類できる。二極管型ＦＥＤは、第１基板の表面にはストライプ状のカソード電極が形成され、第２の基板の表面にはカソード電極と交差するようにストライプ状のアノード電極が形成されている。カソード電極とアノード電極との距離は、数μｍ〜数ｍｍである。カソード電極とアノード電極との間において、電圧を印加することにより、電極間で電子が放出される。電圧は、１０ｋＶ未満であればよいと言われている。放出された電子が、アノード電極に付された蛍光体層まで到達し、蛍光体を励起し、発光することにより、画像を表示することができる。 The FED can be classified into a bipolar tube type, a triode type, and a tetraode type according to the form of the electrode. In the bipolar FED, a striped cathode electrode is formed on the surface of the first substrate, and a striped anode electrode is formed on the surface of the second substrate so as to intersect the cathode electrode. The distance between the cathode electrode and the anode electrode is several μm to several mm. By applying a voltage between the cathode electrode and the anode electrode, electrons are emitted between the electrodes. It is said that the voltage may be less than 10 kV. The emitted electrons reach the phosphor layer attached to the anode electrode, excite the phosphor, and emit light, thereby displaying an image.
三極管型ＦＥＤは、カソード電極が形成された第１基板上に、絶縁膜が形成され、絶縁膜を介してカソード電極と交差するように引き出しゲート電極が形成されている。カソード電極及び引き出しゲート電極を上方からみると、ストライプ状またはマトリクス状になっており、カソード電極及び引き出しゲート電極の交点領域における絶縁膜には、電子源である電子放出素子が形成されている。カソード電極と引き出しゲート電極とに電圧を印加して電子放出素子に高電界をかけることにより、電子放出素子から電子を放出させることができる。この電子は、引き出しゲート電極よりも高電圧が印加された第２基板のアノード電極に引き寄せられ、アノード電極に付された蛍光体層を励起し、発光することにより、画像を表示することができる。 In the triode type FED, an insulating film is formed on a first substrate on which a cathode electrode is formed, and an extraction gate electrode is formed so as to intersect the cathode electrode through the insulating film. When the cathode electrode and the extraction gate electrode are viewed from above, they are in a stripe shape or a matrix shape, and an electron emitting element as an electron source is formed in the insulating film in the intersection region of the cathode electrode and the extraction gate electrode. Electrons can be emitted from the electron-emitting device by applying a voltage to the cathode electrode and the extraction gate electrode to apply a high electric field to the electron-emitting device. The electrons are attracted to the anode electrode of the second substrate to which a higher voltage is applied than the extraction gate electrode, and the phosphor layer attached to the anode electrode is excited to emit light, thereby displaying an image. .
四極管型ＦＥＤは、三極管型ＦＥＤの引き出しゲート電極とアノード電極との間に、板状又は薄膜状の収束電極が形成されており、収束電極は１画素ごとに開口部を有する。このような収束電極によって電子放出素子から放出された電子を１画素ごとに収束させて、アノード電極に付された蛍光体層を励起し、発光することにより、画像を表示することができる。 In the quadrupole tube type FED, a plate-like or thin film-like focusing electrode is formed between the extraction gate electrode and the anode electrode of the triode type FED, and the focusing electrode has an opening for each pixel. An image can be displayed by converging the electrons emitted from the electron-emitting device by such a focusing electrode for each pixel, exciting the phosphor layer attached to the anode electrode, and emitting light.
電子放出素子には、スピント型電子放出素子、表面型電子放出素子、エッジ型電子放出素子、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）素子、カーボンナノチューブ電子放出素子等がある。 Examples of the electron-emitting device include a Spindt-type electron-emitting device, a surface-type electron-emitting device, an edge-type electron-emitting device, an MIM (Metal-Insulator-Metal) device, and a carbon nanotube electron-emitting device.
スピント型電子放出素子は、円錐形の電子放出素子を有した電子放出素子である。スピント型電子放出素子は、他の電子放出素子と比較して（１）電子放出素子が電界の集中が最も大きいゲート電極の中央領域に配置される構造のため、電子引出し効率が高い、（２）電子放出素子の配列を正確にパターン描画することが可能であり、電界分布を最適な配置としやすく、電子放出素子の電流の面内均一性が高い、（３）電子の放出方向性が整っている、等の利点が挙げられる。 The Spindt-type electron-emitting device is an electron-emitting device having a conical electron-emitting device. Compared with other electron-emitting devices, the Spindt-type electron-emitting device has the following advantages: (1) Since the electron-emitting device is arranged in the central region of the gate electrode where the electric field concentration is the highest, (2 ) It is possible to accurately draw the arrangement of the electron-emitting devices, the electric field distribution is easily arranged optimally, the in-plane uniformity of the current of the electron-emitting devices is high, and (3) the direction of electron emission is in place There are advantages such as.
従来のスピント型電子放出素子としては、金属を蒸着して円錐形の電子放出素子を形成したもの（特許文献１参照）、ＭＯＳＦＥＴを用いて円錐形の電子放出部を形成したもの（特許文献２参照）等がある。 As a conventional Spindt-type electron-emitting device, a metal is deposited to form a conical electron-emitting device (see Patent Document 1), or a conical electron-emitting portion is formed using a MOSFET (Patent Document 2). See).
ここで、図１４及び図１５を用いて、電子放出素子の電気的特性について説明する。図１４に示した構造は、パッシブマトリクス駆動の１画素の発光素子の構造の一例である。図１４に示す構造は、電子放出素子（以下、エミッタとも記す）１０が複数並べられたエミッタアレイと、エミッタアレイに電界を印加するための引き出しゲート電極１１と、引き出しゲート電極１１とエミッタアレイを電気的に絶縁する絶縁膜１２と、エミッタアレイと数μｍ〜数ｍｍの距離を介して設けられたアノード電極１５と、発光材料（蛍光体とも記す）１６と、カソード電極１７と、を備える。
Here, the electrical characteristics of the electron-emitting device will be described with reference to FIGS. The structure shown in FIG. 14 is an example of the structure of a one-pixel light emitting element driven by passive matrix. The structure shown in FIG. 14 includes an emitter array in which a plurality of electron-emitting devices (hereinafter also referred to as emitters) 10 are arranged, an
なお、本明細書中においては、発光するという機能を有する電気的な素子を発光素子と記す。すなわち、エミッタアレイと、発光材料１６と、アノード電極１５で構成される電気的な素子を発光素子とする。なお、図１４のように、発光素子は引き出しゲート電極１１を有していてもよい。また、エミッタアレイはカソード電極１７と電気的に接続されていてもよく、カソード電極１７上にエミッタアレイを形成してもよい。また、引き出しゲート電極１１の電位はＶｅｇ、アノード電極１５の電位はＶａ、カソード電極１７の電位はＶｃと記す。
Note that in this specification, an electrical element having a function of emitting light is referred to as a light-emitting element. That is, an electrical element composed of the emitter array, the
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。逆に切り離すとは、接続していないで電気的に分離している状態を意味する。 In this specification, connection means an electrical connection unless otherwise specified. On the contrary, the disconnection means a state in which the connection is not established and the connection is electrically separated.
図１４の構造とバイアス状態における発光素子の電気的特性を、図１５に示す。図１５は、カソード電極１７とアノード電極１５の電位を固定し、引き出しゲート電極１１とカソード電極１７間の電圧（Ｖｅｇ−Ｖｃ）を振った場合の発光素子の電圧電流特性である。図１５に示すように、発光素子の電気的特性は、（Ｖｅｇ−Ｖｃ）がエミッタアレイのしきい値電圧（以下、Ｖｅｔｈとも記す）に至るまではほとんど電流を流さないが、（Ｖｅｇ−Ｖｃ）がＶｅｔｈよりも大きくなると、指数関数的に急激に電流が流れるようになる。この電流量と、アノード電極１５の電位Ｖａと、カソード電極１７の電位Ｖｃと、発光材料の特性に従って、発光素子の輝度が決まる。例えば、発光材料の特性が同じで、アノード電極１５の電位Ｖａと、カソード電極１７の電位Ｖｃが同じならば、発光素子の輝度はエミッタアレイに流れる電流量に依存する。なお、アノード電極１５の電位Ｖａによる電界は、主に電子放出素子から放出された電子を加速するように働くので、発光素子の電圧電流特性にはあまり寄与しない。すなわち、発光素子に流れる電流は、引き出しゲート電極１１とカソード電極１７間の電圧（Ｖｅｇ−Ｖｃ）でほぼ決まるとしてよい。
FIG. 15 shows the electrical characteristics of the light emitting element in the structure of FIG. 14 and the bias state. FIG. 15 shows voltage-current characteristics of the light-emitting element when the potentials of the
ここで、発光素子を有する表示装置の駆動方法について説明する。表示装置の駆動方法には、大別してアクティブマトリクス駆動とパッシブマトリクス駆動がある。パッシブマトリクス駆動は、発光素子をマトリクス状の電極で挟んだ簡単な構造であるため製造コストは安いが、ある画素を駆動しているときは他の画素を駆動できないため、大面積または高精細な表示装置には向かないことがある。 Here, a method for driving a display device having a light-emitting element is described. The driving method of the display device is roughly classified into active matrix driving and passive matrix driving. Passive matrix driving has a simple structure in which light-emitting elements are sandwiched between matrix electrodes, so that the manufacturing cost is low. However, when a pixel is driven, other pixels cannot be driven, so a large area or high definition is required. May not be suitable for display devices.
図１４において、エミッタアレイはマトリクス状に形成された引き出しゲート電極１１とカソード電極１７により駆動され、それぞれに適切な電位を与えることで引き出しゲート電極１１とカソード電極１７の電圧（Ｖｅｇ−Ｖｃ）を制御し、発光素子の輝度を制御している。図１８に、パッシブマトリクス駆動の発光素子をマトリクス状に配置した例を示す。
In FIG. 14, the emitter array is driven by the
一方、アクティブマトリクス駆動では、一つ一つの画素に能動素子と輝度情報を保持する手段が設けられているため、製造コストはパッシブマトリクス駆動の表示装置に比べて高くなることが多いが、ある画素を駆動していても他の画素は輝度情報を保持しつつ発光することができる。図１９（Ａ）に、アクティブマトリクス駆動の発光素子をマトリクス状に配置した例を示す。図示しているのは発光素子が４個のときであるが、それ以上配置されている場合が多い。アクティブマトリクス駆動の表示装置は、複数のデータ線２８と、前記複数のデータ線２８と直角あるいはほぼ直角に配置された複数の走査線２９と、前記データ線２８と前記走査線２９が交差する領域に配置された複数の画素回路２４と、複数の発光素子と、を備える。画素回路２４は、エミッタアレイと直列に接続された能動素子である駆動トランジスタＴｒ１と、駆動トランジスタゲート電極電位制御回路２３と、カソード電極２７を含む。ただし、カソード電極は駆動トランジスタＴｒ１のソースあるいはドレイン電極の一方の電位を制御するためのものであり、カソード電極２７を走査線などの他の配線と共用してもよい。
On the other hand, in active matrix driving, each pixel is provided with an active element and means for holding luminance information, so that the manufacturing cost is often higher than that of a passive matrix driving display device. The other pixels can emit light while maintaining the luminance information even if is driven. FIG. 19A shows an example in which light-emitting elements driven by active matrix are arranged in a matrix. The figure shows the case where there are four light emitting elements, but there are many cases where more than that are arranged. The active matrix drive display device includes a plurality of
図１９（Ｂ）に、前述した駆動トランジスタゲート電極電位制御回路２３の例を示す。端子ＳにＨｉｇｈ信号を入力することでトランジスタ３０が導通（オン）し、端子Ｄに接続されたデータ線２８の電位が容量素子３１と端子Ｑに転送される（この動作を、「データを書き込む」とも記す）。その後、端子ＳにＬｏｗ信号を入力することでトランジスタ３０の導通が切れる（オフする）と、端子Ｄに接続されたデータ線２８の電位が容量素子と端子Ｑに転送されることはなくなり、トランジスタ３０をオンしていた期間における端子Ｑの電位が、次にトランジスタをオンするまで、容量素子３１に保持される。このときの容量素子３１及び端子Ｑの電位に従って、駆動トランジスタＴｒ１のＶｇｓが決まり、それに対応したドレイン電流が駆動トランジスタＴｒ１に流れ続ける。このようにして、アクティブマトリクス駆動が実現される。
FIG. 19B shows an example of the drive transistor gate electrode
アクティブマトリクス駆動する従来の電界放出表示装置としては、例えば非特許文献１に示す表示装置が挙げられる。非特許文献１では、アモルファスシリコンで作製したエミッタにＨｆＣを成膜し、スパッタ処理を施すことでエミッタアレイの電圧電流特性を改善している例が示されている。また、エミッタアレイにポリシリコンで作製した薄膜トランジスタ（以下、ＴＦＴとも記す）を直列に接続し、アクティブマトリクス駆動を試みている例が示されている。
As a conventional field emission display device driven by active matrix, for example, a display device shown in
また２端子素子である有機ＥＬ素子の電流駆動型の発光素子を用いたアクティブマトリクス駆動の表示装置において、トランジスタの特性ばらつきに起因した発光素子の輝度ばらつきの補正方法に関する技術がある（特許文献３〜５参照）。 In addition, in an active matrix driving display device using a current-driven light emitting element of an organic EL element that is a two-terminal element, there is a technique relating to a method for correcting luminance variations of light emitting elements due to transistor characteristic variations (Patent Document 3). ~ 5).
このように２端子素子である有機ＥＬ素子のアクティブマトリクス駆動を行う表示装置におけるトランジスタのばらつき補正については検討されている。
上述したようにＦＥＤの発光素子をアクティブマトリクス駆動するときには、発光素子に流す電流を制御する能動素子が必要になる。この能動素子は、トランジスタ又は薄膜トランジスタを適用することができる。能動素子としてトランジスタを適用した場合には、図１６のように、ＦＥＤの発光素子のエミッタ１０と、駆動トランジスタＴｒ１のソース電極またはドレイン電極の一方を電気的に接続し、ソース電極またはドレイン電極の他方をカソード電極２７と電気的に接続し、駆動トランジスタＴｒ１のゲート電極にかける電圧（以下、Ｖｇｓとも記す）を制御することで、駆動トランジスタＴｒ１及び発光素子に流れる電流Ｉｄｓを制御する構成とすることができる。なお、従来例においては、ＦＥＤの発光素子をアクティブマトリクス駆動するとき、引き出しゲート電極１１の電位を全ての発光素子で共通とした上で、ある電位Ｖｅｇに固定している。また、アノード電極１５の電位もＶａに固定している。このとき、駆動トランジスタＴｒ１のソース電極とドレイン電極の間に係る電圧をＶｄｓ、発光素子の引き出しゲート電極１１とエミッタ１０に係る電圧をＶｅｇｅとする。
As described above, when an FED light emitting element is driven in an active matrix, an active element for controlling a current flowing through the light emitting element is required. As this active element, a transistor or a thin film transistor can be applied. When a transistor is applied as the active element, as shown in FIG. 16, the
図１６のように発光素子と駆動トランジスタＴｒ１を接続した場合に、駆動トランジスタＴｒ１及び発光素子に流れる電流Ｉｄｓと、エミッタ１０の電位について、図１７（Ａ）及び（Ｂ）を用いて説明する。図１７（Ａ）において、点ａは、発光素子の輝度を大きくするために、駆動トランジスタＴｒ１のゲートソース間に大きな電圧（Ｖｇｓ）を印加し、駆動トランジスタＴｒ１及び発光素子に流れる電流Ｉｄｓを大きくした場合の動作点を、実線Ａは駆動トランジスタＴｒ１の電圧電流特性、実線Ｂは発光素子の電圧電流特性を示している。一方、図１７（Ｂ）において、点ａは、発光素子の輝度を小さくするために、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓに小さな電圧を印加し、駆動トランジスタＴｒ１及び発光素子に流れる電流Ｉｄｓを小さくした場合の動作点を、実線Ａは駆動トランジスタＴｒ１の電圧電流特性、実線Ｂは発光素子の電圧電流特性を示している。
When the light emitting element and the driving transistor Tr1 are connected as shown in FIG. 16, the current Ids flowing through the driving transistor Tr1 and the light emitting element and the potential of the
図１７（Ａ）に示すように、発光素子の輝度が大きいとき、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｄｓは比較的小さいが、図１７（Ｂ）に示すように、発光素子の輝度を小さくするために駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓを小さくすると、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｄｓは大きくなる。図１７（Ａ）及び（Ｂ）から、Ｖｄｓのとりうる範囲は、数式１のように表すことができる。
As shown in FIG. 17A, when the luminance of the light emitting element is high, the source-drain voltage Vds of the driving transistor Tr1 is relatively small, but as shown in FIG. 17B, the luminance of the light emitting element is reduced. Therefore, when the gate-source voltage Vgs of the drive transistor Tr1 is reduced, the source-drain voltage Vds of the drive transistor Tr1 is increased. From FIGS. 17A and 17B, the range that Vds can take can be expressed as
ここで、非特許文献１に記載されている電圧値を引用すると、（Ｖｅｇ−Ｖｃ）はおよそ５５Ｖ、Ｖｅｔｈはおよそ３５Ｖである。すなわち、数式１から、Ｖｄｓの最大値は、およそ２０Ｖであると見積もることができる。
Here, quoting the voltage values described in
このように、ＦＥＤの発光素子をアクティブマトリクス駆動すると、有機ＥＬ素子とは異なり、非常に高い電圧が駆動トランジスタＴｒ１にかかってしまう。この点が、電界電子放出型の発光素子をアクティブマトリクス駆動する場合の問題点の一つであり、トランジスタに非常に高い電圧がかかってしまうので、有機ＥＬ素子を用いてアクティブマトリクス駆動する表示装置の画素回路を単純に適用することはできない。非特許文献１においては、この２０Ｖという高い電圧に駆動トランジスタＴｒ１が耐えられるようにするため、駆動トランジスタＴｒ１のチャネル長を長くする、駆動トランジスタＴｒ１のゲート電極を櫛歯状にする、といった対策が講じられている。
As described above, when the FED light emitting element is driven in an active matrix, unlike the organic EL element, a very high voltage is applied to the driving transistor Tr1. This is one of the problems when the field emission type light emitting device is driven by active matrix, and a very high voltage is applied to the transistor. Therefore, the display device is driven by active matrix using an organic EL device. The pixel circuit cannot be simply applied. In
しかしながら、駆動トランジスタＴｒ１の耐圧を上げる工夫を施したところで、駆動トランジスタＴｒ１に高い電圧がかかり続ければ、駆動トランジスタＴｒ１は容易に劣化してしまう。また、トランジスタに高い電圧がかかり続けると、その信頼性は著しく低下する。これは、製品の歩留まりを低下させるため、コストの点においても、非常に不利である。従ってトランジスタにかける電圧は、できるだけ低いほうが望ましい。 However, when a device for increasing the breakdown voltage of the drive transistor Tr1 is applied, if the drive transistor Tr1 is continuously applied with a high voltage, the drive transistor Tr1 is easily deteriorated. Further, when a high voltage is continuously applied to the transistor, its reliability is significantly lowered. This is very disadvantageous in terms of cost because it reduces the yield of the product. Therefore, it is desirable that the voltage applied to the transistor be as low as possible.
また、有機ＥＬ素子などの発光素子を用いたアクティブマトリクス駆動の表示装置に対して、上記文献３から５で示すように、トランジスタの特性ばらつきに起因した発光素子の輝度ばらつきの補正方法に関する技術がある。電子放出素子を用いたアクティブマトリクス駆動する電界電子放出型表示装置においても、トランジスタの特性ばらつきや発光素子のばらつき、特性劣化などに起因した発光素子の輝度ばらつきの補正が重要となる。
In addition, as shown in
本発明は、このような問題点に鑑みて、エミッタ１０に駆動トランジスタＴｒ１を直列に接続してアクティブマトリクス駆動を行ないつつ、駆動トランジスタＴｒ１に係る電圧をできるだけ低くして、信頼性、歩留まりを向上し、低コストで作製することのできるアクティブマトリクスＦＥＤを提供することを課題とする。さらにトランジスタの特性ばらつきや発光素子のばらつき、特性劣化などに起因した発光素子の輝度ばらつき補正を考慮したアクティブマトリクスＦＥＤを提供することを課題とする。
In view of such a problem, the present invention improves reliability and yield by reducing the voltage relating to the drive transistor Tr1 as much as possible while performing active matrix drive by connecting the drive transistor Tr1 in series to the
上記課題を鑑み本発明は、アクティブ型ＦＥＤ表示装置であって、画素は、独立された引き出しゲート電極と、エミッタアレイと、エミッタアレイに直列に接続された駆動トランジスタと、引き出しゲート電極の電位を制御する電位制御回路と、スイッチ素子と電圧保持素子を含む回路を有する。引き出しゲート電極の電位を駆動トランジスタのＶｇｓに従って変化させることで、エミッタアレイに駆動トランジスタを直列に接続してアクティブマトリクス駆動を行ないつつ、駆動トランジスタにかかる電圧を低くすることができる。 In view of the above problems, the present invention is an active FED display device in which a pixel includes an independent extraction gate electrode, an emitter array, a drive transistor connected in series to the emitter array, and a potential of the extraction gate electrode. A potential control circuit to be controlled, and a circuit including a switch element and a voltage holding element are included. By changing the potential of the extraction gate electrode in accordance with Vgs of the drive transistor, it is possible to reduce the voltage applied to the drive transistor while performing active matrix driving by connecting the drive transistor in series to the emitter array.
本発明の一形態は、エミッタの下方に設けられた第１の電極と、前記エミッタの周囲に配置された第２の電極と、トランジスタと、電位制御回路と、を有し、前記トランジスタのソース電極又はドレイン電極の一方は、前記第１の電極に接続されており、前記電位制御回路の第１の端子は、前記第２の電極に接続されており、前記電位制御回路の第２の端子は、前記トランジスタのゲート電極に接続されていることを特徴とする表示装置である。 One embodiment of the present invention includes a first electrode provided below an emitter, a second electrode disposed around the emitter, a transistor, and a potential control circuit, and the source of the transistor One of the electrode and the drain electrode is connected to the first electrode, the first terminal of the potential control circuit is connected to the second electrode, and the second terminal of the potential control circuit Is a display device connected to the gate electrode of the transistor.
本発明の別形態は、エミッタの下方に設けられた第１の電極と、前記エミッタの周囲に配置された第２の電極と、第１のトランジスタと、電位制御回路と、を有し、前記電位制御回路は、第２のトランジスタと、抵抗と、を有し、前記抵抗の一方の端子は、前記第２の電極に接続されており、前記抵抗の他方の端子は、前記第２のトランジスタのソース電極又はドレイン電極の一方に接続されており、前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極に接続されており、前記第１のトランジスタのソース電極又はドレイン電極の一方は、前記第１の電極に接続されていることを特徴とする表示装置である。 Another embodiment of the present invention includes a first electrode provided below an emitter, a second electrode disposed around the emitter, a first transistor, and a potential control circuit, The potential control circuit includes a second transistor and a resistor. One terminal of the resistor is connected to the second electrode, and the other terminal of the resistor is the second transistor. The gate electrode of the first transistor is connected to the gate electrode of the second transistor, and the source electrode or the drain electrode of the first transistor is connected to one of the source electrode and the drain electrode of the first transistor. One of the display devices is connected to the first electrode.
本発明の別形態は、画素回路と、発光素子と、を備えた複数の画素を有し、前記発光素子は、引き出しゲート電極と、アノード電極と、蛍光体と、を備え、前記画素回路は、電位制御回路と、能動素子と、を備え、前記引き出しゲート電極は電子放出素子に電界をかける機能を有し、前記アノード電極は前記電子放出素子により放出された電子を加速する機能を有し、前記蛍光体は前記アノード電極に直接または間接的に接するように形成され、前記電位制御回路は前記引き出しゲート電極の電位を制御する機能を有し、前記能動素子は前記発光素子に流れる電流を制御するために、前記発光素子に直列接続されたことを特徴とする表示装置である。 Another embodiment of the present invention includes a plurality of pixels each including a pixel circuit and a light emitting element, and the light emitting element includes an extraction gate electrode, an anode electrode, and a phosphor, and the pixel circuit includes A potential control circuit; and an active element, wherein the extraction gate electrode has a function of applying an electric field to the electron-emitting device, and the anode electrode has a function of accelerating electrons emitted by the electron-emitting device. The phosphor is formed so as to be in direct or indirect contact with the anode electrode, the potential control circuit has a function of controlling the potential of the extraction gate electrode, and the active element receives a current flowing through the light emitting element. In order to control, the display device is connected in series to the light emitting element.
本発明の別形態は、画素回路と、発光素子と、を備えた複数の画素を有し、前記発光素子は、引き出しゲート電極と、アノード電極と、蛍光体と、を備え、前記画素回路は、電位制御回路と、能動素子と、を備え、前記引き出しゲート電極は電子放出素子に電界をかける機能を有し、前記アノード電極は前記電子放出素子により放出された電子を加速する機能を有し、前記蛍光体は前記アノード電極に直接または間接的に接するように形成され、前記電位制御回路は、前記能動素子のゲート電極の電位に応じて前記引き出しゲート電極の電位を制御する機能を有し、前記能動素子は前記発光素子に流れる電流を制御するために、前記発光素子に直列接続されたことを特徴とする表示装置である。 Another embodiment of the present invention includes a plurality of pixels each including a pixel circuit and a light emitting element, and the light emitting element includes an extraction gate electrode, an anode electrode, and a phosphor, and the pixel circuit includes A potential control circuit; and an active element, wherein the extraction gate electrode has a function of applying an electric field to the electron-emitting device, and the anode electrode has a function of accelerating electrons emitted by the electron-emitting device. The phosphor is formed so as to be in direct or indirect contact with the anode electrode, and the potential control circuit has a function of controlling the potential of the extraction gate electrode according to the potential of the gate electrode of the active element. The display device is characterized in that the active element is connected in series to the light emitting element in order to control a current flowing through the light emitting element.
本発明において、前記画素回路は、前記能動素子のゲート電極に加える信号の供給を制御するためのスイッチ素子を有することができる。 In the present invention, the pixel circuit may include a switch element for controlling supply of a signal applied to the gate electrode of the active element.
本発明において、前記画素回路は、スイッチ素子と電圧保持素子を含む回路を有することができる。 In the present invention, the pixel circuit may include a circuit including a switch element and a voltage holding element.
本発明の表示装置は、前記画素回路に電気的に接続されるカソード電極を有し、前記カソード電極と前記電子放出素子との間には、少なくとも前記能動素子が電気的に接続されていることを特徴とする。 The display device of the present invention has a cathode electrode electrically connected to the pixel circuit, and at least the active element is electrically connected between the cathode electrode and the electron-emitting device. It is characterized by.
本発明において、前記能動素子はトランジスタであり、前記画素回路は、トランジスタと、容量素子を備え、前記電位制御回路は、トランジスタと、抵抗素子を備えることができる。 In the present invention, the active element may be a transistor, the pixel circuit may include a transistor and a capacitor, and the potential control circuit may include a transistor and a resistance element.
本発明において、前記抵抗素子は、ダイオード接続されたトランジスタを有することができる。 In the present invention, the resistance element may include a diode-connected transistor.
本発明において、前記電子放出素子は、スピント型電界電子放出素子、カーボンナノチューブ型電界電子放出素子、表面伝導型電界電子放出素子、及びホットエレクトロン型電界電子放出素子のいずれかを適用することができる。 In the present invention, as the electron-emitting device, any one of a Spindt-type field electron-emitting device, a carbon nanotube-type field electron-emitting device, a surface conduction-type field electron-emitting device, and a hot electron-type field electron-emitting device can be applied. .
本発明において、前記スイッチ素子と電圧保持素子を含む回路に含まれるトランジスタは、全て同一の極性とすることができる。 In the present invention, all transistors included in the circuit including the switch element and the voltage holding element can have the same polarity.
本発明において、前記電位制御回路に含まれるトランジスタは、全て同一の極性とすることができる。 In the present invention, all transistors included in the potential control circuit can have the same polarity.
本発明において、前記電子放出素子は、表面伝導型電界電子放出素子であり、一つの画素電極に対し複数配置されている。 In the present invention, the electron-emitting devices are surface conduction type field electron-emitting devices, and a plurality of the electron-emitting devices are arranged for one pixel electrode.
本発明において、前記電位制御回路は、表示画像のコントラストを調整することができる。 In the present invention, the potential control circuit can adjust the contrast of a display image.
以上のように、引き出しゲート電極を画素ごとに独立させ、引き出しゲート電極の電位を駆動トランジスタのＶｇｓに従って変化させることで、エミッタアレイに駆動トランジスタＴｒ１を直列に接続してアクティブマトリクス駆動を行ないつつ、駆動トランジスタＴｒ１にかかる電圧をできるだけ低くして、信頼性、歩留まりを向上し、低コストで作成することのできるアクティブマトリクスＦＥＤを提供することができる。また、電界電子放出型の発光素子を用いてアクティブマトリクス駆動する表示装置でも、トランジスタの特性ばらつきや発光素子のばらつき、特性劣化などに起因した発光素子の輝度ばらつきの少ない、高品質なアクティブマトリクスＦＥＤを提供することができる。また、発光素子を駆動する電流に流れる経路の抵抗成分を低減することができるので、エネルギーの損失が少なく、消費電力の小さい表示装置を提供することができる。 As described above, the extraction gate electrode is made independent for each pixel, and the potential of the extraction gate electrode is changed according to Vgs of the drive transistor, so that the drive transistor Tr1 is connected in series to the emitter array and active matrix driving is performed. It is possible to provide an active matrix FED in which the voltage applied to the driving transistor Tr1 is made as low as possible to improve reliability and yield and can be manufactured at low cost. In addition, even in a display device driven by an active matrix using a field electron emission type light emitting element, a high quality active matrix FED in which there is little variation in luminance of the light emitting element due to transistor characteristic variation, light emitting element variation, characteristic deterioration, etc. Can be provided. In addition, since a resistance component of a path through which a current for driving the light-emitting element flows can be reduced, a display device with low energy loss and low power consumption can be provided.
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
本発明において、適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ（ＴＦＴ）、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板などに配置することが出来る。 In the present invention, there are no limitations on the types of transistors that can be used, and the transistor is formed using a thin film transistor (TFT) using a non-single-crystal semiconductor film typified by amorphous silicon or polycrystalline silicon, a semiconductor substrate, or an SOI substrate. A MOS transistor, a junction transistor, a bipolar transistor, a transistor using an organic semiconductor or a carbon nanotube, and other transistors can be used. There is no limitation on the kind of the substrate over which the transistor is provided, and the transistor can be provided over a single crystal substrate, an SOI substrate, a glass substrate, or the like.
なお、本発明において、接続されているとは、電気的に接続されていることと同義である。従って、本発明が開示する構成において、所定の接続関係に加え、その間に電気的な接続を可能とする他の素子（例えば、別の素子（トランジスタやダイオードや抵抗や容量など）やスイッチなど）が配置されていてもよい。
（実施の形態１）
In the present invention, being connected is synonymous with being electrically connected. Therefore, in the configuration disclosed by the present invention, in addition to a predetermined connection relationship, another element (for example, another element (a transistor, a diode, a resistor, a capacitor, or the like), a switch, or the like) that enables electrical connection therebetween. May be arranged.
(Embodiment 1)
本実施の形態では、本発明に係る表示装置を、図１を参照しながら説明する。本発明に係る表示装置は、複数のデータ線２８と、複数のデータ線２８と直交するようにそれぞれ配置された複数の走査線２９と、データ線２８と走査線２９の交点領域（画素領域とも記す）に配置された画素回路と、発光素子と、を有する。発光素子は、エミッタアレイ４３、蛍光体、及びアノード電極を有し、蛍光体及びアノード電極は対向基板側に設けられる。エミッタアレイは、エミッタ４４と、エミッタの下方に設けられた電極４５と、エミッタ上方の周囲を囲むように設けられた引き出しゲート電極４６と、エミッタ全体の周囲を囲むように設けられ、各エミッタを絶縁するための絶縁物４７とを有する。本発明の表示装置は、引き出しゲート電極４６上であってエミッタ４４の周囲に、当該エミッタから放出された電子を収束するための電極等を有してもよい。
In this embodiment mode, a display device according to the present invention will be described with reference to FIG. The display device according to the present invention includes a plurality of
画素領域４１は、駆動トランジスタゲート電極電位制御回路２３と、電子放出素子に供給する電流を制御する駆動トランジスタＴｒ１と、駆動トランジスタＴｒ１のＶｇｓに従って発光素子の引き出しゲート電極４６の電位を制御する引き出しゲート電極電位制御回路４０とを備え、絶縁表面上に形成することができる。絶縁表面とは、ガラス基板等の絶縁基板の表面や半導体基板を絶縁物で覆った表面を指す。電圧保持素子とは、例えば導電体に挟持された絶縁体を有する容量素子を指す。
The
本実施の形態では、スピント型の電子放出素子を用いて説明し、スピント型電子放出素子が一画素領域４１に４×４、計１６個配置された画素構成を示すが、本発明はこれに限定されない。一画素領域４１に単数の電子放出素子を有することも、複数の電子放出素子を有することもできる。一画素領域４１に複数の電子放出素子を設ける場合、駆動トランジスタＴｒ１は単数でよい。但し、高い電流密度を得るためには、駆動トランジスタＴｒ１に複数のスピント型電子放出素子が接続されているとよい。
In this embodiment mode, a Spindt-type electron-emitting device will be described, and a pixel configuration in which a total of 16 Spindt-type electron-emitting devices are arranged in 4 × 4 in one
なお図１ではデータ線と、走査線が規則正しく直交する画素構成を示すが、本発明は画素の回路構成に係るものであるため、画素領域はストライプ配列だけではなく、走査線又はデータ線ごとに画素領域４１をずらして配置する、いわゆるデルタ配列と呼ばれる画素構成にも適用できる。デルタ配列の場合、電子放出素子から放出された電子により発光する赤色蛍光体、緑色蛍光体、及び青色蛍光体の配置もデルタ配列とする。
Although FIG. 1 shows a pixel configuration in which data lines and scanning lines are regularly orthogonal to each other, since the present invention relates to the circuit configuration of the pixels, the pixel region is not limited to the stripe arrangement, but for each scanning line or data line. The present invention is also applicable to a pixel configuration called a so-called delta arrangement in which the
図２は、図１で示した、本発明に係る表示装置の画素回路と、画素回路により制御される発光素子４２との接続を示す回路図である。図２で示す画素回路は、データ線２８と、走査線２９と、駆動トランジスタゲート電極電位制御回路２３と、駆動トランジスタＴｒ１と、引き出しゲート電極電位制御回路４０と、を少なくとも一つずつ備える。なお、カソード電極２７の電位は、発光素子４２が発光している期間において、駆動トランジスタＴｒ１が飽和領域で動作するように決定する。そのため図１ように、駆動トランジスタ専用の電源線として配置してもよいし、当該画素領域の走査線又は当該画素領域外の走査線と接続してもよい。図１ように、カソード電極２７を専用の電源線として配置する場合は、駆動トランジスタＴｒ１及び発光素子４２に安定して電荷を供給することができる。また、カソード電極２７を当該画素領域の走査線又は当該画素領域外の走査線２９と接続する場合は、画素領域内のカソード電極以外にさくことのできる面積が増大し、画素領域の設計上で有利である。なお、駆動トランジスタＴｒ１の動作領域は、飽和領域に限定されず、線形領域でもよい。
FIG. 2 is a circuit diagram showing the connection between the pixel circuit of the display device according to the present invention shown in FIG. 1 and the
駆動トランジスタゲート電極電位制御回路２３は、駆動トランジスタＴｒ１のＶｇｓを制御するための回路であり、データ線２８に接続された端子Ｄと、走査線２９に接続された端子Ｓと、駆動トランジスタＴｒ１のゲート電極に接続された端子Ｑと、を備える。なお、ＦＥＤの発光素子をアクティブマトリクス駆動するとき、引き出しゲート電極１１は各画素領域で他の画素領域の引き出しゲート電極と電気的に分離し、独立に制御できるようにしてもよい。また、カソード電極２７の電位をＶｃとし、アノード電極１５の電位をＶａとする。アノード電極１５の電位Ｖａは固定電位としてもよい。このとき、駆動トランジスタＴｒ１のソース電極とドレイン電極の間に係る電圧をＶｄｓ、発光素子の引き出しゲート電極１１とエミッタアレイに係る電圧をＶｅｇｅとする。
The drive transistor gate electrode
駆動トランジスタゲート電極電位制御回路２３は、スイッチ素子によって表示装置上にマトリクス状に複数配置された画素回路を時間的に分割して駆動し、かつ、電圧保持素子によって駆動トランジスタＴｒ１のＶｇｓを保持する機能を持つ。このようなスイッチ素子と電圧保持素子を含む回路の例を図２（Ｂ）に示す。図２（Ｂ）に示した回路は、トランジスタ３０の一端に容量素子３１が接続されており、ゲート電極側の端子ＳにＨｉｇｈ信号を入力することでトランジスタ３０が導通（オン）し、トランジスタのソース電極又はドレイン電極の一方の電極側の端子Ｄに接続されたデータ線２８の電位が容量素子３１と、ソース電極又はドレイン電極の他方の電極側の端子Ｑに転送される。すなわち、データが書き込まれる。
The driving transistor gate electrode
その後、端子ＳにＬｏｗ信号を入力することでトランジスタ３０の導通が切れる（オフ）と、端子Ｄに接続されたデータ線２８の電位が容量素子と端子Ｑに転送されることはない。そして、トランジスタ３０をオンしていた期間における端子Ｑの電位が、次にトランジスタがオンされるまで、容量素子３１に保持される。このときの容量素子３１及び端子Ｑの電位に従って、駆動トランジスタＴｒ１のＶｇｓが決まり、それに対応したドレイン電流が駆動トランジスタＴｒ１に流れ続ける。このようにして、アクティブマトリクス駆動を実現することができる。なお、本発明にかかる駆動トランジスタゲート電極電位制御回路２３において、駆動トランジスタＴｒ１のゲート電極の電位を保持する容量素子３１は、駆動トランジスタＴｒ１のゲート電極につく寄生容量で代用できるので、本明細書中に示す例において、駆動トランジスタＴｒ１のゲート電極の電位を保持するための容量素子は、必ず要するものではない。
After that, when the
駆動トランジスタＴｒ１のゲート電極は、駆動トランジスタゲート電極電位制御回路２３の端子Ｑ及び引き出しゲート電極電位制御回路４０の端子Ｑｉｎに接続され、駆動トランジスタＴｒ１のソース電極又はドレイン電極の一方は、カソード電極２７に接続され、駆動トランジスタＴｒ１のソース電極又はドレイン電極の他方は、発光素子４２の端子ＥＡに接続される。なお、駆動トランジスタゲート電極電位制御回路２３の構成によっては、カソード電極２７と駆動トランジスタＴｒ１の間、及び発光素子４２の端子ＥＡと駆動トランジスタＴｒ１の間にスイッチ素子などを挿入する場合もあるが、本発明はその場合も含む。スイッチ素子としてはトランジスタを適用することができる。
The gate electrode of the drive transistor Tr1 is connected to the terminal Q of the drive transistor gate electrode
引き出しゲート電極電位制御回路４０は、駆動トランジスタＴｒ１のゲート電極及び駆動トランジスタゲート電極電位制御回路２３の端子Ｑに接続された端子Ｑｉｎと、発光素子４２の端子ＥＧに接続された端子ＥＧｉｎを備える。引き出しゲート電極電位制御回路４０は、端子Ｑｉｎに入力された駆動トランジスタＴｒ１のＶｇｓに従った電圧を、端子ＥＧｉｎを通じて発光素子４２の端子ＥＧに出力する機能を有する。そのような機能を有する回路例とその効果については、後述する。
The extraction gate electrode
発光素子４２は、アノード電極１５に接続された端子Ａと、駆動トランジスタＴｒ１のソース電極又はドレイン電極に接続された端子ＥＡと、引き出しゲート電極電位制御回路４０の端子ＥＧｉｎに接続された端子ＥＧと、を備える。また、発光素子４２の端子ＥＡは、エミッタ１０と接続され、端子ＥＧは、引き出しゲート電極１１と接続されている。なお、ＦＥＤの発光素子をアクティブマトリクス駆動するとき、従来例では引き出しゲート電極１１の電位を全ての発光素子で共通とした上で、ある電位Ｖｅｇに固定していたが、本発明においては、引き出しゲート電極１１は各画素において独立して形成されている場合を含む。また、アノード電極１５の電位はＶａと記す。
The
引き出しゲート電極電位制御回路４０に必要とされる機能を有する回路例を、図４を参照して説明する。図４に示す引き出しゲート電極電位制御回路４０の回路例は、配線ＥＧｍａｘと、配線ＥＧｍｉｎと、配線ＲＥＦと、トランジスタＴｒ２と、トランジスタＴｒ３と、抵抗素子Ｒと、を備える。トランジスタＴｒ２及びトランジスタＴｒ３はＰチャネル型とするが、Ｎチャネル型であってもよい。また、抵抗素子Ｒは配線材料より抵抗率の高い材料で形成されており、例えば、シリコンや酸化インジウムスズ（ＩＴＯとも記す）で形成されていてもよい。
An example of a circuit having a function required for the extraction gate electrode
トランジスタＴｒ３、抵抗Ｒ、トランジスタＴｒ２は、配線ＥＧｍａｘと配線ＥＧｍｉｎの間に直列に接続され、その順番は、配線ＥＧｍａｘに近いほうから、トランジスタＴｒ３、抵抗素子Ｒ、トランジスタＴｒ２となる。また、トランジスタＴｒ３と抵抗素子Ｒの間の電極は、端子ＥＧｉｎと接続する。また、トランジスタＴｒ２のゲート電極は、端子Ｑｉｎと接続する。また、配線ＲＥＦは、トランジスタＴｒ３のゲート電極と接続する。 The transistor Tr3, the resistor R, and the transistor Tr2 are connected in series between the wiring EGmax and the wiring EGmin, and the order is the transistor Tr3, the resistance element R, and the transistor Tr2 from the side closer to the wiring EGmax. Further, the electrode between the transistor Tr3 and the resistance element R is connected to the terminal EGin. The gate electrode of the transistor Tr2 is connected to the terminal Qin. The wiring REF is connected to the gate electrode of the transistor Tr3.
次に、図４で示した引き出しゲート電極電位制御回路４０に与えるバイアス電圧について説明する。配線ＥＧｍａｘには電位Ｖｍａｘ、配線ＥＧｍｉｎには電位Ｖｍｉｎ、配線ＲＥＦには電位Ｖｒｅｆを印加する。電位Ｖｍａｘは、発光素子４２の引き出しゲート電極１１に接続された端子ＥＧに印加する電圧（Ｖｅｇ）の最大値となるため、発光素子４２及び駆動トランジスタＴｒ１に最大の電流を流して最大の輝度を得るときに必要となる引き出しゲート電極の電位よりも大きく設定するのが好適である。電位Ｖｍｉｎは、電位Ｖｍａｘよりも小さく、トランジスタＴｒ２とトランジスタＴｒ３が飽和領域で動作する電位であり、かつ、トランジスタＴｒ２のゲート電極の電位（Ｖｃ＋Ｖｇｓ）と同じ電位又は小さい電位であればよい。特に、カソード電極２７と配線ＥＧｍｉｎを接続すれば、配線ＥＧｍｉｎ以外に占めることのできる面積が増大し、画素領域の設計上で有利である。また、配線ＥＧｍｉｎは当該画素の走査線または当該画素以外の走査線に接続してもよい。
Next, the bias voltage applied to the extraction gate electrode
電位Ｖｒｅｆは、トランジスタＴｒ３及び抵抗素子Ｒ及びトランジスタＴｒ２に流れる電流Ｉｒｅｆを適切な値に保つためにトランジスタＴｒ３のゲート電極に与えるバイアス電位である。必要となるＩｒｅｆの値は、抵抗素子Ｒの抵抗値及びトランジスタＴｒ２の特性による。なお、トランジスタＴｒ２及びトランジスタＴｒ３は、端子ＥＧｉｎの電位ＶＥＧが端子Ｑｉｎの電位ＶＱよりも大きければよいので、線形領域で動作してもよい。 The potential Vref is a bias potential applied to the gate electrode of the transistor Tr3 in order to keep the current Iref flowing through the transistor Tr3, the resistance element R, and the transistor Tr2 at an appropriate value. The required Iref value depends on the resistance value of the resistance element R and the characteristics of the transistor Tr2. Note that the transistor Tr2 and the transistor Tr3 are potential V EG terminal EGin so be larger than the potential V Q terminal Qin, may operate in a linear region.
次に、図２で示した引き出しゲート電極電位制御回路４０に前述の条件でバイアス電圧を加えたときの動作について説明する。まず、トランジスタＴｒ２と抵抗素子Ｒの間の電極の電位は、配線ＥＧｍｉｎの電位よりも大きい。すなわち、トランジスタＴｒ２と抵抗素子Ｒの間の電極は、トランジスタＴｒ２のソース電極である。従って、トランジスタＴｒ２はドレイン接地のソースフォロワ接続となっている。このとき、トランジスタＴｒ２には電流Ｉｒｅｆが流れているため、トランジスタＴｒ２のゲートソース間電圧（以下、Ｖｇｓ２とも記す）は、Ｉｒｅｆを流すだけのＶｇｓ２がかかることになる。トランジスタＴｒ２が飽和領域で動作していれば、Ｖｇｓ２は、Ｉｒｅｆの値のみに従い、Ｉｒｅｆが変化しなければＶｇｓ２も変化しない。ここで、トランジスタＴｒ２のゲート電極の電位は、駆動トランジスタＴｒ１のゲート電極の電位と同じく、（Ｖｃ＋Ｖｇｓ）である。従って、トランジスタＴｒ２のソース電極の電位は、（Ｖｃ＋Ｖｇｓ＋Ｖｇｓ２）である。
Next, the operation when a bias voltage is applied to the extraction gate electrode
また、抵抗素子Ｒにも電流Ｉｒｅｆが流れているため、抵抗素子Ｒの両端の電極に係る電圧Ｖｒは、抵抗素子Ｒの抵抗値をｒとすると、（Ｉｒｅｆ×ｒ）と表される。ここで、抵抗素子Ｒの両端の電極のうち、電位の低いほうの電極はトランジスタＴｒ２のソース電極であるため、抵抗素子Ｒの両端の電極のうち、電位の高いほうの電極ＥＧｉｎの電位は、数式２のように表される。
Also, since the current Iref flows through the resistance element R, the voltage Vr applied to the electrodes at both ends of the resistance element R is expressed as (Iref × r), where r is the resistance value of the resistance element R. Here, of the electrodes at both ends of the resistance element R, the electrode having the lower potential is the source electrode of the transistor Tr2, and therefore, the potential of the electrode EGin having the higher potential among the electrodes at both ends of the resistance element R is It is expressed as
数式２の右辺のうち、Ｖｃはカソード電極２７の電位であり、任意に決めることができる。Ｖｇｓは、駆動トランジスタＴｒ１のゲートソース間電圧であり、データ線２８の電位や駆動トランジスタゲート電極電位制御回路２３によって決定される、発光素子４２に流す電流を決める電圧である。Ｖｇｓが大きいほど駆動トランジスタＴｒ１及び発光素子４２に大きな電流が流れるので、発光素子４２の輝度が大きくなる。残りのＶｇｓ２とＶｒは、ともにＩｒｅｆにのみ依存する量である。すなわち、発光素子４２の引き出しゲート電極１１の電位Ｖｅｇは、電流Ｉｒｅｆが変化しないとき、駆動トランジスタＴｒ１のＶｇｓに従って変化する。このようにして、引き出しゲート電極電位制御回路４０が実現される。
Of the right side of
ここで、引き出しゲート電極電位制御回路４０は、駆動トランジスタＴｒ１のゲート電極の電位に従って、発光素子４２の引き出しゲート電極１１に、駆動トランジスタＴｒ１のゲート電極の電位よりも大きな電位を出力する回路であればよい。図４に示した引き出しゲート電極電位制御回路４０以外の例を、図２４に示す。
Here, the extraction gate electrode
図２４の（Ａ）は、図４におけるトランジスタＴｒ３のかわりに、抵抗素子を用いた例を示す。図２４の（Ｂ）は、図４における抵抗素子のかわりに、ダイオード接続されたトランジスタを用いた例を示す。図２４の（Ｃ）は、図４におけるトランジスタＴｒ３と端子ＥＧｉｎの間に、抵抗素子を追加した例を示す。このように、引き出しゲート電極電位制御回路４０の電気的特性は、図２４の（Ｄ）に示したように、Ｑｉｎの電位ＶＱに対しＥＧｉｎの電位ＶＥＧが大きく、かつ正の相関を持って変化すればよく、図４に示した例だけでなく、様々な回路を用いることができる。
FIG. 24A shows an example in which a resistance element is used instead of the transistor Tr3 in FIG. FIG. 24B shows an example in which a diode-connected transistor is used instead of the resistance element in FIG. FIG. 24C shows an example in which a resistance element is added between the transistor Tr3 and the terminal EGin in FIG. Thus, the electrical characteristics of the extraction gate electrode
なお、例えば、駆動トランジスタＴｒ１のゲート電極を引き出しゲート電極に接続した場合のように、ＥＧｉｎの電位ＶＥＧがＱｉｎの電位ＶＱより大きいとはいえない場合、Ｑｉｎに、例えば発光素子４２の閾値電圧以上の高い電圧をかける必要があるため、駆動トランジスタＴｒ１のＶｇｓが大きくなってしまい、信頼性が低下してしまう。そのため、常にＥＧｉｎの電位ＶＥＧがＱｉｎの電位ＶＱよりも大きいことが重要である。
Incidentally, for example, as in the case of connecting to the gate electrode lead-out gate electrode of the driving transistors Tr1, when the potential V EG of EGin can not be said to be larger than the potential V Q of Qin, to Qin, for example a threshold of the
次に、図４のように、引き出しゲート電極電位制御回路４０によって、駆動トランジスタＴｒ１のソース電極とドレイン電極との間の電圧（以下、ソースドレイン間電圧と記す）Ｖｄｓがどのように変化するかを、図５を用いて説明する。
Next, as shown in FIG. 4, how the voltage Vds between the source electrode and the drain electrode of the drive transistor Tr1 (hereinafter referred to as a source-drain voltage) Vds is changed by the extraction gate electrode
図５の（Ａ）において、点ａは、発光素子４２の輝度を大きくするために、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓに大きな電圧を印加し、駆動トランジスタＴｒ１及び発光素子４２に流れる電流Ｉｄｓを大きくした場合の動作点を、実線Ａは駆動トランジスタＴｒ１の電圧電流特性、実線Ｂは発光素子の電圧電流特性を示している。一方、図５の（Ｂ）において、点ａは、発光素子４２の輝度を小さくするために、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓに小さな電圧を印加し、駆動トランジスタＴｒ１及び発光素子４２に流れる電流Ｉｄｓを小さくした場合の動作点を、実線Ａは駆動トランジスタＴｒ１の電圧電流特性、実線Ｂは発光素子の電圧電流特性を示している。参考のため、図５の（Ｂ）における破線は、引き出しゲート電極電位制御回路４０を用いない場合の発光素子４２の電圧電流特性を示す。本発明における発光素子４２の電圧電流特性と比較すると、発光素子４２の電圧電流特性が左方向へシフトし、同時に動作点も左にシフトしているので、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｄｓが従来に比べて小さくなっていることがわかる。
In FIG. 5A, a point a is a current Ids flowing through the driving transistor Tr1 and the
これは、発光素子４２の引き出しゲート電極１１に係る電圧Ｖｅｇを、数式２に従って、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓの大きさによって変化させているからである。これによって、駆動トランジスタＴｒ１を飽和領域で動作させつつ、発光素子４２の輝度が小さいときに大きくなっていた駆動トランジスタＴｒ１のＶｄｓを、小さくすることができる。ここで、Ｖｅｇがとりうる範囲は、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓの範囲によって決まる。駆動トランジスタＴｒ１の閾値電圧をＶｔｈとすると、Ｖｅｇの最小値は（Ｖｔｈ＋Ｖｇｓ２＋Ｖｒ＋Ｖｃ）である。従って、このときの駆動トランジスタＴｒ１のＶｄｓのとりうる範囲は、数式３のように表すことができる。
This is because the voltage Veg related to the
数式３の右辺において、Ｖｇｓ２、Ｖｒは、電流Ｉｒｅｆと、トランジスタＴｒ２の特性、抵抗素子Ｒの抵抗値によって、決定することができる。なお、Ｖｇｓ２を大きくするよりも、抵抗素子Ｒの抵抗値を大きくしてＶｒを大きくした方が、トランジスタＴｒ２に大きな電圧がかからないため好ましい。
On the right side of
ここで、非特許文献１に記載の電圧値を参照すると、Ｖｅｇはおよそ５５Ｖ、Ｖｅｔｈはおよそ３５Ｖ、Ｖｇｓは最大で１３Ｖ程度であり、Ｖｃは０Ｖとすることができる。すなわち、本発明において、発光素子４２が最大の輝度で発光するとき、つまりＶｇｓが最大のとき、発光素子４２の引き出しゲート電極１１にかける電圧Ｖｅｇが５５Ｖ程度であればよい。また、トランジスタＴｒ２に大きな電圧がかからないようにするため、トランジスタＴｒ２のゲートソース間電圧Ｖｇｓ２は２Ｖ程度とする。このとき、トランジスタＴｒ２のソース電極の電位は１５Ｖ程度となるので、抵抗素子Ｒに係る電圧は、４０Ｖ程度とするのが好ましい。
Here, referring to the voltage values described in
上記の電圧設定値を例にとり、発光素子４２の輝度を最小にした場合のＶｄｓを見積もる。駆動トランジスタＴｒ１の閾値電圧を１Ｖとしたとき、発光素子４２の輝度を最小にしたときのＶｇｓは１Ｖであり、Ｖｇｓ２は２ＶであるのでトランジスタＴｒ２のソース電極の電位は３Ｖ、抵抗素子Ｒに係る電圧は４０Ｖであるので、発光素子４２の引き出しゲート電極の電位Ｖｅｇは４３Ｖとなる。従って、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｄｓは、Ｖｅｇ−Ｖｅｔｈ＝４３−３５＝８Ｖとなる。引き出しゲート電極電位制御回路４０がない場合、駆動トランジスタＴｒ１のソースドレイン間電圧Ｖｄｓは２０Ｖ程度であったが、本発明に係る画素構成を用いることによって、１０Ｖ以下の低いＶｄｓで発光素子４２を駆動できるようになる。なお、電位Ｖｅｇが小さくなることでトランジスタＴｒ３のソースドレイン間電圧が大きくなることが考えられるので、Ｖｍａｘは、大きくとも６０Ｖ以下であることが好ましい。
Taking the voltage setting value as an example, Vds when the luminance of the
また、引き出しゲート電極電位制御回路４０が存在する場合、Ｉｒｅｆを変化させることによって、引き出しゲート電極１１の電位を変化させられるので、発光素子４２の電流電圧特性をシフトさせることができる。すなわち、駆動トランジスタＴｒ１のＶｇｓの増減で発光素子４２の輝度を調整するだけでなく、引き出しゲート電極電位制御回路４０によっても発光素子４２の輝度を調整することが可能である。従って、引き出しゲート電極電位制御回路４０により発光素子の電流電圧特性を適当な位置にシフトさせておくと、ＲＧＢ毎にＩｒｅｆを制御することで表示画像の色合いの調整を行ったり、表示画像のγ特性の調整を行ったり、表示画像の明るさを調整することができる。
（実施の形態２）
Further, when the extraction gate electrode
(Embodiment 2)
本発明にかかる表示装置は、画素回路に実施の形態１で説明した引き出しゲート電極電位制御回路４０を含むことも特徴としているが、同じく画素回路に、駆動トランジスタゲート電極電位制御回路２３を含むことも特徴とする。本発明は、表示装置がアナログ値で駆動される場合でも、デジタル値で駆動される場合でも適用することができるが、引き出しゲート電極電位制御回路４０は、駆動トランジスタＴｒ１のゲートソース間電圧Ｖｇｓがアナログ値であっても発光素子４２の引き出しゲート電極１１の電位をアナログ値で制御できるので、駆動トランジスタゲート電極電位制御回路２３においても、アナログ値を扱う回路であると、本発明の表示装置において特に好適である。
The display device according to the present invention is characterized in that the pixel circuit includes the extraction gate electrode
しかしながら、駆動トランジスタＴｒ１の電気的特性は、画素ごとにばらついてしまう。そうすると、異なる画素間において、駆動トランジスタＴｒ１のゲートソース電極間に同じＶｇｓを印加したとしても、駆動トランジスタＴｒ１及び発光素子４２を流れる電流の値は異なる場合がある。発光素子４２の輝度は、発光素子を流れる電流値に比例するので、画素間で輝度がばらついて観察されてしまい、表示品質に深刻な悪影響をおよぼしてしまう。そして、その影響の程度は、デジタル値で駆動される表示装置よりも、アナログ値で駆動される表示装置のほうが大きい。このように本発明にかかる表示装置において、この画素間ばらつきの補正は重要な要素である。
However, the electrical characteristics of the drive transistor Tr1 vary from pixel to pixel. Then, even if the same Vgs is applied between the gate and source electrodes of the drive transistor Tr1 between different pixels, the value of the current flowing through the drive transistor Tr1 and the
そのため、本実施の形態においては、トランジスタの特性のばらつきに起因する発光素子の輝度ばらつきを補正する画素回路とその動作について説明する。トランジスタの特性のばらつきを補正する回路は、駆動トランジスタゲート電極電位制御回路２３によって実現されてもよい。以下に、トランジスタの特性のばらつきを補正する機能を有する駆動トランジスタゲート電極電位制御回路２３の例について説明する。
Therefore, in this embodiment, a pixel circuit for correcting luminance variation in a light-emitting element due to variation in transistor characteristics and an operation thereof are described. A circuit that corrects variations in transistor characteristics may be realized by the drive transistor gate electrode
図２０には、本発明の閾値補正型画素回路の一例と、その駆動信号タイミングチャートの一例を示す。図２０の（Ａ）に示す閾値補正型画素回路において、駆動トランジスタゲート電極電位制御回路２３は、トランジスタＴｒ６１と、トランジスタＴｒ６２と、トランジスタＴｒ６３と、トランジスタＴｒ６４と、配線ＳＷ６１と、配線ＳＷ６２と、配線ＳＷ６３と、配線ＰＷＲ６１と、配線ＰＷＲ６２と、配線ＰＷＲ６３と、容量素子Ｃ６１と、容量素子Ｃ６２と、を備える。
FIG. 20 shows an example of a threshold correction pixel circuit of the present invention and an example of a drive signal timing chart thereof. In the threshold correction pixel circuit shown in FIG. 20A, the driving transistor gate electrode
容量素子Ｃ６１と容量素子Ｃ６２は直列に接続され、容量素子Ｃ６１の電極のうち容量素子Ｃ６２に接続されていないほうの電極は、端子Ｑに接続され、容量素子Ｃ６２の電極のうち容量素子Ｃ６１に接続されていないほうの電極は、配線ＰＷＲ６２に接続されている。トランジスタＴｒ６１のゲート電極は、配線ＳＷ６１に接続され、トランジスタＴｒ６１のソース電極又はドレイン電極の一方は、配線ＰＷＲ６１に接続され、トランジスタＴｒ６１のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。トランジスタＴｒ６２のゲート電極は、配線ＳＷ６２に接続され、トランジスタＴｒ６２のソース電極又はドレイン電極の一方は、発光素子４２の端子ＥＡに接続され、トランジスタＴｒ６２のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。トランジスタＴｒ６３のゲート電極は、配線ＳＷ６３に接続され、トランジスタＴｒ６３のソース電極又はドレイン電極の一方は、配線ＰＷＲ６３に接続され、トランジスタＴｒ６３のソース電極又はドレイン電極の他方は、容量素子Ｃ６１と容量素子Ｃ６２が接続されている電極（以下、電極Ｐ６とも記す）に接続されている。トランジスタＴｒ６４のゲート電極は、端子Ｓに接続され、トランジスタＴｒ６４のソース電極又はドレイン電極の一方は、端子Ｄに接続され、トランジスタＴｒ６４のソース電極又はドレイン電極の他方は、電極Ｐ６に接続されている。
The capacitive element C61 and the capacitive element C62 are connected in series, and the electrode of the capacitive element C61 that is not connected to the capacitive element C62 is connected to the terminal Q, and the capacitive element C62 is connected to the capacitive element C61. The electrode that is not connected is connected to the wiring PWR62. The gate electrode of the transistor Tr61 is connected to the wiring SW61, one of the source electrode and the drain electrode of the transistor Tr61 is connected to the wiring PWR61, and the other of the source electrode and the drain electrode of the transistor Tr61 is connected to the terminal Q. . The gate electrode of the transistor Tr62 is connected to the wiring SW62, one of the source electrode or the drain electrode of the transistor Tr62 is connected to the terminal EA of the
なお、図２０の（Ａ）に示す画素回路においては、駆動トランジスタＴｒ１はＮチャネル型、トランジスタＴｒ２及びＴｒ３はＰチャネル型として説明する。駆動トランジスタゲート電極電位制御回路２３に含まれるスイッチ素子は、全てＮチャネル型トランジスタとして説明するが、駆動トランジスタゲート電極電位制御回路２３の動作はスイッチ素子の極性には限定されない。駆動トランジスタゲート電極電位制御回路２３に含まれるスイッチ素子がＰチャネル型トランジスタの場合は、図２０の（Ｂ）に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
Note that in the pixel circuit illustrated in FIG. 20A, the driving transistor Tr1 is described as an N-channel type, and the transistors Tr2 and Tr3 are described as a P-channel type. Although the switch elements included in the drive transistor gate electrode
配線ＰＷＲ６１に与える電位は、図２０の（Ｂ）における初期化期間２０３と閾値書込期間２０４において、カソード電極２７の電位よりも駆動トランジスタＴｒ１の閾値電圧以上大きい電位とするのが好適である。また、そのほかの期間については任意の電位でもよいが、全ての期間で一定電位であるのが好ましい。配線ＰＷＲ６２に与える電位は、全ての期間において一定電位であるのが好適である。電位の値自体は任意であるが、カソード電極２７と同程度であってもよい。また、配線ＰＷＲ６２は、カソード電極２７と接続されていてもよい。配線ＰＷＲ６３に与える電位は、カソード電極２７と同程度であるのが好適である。また、配線ＰＷＲ６２は、カソード電極２７と接続されていてもよい。配線ＳＷ６１はトランジスタＴｒ６１をスイッチ素子として駆動するためのものであるので、配線ＳＷ６１に与える電位は、オフ状態ではトランジスタＴｒ６１が十分にオフする電位であり、オン状態ではトランジスタＴｒ６１が線形領域で動作する電位であるのが好適である。配線ＳＷ６２はトランジスタＴｒ６２をスイッチ素子として駆動するためのものであるため、配線ＳＷ６２に与える電位は、オフ状態ではトランジスタＴｒ６２が十分にオフする電位であり、オン状態ではトランジスタＴｒ６２が線形領域で動作する電位であるのが好適である。配線ＳＷ６３はトランジスタＴｒ６３をスイッチ素子として駆動するためのものであるため、配線ＳＷ６３に与える電位は、オフ状態ではトランジスタＴｒ６３が十分にオフする電位であり、オン状態ではトランジスタＴｒ６３が線形領域で動作する電位であるのが好適である。端子Ｓに与える電位は、トランジスタＴｒ６４が十分にオフする電位あるいはトランジスタＴｒ６４が線形領域で動作する電位をとるように設定するのが好適である。端子Ｄに与える電位はデータ電位であり、周辺駆動回路によって映像データから作成された電位である。なお、本実施の形態における特徴として、実施の形態１で説明した引き出しゲート電極電位制御回路４０に含まれる配線ＲＥＦの電位を、当該走査線選択期間２０２に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間２０２における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線ＲＥＦは走査線２９と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線ＲＥＦに与える電位は、オフ状態では電流Ｉｒｅｆが十分小さくなる電位であり、オン状態では、実施の形態１で説明した電流Ｉｒｅｆを与える電位であるのが好適である。
The potential applied to the wiring PWR 61 is preferably set to a potential that is higher than the potential of the
次に、図２０の（Ａ）と（Ｂ）を参照して、この画素回路の動作を説明する。まず、１フレーム期間２０１は、当該走査線選択期間２０２と、発光期間２０６により構成される。なお、当該走査線選択期間２０２が終了すると、次の走査線選択期間２０２Ａが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電位を書き込んでもよい。さらに、走査線選択期間２０２は、初期化期間２０３と、閾値書込期間２０４と、データ書込期間２０５で構成される。なお、当該走査線選択期間２０２中、引き出しゲート電極電位制御回路４０の配線ＲＥＦをハイレベルとし、トランジスタＴｒ３をオフ状態としてもよい。こうすることで、Ｉｒｅｆが減少し、抵抗素子Ｒ及びトランジスタＴｒ２にかかる電圧が減少する。すると、端子ＥＧｉｎの電位が下がるため、発光素子４２の引き出しゲート電極１１の電位を、発光素子４２の閾値電圧以下にすることができる。つまり、配線ＲＥＦの電位を変化させることで、発光素子４２のオフ状態とオン状態を制御できるのである。従来技術における閾値補正型画素では、直列接続されたアノード電極１５、発光素子４２、駆動トランジスタＴｒ１、カソード電極２７のうちのいずれかの素子の間にスイッチ素子が配置される場合がある。しかし、スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。発光素子４２を含む経路には多くの電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。そのため、このスイッチ素子は配置しないことがより好適である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子４２を含む経路にスイッチ素子を設けない構成を実現できるため、消費電力を低減することができる。トランジスタＴｒ３をオフ状態にして端子ＥＧｉｎの電位を下げると、トランジスタＴｒ３のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタＴｒ３がオフ状態にあるとき、配線ＥＧｍｉｎの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線２９、配線ＳＷ６１、配線ＳＷ６２、配線ＳＷ６３と配線ＥＧｍｉｎを接続してもよい。なお、図２０の（Ｂ）においては、配線ＳＷ６２及び配線ＳＷ６３の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。
Next, the operation of this pixel circuit will be described with reference to FIGS. First, one
また、図２０の（Ｂ）においては、配線ＲＥＦの電位は当該走査線選択期間２０２全てにおいてハイレベルとなっているが、データ書込期間２０５においては、必ずハイレベルであることは要さず、ローレベルでもよい。配線ＲＥＦの電位がデータ書込期間２０５においてローレベルであれば、配線ＲＥＦの駆動信号波形と、配線ＳＷ６２及び配線ＳＷ６３の駆動信号波形が同じになるので、これらのタイミング生成回路を共通化してもよい。
In FIG. 20B, the potential of the wiring REF is high in all the scanning
初期化期間２０３は、駆動トランジスタＴｒ１がオン状態になるように、駆動トランジスタＴｒ１のゲート電極及びドレイン電極を、ソース電極よりも駆動トランジスタＴｒ１の閾値電圧以上高い電位にチャージアップする期間である。このとき、発光素子４２はオフ状態とする。この状態を実現させるためのトランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ６４及びＴｒ３の状態は、例えば図２０の（Ｂ）のように、トランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３はオン状態、トランジスタＴｒ６４、Ｔｒ３はオフ状態であってもよい。このように設定すると、駆動トランジスタＴｒ１のゲート電極及びドレイン電極と容量素子Ｃ６１の端子Ｑ側の電極の電位は配線ＰＷＲ６１の電位となり、容量素子Ｃ６１の反対側の電極は、配線ＰＷＲ６３の電位となることで、容量素子Ｃ６１にかかる電圧は駆動トランジスタＴｒ１の閾値電圧以上高い電圧にチャージアップされる。なお、初期化期間２０３は、当該走査線選択期間２０２にある必要はなく、別の行の走査線選択期間にあってもよい。
The
閾値書込期間２０４は、容量素子Ｃ６１の両端の電極に、駆動トランジスタＴｒ１の閾値電圧分の電位差をかける期間である。この状態を実現させるためのトランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ６４及びＴｒ３の状態は、例えば図２０の（Ｂ）のように、トランジスタＴｒ６２、Ｔｒ６３はオン状態、トランジスタＴｒ６１、Ｔｒ６４、Ｔｒ３はオフ状態であってもよい。電極Ｐ６の電位をカソード電極２７の電位と同程度とした状態で、駆動トランジスタＴｒ１のゲート電極及びドレイン電極を接続し、かつ浮遊状態にすることで、初期化期間２０３において容量素子Ｃ６１にチャージアップした電荷が駆動トランジスタＴｒ１を通じて流れ出し、駆動トランジスタＴｒ１のゲートソース間電圧が駆動トランジスタＴｒ１の閾値電圧と等しくなったときに駆動トランジスタＴｒ１はオフ状態となり、容量素子Ｃ６１にチャージアップした電荷の流出は止まる。このようにすることで、容量素子Ｃ６１の両端の電極には、駆動トランジスタＴｒ１の閾値電圧分の電圧がかかる。
The
データ書込期間２０５は、駆動トランジスタＴｒ１のゲート電極に、周辺駆動回路によって映像データから作成されたデータ電位に駆動トランジスタＴｒ１の閾値電圧分を上乗せした電圧をかける期間である。この状態を実現させるためのトランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ６４及びＴｒ３の状態は、例えば図２０の（Ｂ）のように、トランジスタＴｒ６４はオン状態、トランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ３はオフ状態であってもよい。なお、前述したように、データ書込期間２０５において、トランジスタＴｒ３はオン状態であってもよい。トランジスタＴｒ６１及びＴｒ６２をオフ状態にすることにより、駆動トランジスタＴｒ１のゲート電極が他の電極から浮遊する状態になるので、閾値書込期間２０４において容量素子Ｃ６１にかかっていた駆動トランジスタＴｒ１の閾値電圧分の電圧は、電極Ｐ６の電位によらず、保持される。この状態で、トランジスタＴｒ６４をオン状態、トランジスタＴｒ６３をオフ状態とし、端子Ｄに周辺駆動回路によって映像データから作成されたデータ電位を印加することで、電極Ｐ６の電位は、データ電位と等しくなる。このときも、容量素子Ｃ６１に保持されている閾値電圧は変わらない。従って、駆動トランジスタＴｒ１のゲート電極には、データ電位に駆動トランジスタＴｒ１の閾値電圧分を上乗せした電圧がかかる。
The
発光期間２０６は、データ書込期間２０５で駆動トランジスタＴｒ１のゲート電極に書き込んだ電圧を１フレーム期間にわたって保持し、駆動トランジスタＴｒ１及び発光素子４２に流れる電流値を一定に流し続けることによって、発光素子４２をデータ電圧に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ６４及びＴｒ３の状態は、例えば図２０の（Ｂ）のように、トランジスタＴｒ３はオン状態、トランジスタＴｒ６１、Ｔｒ６２、Ｔｒ６３、Ｔｒ６４はオフ状態であってもよい。電極Ｐ６にデータ電位を書き込んだ状態でトランジスタＴｒ６３、Ｔｒ６４をオフ状態とすれば、電極Ｐ６の電位は、データ電位のまま保持される。ただし、画素回路内の各種信号によるノイズによる影響を受け、電極Ｐ６の電位が変動してしまうと、駆動トランジスタＴｒ１及び発光素子４２に流れる電流も変化してしまい、発光素子４２の輝度が変動するのを抑えるため、電極Ｐ６の電位を安定させることが重要である。そのため、配線ＰＷＲ６２を一定電位にすることで電極Ｐ６の電位の変動を抑えるのが好ましい。
In the
図２１は、本発明にかかる閾値補正型画素回路の一例と、その駆動信号タイミングチャートの一例である。図２１の（Ａ）に示す回路において、駆動トランジスタゲート電極電位制御回路２３は、トランジスタＴｒ７１と、トランジスタＴｒ７２と、トランジスタＴｒ７３と、トランジスタＴｒ７４と、配線ＳＷ７１と、配線ＳＷ７２と、配線ＳＷ７３と、配線ＰＷＲ７１と、配線ＰＷＲ７２と、配線ＰＷＲ７３と、容量素子Ｃ７１と、容量素子Ｃ７２と、を備える。
FIG. 21 is an example of a threshold correction pixel circuit according to the present invention and an example of a drive signal timing chart thereof. In the circuit shown in FIG. 21A, the driving transistor gate electrode
容量素子Ｃ７１と容量素子Ｃ７２は直列に接続され、容量素子Ｃ７１の電極のうち容量素子Ｃ７２に接続されている電極は、端子Ｑに接続されている。容量素子Ｃ７１の電極のうち容量素子Ｃ７２に接続されていないほうの電極を、以下では電極Ｐ７とも記す。容量素子Ｃ７２の電極のうち容量素子Ｃ７１に接続されていないほうの電極は、配線ＰＷＲ７２に接続されている。トランジスタＴｒ７１のゲート電極は、配線ＳＷ７１に接続され、トランジスタＴｒ７１のソース電極又はドレイン電極の一方は、配線ＰＷＲ７１に接続され、トランジスタＴｒ７１のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。トランジスタＴｒ７２のゲート電極は、配線ＳＷ７２に接続され、トランジスタＴｒ７２のソース電極又はドレイン電極の一方は、発光素子４２の端子ＥＡに接続され、トランジスタＴｒ７２のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。トランジスタＴｒ７３のゲート電極は、配線ＳＷ７３に接続され、トランジスタＴｒ７３のソース電極又はドレイン電極の一方は、配線ＰＷＲ７３に接続され、トランジスタＴｒ７３のソース電極又はドレイン電極の他方は、電極Ｐ７に接続されている。トランジスタＴｒ７４のゲート電極は、端子Ｓに接続され、トランジスタＴｒ７４のソース電極又はドレイン電極の一方は、端子Ｄに接続され、トランジスタＴｒ７４のソース電極又はドレイン電極の他方は、電極Ｐ７に接続されている。
The capacitive element C71 and the capacitive element C72 are connected in series, and the electrode connected to the capacitive element C72 among the electrodes of the capacitive element C71 is connected to the terminal Q. Of the electrodes of the capacitive element C71, the electrode that is not connected to the capacitive element C72 is hereinafter also referred to as an electrode P7. Of the electrodes of the capacitive element C72, the electrode not connected to the capacitive element C71 is connected to the wiring PWR72. The gate electrode of the transistor Tr71 is connected to the wiring SW71, one of the source electrode or the drain electrode of the transistor Tr71 is connected to the wiring PWR71, and the other of the source electrode or the drain electrode of the transistor Tr71 is connected to the terminal Q. . The gate electrode of the transistor Tr72 is connected to the wiring SW72, one of the source electrode or the drain electrode of the transistor Tr72 is connected to the terminal EA of the
なお、図２１の（Ａ）に示す画素回路においては、駆動トランジスタＴｒ１はＮチャネル型、トランジスタＴｒ２及びＴｒ３はＰチャネル型として説明する。駆動トランジスタゲート電極電位制御回路２３に含まれるスイッチ素子は、全てＮチャネル型トランジスタとして説明するが、回路２３の動作はスイッチ素子の極性にはよらない。回路２３に含まれるスイッチ素子がＰチャネル型トランジスタの場合は図２１の（Ｂ）に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
Note that in the pixel circuit illustrated in FIG. 21A, the driving transistor Tr1 is described as an N-channel type and the transistors Tr2 and Tr3 are described as a P-channel type. The switch elements included in the drive transistor gate electrode
図２１の（Ａ）に示す画素回路の配線の電圧については、配線ＳＷ７１、ＳＷ７２、ＳＷ７３は配線ＳＷ６１、ＳＷ６２、ＳＷ６３に、配線ＰＷＲ７１、ＰＷＲ７３は配線ＰＷＲ６１、ＰＷＲ６３に、それぞれ対応しており、重複した説明は避ける。ただし、配線ＰＷＲ７２については配線ＰＷＲ６２とは異なり、配線ＰＷＲ７２の電位はカソード電極２７と同程度であるのが好適である。なお、本実施の形態における特徴として、実施の形態１で説明した引き出しゲート電極電位制御回路４０に含まれる配線ＲＥＦの電位を、当該走査線選択期間２０２に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間２０２における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線ＲＥＦは走査線２９と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線ＲＥＦに与える電位は、オフ状態では電流Ｉｒｅｆが十分小さくなる電位であり、オン状態では、実施の形態１で説明した電流Ｉｒｅｆを与える電位であるのが好適である。
21A, the wirings SW71, SW72, and SW73 correspond to the wirings SW61, SW62, and SW63, and the wirings PWR71 and PWR73 correspond to the wirings PWR61 and PWR63, respectively. Avoid the explanation. However, regarding the wiring PWR72, unlike the wiring PWR62, it is preferable that the potential of the wiring PWR72 is approximately the same as that of the
次に、図２１の（Ａ）と（Ｂ）を参照して、この画素回路の動作を説明する。まず、１フレーム期間は、当該走査線選択期間２０２と、発光期間２０６により構成される。なお、当該走査線選択期間２０２が終了すると、次の走査線選択期間２０２Ａが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電位を書き込んでもよい。さらに、走査線選択期間２０２は、初期化期間２０３と、閾値書込期間２０４と、データ書込期間２０５で構成される。なお、当該走査線選択期間２０２中、引き出しゲート電極電位制御回路４０の配線ＲＥＦをハイレベルとし、トランジスタＴｒ３をオフ状態としてもよい。こうすることで、Ｉｒｅｆが減少し、抵抗素子Ｒ及びトランジスタＴｒ２にかかる電圧が減少する。すると、端子ＥＧｉｎの電位が下がるため、発光素子４２の引き出しゲート電極１１の電位を、発光素子４２の閾値電圧以下にすることができる。つまり、配線ＲＥＦの電位を変化させることで、発光素子４２のオフ状態とオン状態を制御できるのである。従来技術における閾値補正型画素では、直列接続されたアノード電極１５、発光素子４２、駆動トランジスタＴｒ１、カソード電極２７のうちのいずれかの素子の間にスイッチ素子が配置される場合がある。スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。カソード電極２７と発光素子４２の端子ＥＡとの間には大きな電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。そのため、このスイッチ素子は配置しないことがより好適である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子４２を含む経路にスイッチ素子を設けない構成を実現できるため、消費電力を低減することができる。トランジスタＴｒ３をオフ状態にして端子ＥＧｉｎの電位を下げると、トランジスタＴｒ３のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタＴｒ３がオフ状態にあるとき、配線ＥＧｍｉｎの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線２９、配線ＳＷ７１、配線ＳＷ７２、配線ＳＷ７３と配線ＥＧｍｉｎを接続してもよい。
Next, the operation of this pixel circuit will be described with reference to FIGS. First, one frame period includes a scanning
なお、図２１の（Ｂ）においては、配線ＳＷ７２及び配線ＳＷ７３の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。 In FIG. 21B, since the drive signal waveforms of the wiring SW72 and the wiring SW73 are the same, these wirings may be shared. If the wiring is shared, the layout area of the wiring can be reduced, the area occupied by other elements is increased, the degree of freedom in design is increased, and the parasitic capacitance associated with the wiring is reduced, thereby reducing the rounding of the signal waveform. In addition, power consumption can be reduced.
また、図２１の（Ｂ）においては、配線ＲＥＦの電位は当該走査線選択期間２０２全てにおいてハイレベルとなっているが、データ書込期間２０５においては、必ずハイレベルであることは要さず、ローレベルでもよい。配線ＲＥＦの電位がデータ書込期間２０５においてローレベルであれば、配線ＲＥＦの駆動信号波形と、配線ＳＷ７２及び配線ＳＷ７３の駆動信号波形が同じになるので、これらのタイミング生成回路を共通化してもよい。
In FIG. 21B, the potential of the wiring REF is at a high level in the entire scanning
初期化期間２０３は、駆動トランジスタＴｒ１がオン状態になるように、駆動トランジスタＴｒ１のゲート電極及びドレイン電極を、ソース電極よりも駆動トランジスタＴｒ１の閾値電圧以上高い電位にチャージアップする期間である。このとき、発光素子４２はオフ状態とする。この状態を実現させるためのトランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４及びＴｒ３の状態は、例えば図２１の（Ｂ）のように、トランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３はオン状態、トランジスタＴｒ７４、Ｔｒ３はオフ状態であってもよい。このように設定すると、駆動トランジスタＴｒ１のゲート電極及びドレイン電極と容量素子Ｃ７１の端子Ｑ側の電極の電位は配線ＰＷＲ７１の電位となり、容量素子Ｃ７１の反対側の電極は、配線ＰＷＲ７３の電位となることで、容量素子Ｃ７１にかかる電圧は駆動トランジスタＴｒ１の閾値電圧以上高い電圧にチャージアップされる。このとき、容量素子Ｃ７２にもチャージアップされる。なお、初期化期間２０３は、当該走査線選択期間２０２にある必要はなく、別の行の走査線選択期間にあってもよい。
The
閾値書込期間２０４は、容量素子Ｃ７１及び容量素子Ｃ７２の両端の電極に、駆動トランジスタＴｒ１の閾値電圧分の電位差をかける期間である。この状態を実現させるためのトランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４及びＴｒ３の状態は、例えば図２１の（Ｂ）のように、トランジスタＴｒ７２、Ｔｒ７３はオン状態、トランジスタＴｒ７１、Ｔｒ７４、Ｔｒ３はオフ状態であってもよい。電極Ｐ７及び配線ＰＷＲ７２の電位をカソード電極２７の電位と同程度とした状態で、駆動トランジスタＴｒ１のゲート電極及びドレイン電極を接続し、かつ浮遊状態にすることで、初期化期間２０３において容量素子Ｃ７１及び容量素子Ｃ７２にチャージアップした電荷が駆動トランジスタＴｒ１を通じて流れ出し、駆動トランジスタＴｒ１のゲートソース間電圧が駆動トランジスタＴｒ１の閾値電圧と等しくなったときに駆動トランジスタＴｒ１はオフ状態となり、容量素子Ｃ７１及び容量素子Ｃ７２にチャージアップした電荷の流出は止まる。このようにすることで、容量素子Ｃ７１及び容量素子Ｃ７２の両端の電極には、駆動トランジスタＴｒ１の閾値電圧分の電圧がかかる。
The
データ書込期間２０５は、駆動トランジスタＴｒ１のゲート電極に、周辺駆動回路によって映像データから作成されたデータに対応した電位に駆動トランジスタＴｒ１の閾値電圧分を上乗せした電圧をかける期間である。この状態を実現させるためのトランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４及びＴｒ３の状態は、例えば図２１の（Ｂ）のように、トランジスタＴｒ７４はオン状態、トランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ３はオフ状態であってもよい。なお、前述したように、データ書込期間２０５において、トランジスタＴｒ３はオン状態であってもよい。トランジスタＴｒ７１及びＴｒ７２をオフ状態にすることにより、端子Ｑが他の電極から浮遊する状態になるが、端子Ｑには、一定電位の配線ＰＷＲ７２に接続されている容量素子Ｃ７２も接続されているため、端子Ｑの電位は、容量素子Ｃ７１及びＣ７２の容量値（それぞれＣ１、Ｃ２とする）と電極Ｐ７の電位に依存した電位となる。カソード電極２７の電位をＶｃ、駆動トランジスタＴｒ１の閾値電圧をＶｔｈとしたとき、閾値書込期間２０４が終了した時点で、配線ＰＷＲ７２及びＰＷＲ７３の電位がＶｃ、端子Ｑの電位が（Ｖｃ＋Ｖｔｈ）であるとする。その後、データ書込期間２０５において、電極Ｐ７の電位のみ周辺駆動回路によって映像データから作成されたデータ電圧（Ｖｄａｔａとも記す）となったときの駆動トランジスタＴｒ１のゲートソース間電位Ｖｇｓは、数式４によって表される。
The
データ書込期間２０５後の駆動トランジスタＴｒ１のゲートソース間電位Ｖｇｓは、それ自体の閾値電圧Ｖｔｈを含む。従って、（Ｖｄａｔａ − Ｖｃ）を含む項を制御することで、画素ごとのＴｒ１の閾値に影響されることなく、発光素子４２に流れる電流値及び輝度を制御することができる。
The gate-source potential Vgs of the driving transistor Tr1 after the
発光期間２０６は、データ書込期間２０５で駆動トランジスタＴｒ１のゲート電極に書き込んだ電圧を１フレーム期間にわたって保持し、駆動トランジスタＴｒ１及び発光素子４２に流れる電流値を一定に流し続けることによって、発光素子４２をデータ電圧に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４及びＴｒ３の状態は、例えば図２１の（Ｂ）のように、トランジスタＴｒ３はオン状態、トランジスタＴｒ７１、Ｔｒ７２、Ｔｒ７３、Ｔｒ７４はオフ状態であってもよい。電極Ｐ７にデータ電位を書き込んだ状態でトランジスタＴｒ７３、Ｔｒ７４をオフ状態とすれば、電極Ｐ７及び端子Ｑの電位は、そのまま保持される。ただし、画素回路内の各種信号によるノイズによる影響を受け、電極Ｐ７の電位が変動してしまうと、駆動トランジスタＴｒ１及び発光素子４２に流れる電流も変化してしまい、発光素子４２の輝度が変動するのを抑えるため、電極Ｐ７及び端子Ｑの電位を安定させることが重要である。そのため、配線ＰＷＲ７２を一定電位にすることで電極Ｐ７及び端子Ｑの電位の変動を抑えるのが好ましい。
In the
図２２は、本発明にかかる電流入力型画素回路の一例と、その駆動信号タイミングチャートの一例である。図２２の（Ａ）に示す回路において、駆動トランジスタゲート電極電位制御回路２３は、トランジスタＴｒ８２と、トランジスタＴｒ８４と、配線ＳＷ８２と、配線ＰＷＲ８２と、容量素子Ｃ８２と、を備える。なお、画素領域外に、周辺駆動回路によって映像データから作成されたデータ電流Ｉｄａｔａを流すための電流源８０を備えていてもよい。
FIG. 22 is an example of a current input pixel circuit according to the present invention and an example of a drive signal timing chart thereof. In the circuit shown in FIG. 22A, the driving transistor gate electrode
容量素子Ｃ８２の電極の一方は、配線ＰＷＲ８２に接続されている。容量素子Ｃ８２の電極の他方は、端子Ｑに接続されている。トランジスタＴｒ８２のゲート電極は、配線ＳＷ８２に接続され、トランジスタＴｒ８２のソース電極又はドレイン電極の一方は、発光素子４２の端子ＥＡに接続され、トランジスタＴｒ８２のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。トランジスタＴｒ８４のゲート電極は、端子Ｓに接続され、トランジスタＴｒ８４のソース電極又はドレイン電極の一方は、端子Ｄに接続され、トランジスタＴｒ８４のソース電極又はドレイン電極の他方は、端子Ｑに接続されている。
One of the electrodes of the capacitive element C82 is connected to the wiring PWR82. The other electrode of the capacitive element C82 is connected to the terminal Q. The gate electrode of the transistor Tr82 is connected to the wiring SW82, one of the source electrode or the drain electrode of the transistor Tr82 is connected to the terminal EA of the
なお、図２２の（Ａ）に示す画素回路においては、駆動トランジスタＴｒ１はＮチャネル型、トランジスタＴｒ２及びＴｒ３はＰチャネル型として説明する。駆動トランジスタゲート電極電位制御回路２３に含まれるスイッチ素子は、全てＮチャネル型トランジスタとして説明するが、駆動トランジスタゲート電極電位制御回路２３の動作はスイッチ素子の極性にはよらない。駆動トランジスタゲート電極電位制御回路２３に含まれるスイッチ素子がＰチャネル型トランジスタの場合は図２２の（Ｂ）に示す信号のうち対応する配線の信号が反転したタイミングチャートを用いればよい。
Note that in the pixel circuit illustrated in FIG. 22A, the driving transistor Tr1 is described as an N-channel type, and the transistors Tr2 and Tr3 are described as a P-channel type. Although the switch elements included in the drive transistor gate electrode
配線ＰＷＲ８２に与える電位は、全ての期間において一定電位であるのが好適である。電位の値自体は任意であるが、カソード電極２７と同程度であってもよい。また、配線ＰＷＲ８２は、カソード電極２７と接続されていてもよい。配線ＳＷ８２はトランジスタＴｒ８２をスイッチ素子として駆動するためのものであるので、配線ＳＷ８２に与える電位は、オフ状態ではトランジスタＴｒ８２が十分にオフする電位であり、オン状態ではトランジスタＴｒ８２が線形領域で動作する電位であるのが好適である。端子Ｓに与える電位は、トランジスタＴｒ８４が十分にオフする電位あるいはトランジスタＴｒ８４が線形領域で動作する電位をとるように設定するのが好適である。端子Ｄに与える電位はデータ電位であり、周辺駆動回路によって映像データから作成された電位である。図２２の（Ａ）に示す画素回路においては、データは電流Ｉｄａｔａとして与えられ、当該走査線選択期間２０２において画素回路に入力される。
The potential applied to the wiring PWR82 is preferably a constant potential in all periods. Although the potential value itself is arbitrary, it may be approximately the same as that of the
なお、本実施の形態における特徴として、実施の形態１で説明した引き出しゲート電極電位制御回路４０に含まれる配線ＲＥＦの電位を、当該走査線選択期間２０２に合わせて変化させることが挙げられる。この特徴により、当該走査線選択期間２０２における発光素子の電気的状態を、選択的に他の期間とは異ならしめることが可能となる。そのため、本実施の形態においては、配線ＲＥＦは走査線２９と同じく、ストライプ状にパターニングされ、走査線ごとに独立して電位設定できる構成であるのが好ましい。配線ＲＥＦに与える電位は、オフ状態では電流Ｉｒｅｆが十分小さくなる電位であり、オン状態では、実施の形態１で説明した電流Ｉｒｅｆを与える電位であるのが好適である。
Note that a feature of this embodiment is that the potential of the wiring REF included in the extraction gate electrode
次に、図２２の（Ａ）と（Ｂ）を参照して、この画素回路の動作を説明する。まず、１フレーム期間は、当該走査線選択期間２０２と、発光期間２０６により構成される。なお、当該走査線選択期間２０２が終了すると、次の走査線選択期間２０２Ａが開始される。このように順々に走査して書き込みを行なうことで、全ての画素にデータ電流を書き込んでもよい。当該走査線選択期間２０２中、引き出しゲート電極電位制御回路４０の配線ＲＥＦをハイレベルとし、トランジスタＴｒ３をオフ状態としてもよい。こうすることで、Ｉｒｅｆが減少し、抵抗素子Ｒ及びトランジスタＴｒ２にかかる電圧が減少する。すると、端子ＥＧｉｎの電位が下がるため、発光素子４２の引き出しゲート電極１１の電位を、発光素子４２の閾値電圧以下にすることができる。つまり、配線ＲＥＦの電位を変化させることで、発光素子４２のオフ状態とオン状態を制御できるのである。
Next, the operation of the pixel circuit will be described with reference to FIGS. First, one frame period includes a scanning
従来技術における電流入力型画素では、直列接続されたアノード電極１５、発光素子４２、駆動トランジスタＴｒ１、カソード電極２７のうちのいずれかの素子の間にスイッチ素子が必要である。スイッチ素子は、オン状態であっても、配線より大きな抵抗値を持つ。発光素子４２を含む経路には多くの電流が流れるので、無駄なエネルギー消費を抑えるため、抵抗となりうるものはできるだけなくすことが重要である。本発明にかかる表示装置の画素回路をこのように駆動することによって、発光素子４２を含む経路にスイッチ素子を設ける必要がなくなるので、消費電力を低減することができる。トランジスタＴｒ３をオフ状態にして端子ＥＧｉｎの電位を下げると、トランジスタＴｒ３のソースドレイン間電圧が増加するので、信頼性確保のため、トランジスタＴｒ３がオフ状態にあるとき、配線ＥＧｍｉｎの電位を大きくするような構成にしてもよい。例えば、当該画素の走査線２９、配線ＳＷ８２と配線ＥＧｍｉｎを接続してもよい。
In the current input type pixel in the prior art, a switching element is required between any one of the
なお、図２２の（Ｂ）においては、配線ＳＷ８２及び走査線２９の駆動信号波形が同じであるので、これらの配線を共通化してもよい。配線を共通化すれば、配線のレイアウト面積を縮小でき、他の素子が占める面積が増大して設計の自由度が増すほか、配線に付随する寄生容量が小さくなるので、信号波形のなまりを低減することができ、また、消費電力を低減することができる。また、図２２の（Ｂ）においては、配線ＲＥＦの駆動信号波形と、配線ＳＷ８２及び走査線２９の駆動信号波形が同じであるので、これらのタイミング生成回路を共通化してもよい。
In FIG. 22B, since the drive signal waveforms of the wiring SW 82 and the
当該走査線選択期間２０２は、駆動トランジスタＴｒ１のゲート電極とドレイン電極を接続した状態において、駆動トランジスタＴｒ１に周辺駆動回路によって映像データから作成されたデータ電流を流すことで、駆動トランジスタＴｒ１のゲート電極とソース電極またはソース電極と電位が同程度の電極の間に配置した容量素子に、駆動トランジスタＴｒ１がデータ電流を流すだけのＶｇｓをかけるための期間である。この状態を実現させるためのトランジスタＴｒ８２、Ｔｒ８４及びＴｒ３の状態は、例えば図２２の（Ｂ）のように、トランジスタＴｒ８２、Ｔｒ８４はオン状態、トランジスタＴｒ３はオフ状態であってもよい。この状態でデータ線２８に電流源８０によりデータ電流Ｉｄａｔａを流すと、トランジスタＴｒ８４、Ｔｒ８２を経て、駆動トランジスタＴｒ１にもデータ電流Ｉｄａｔａが流れる。このとき、駆動トランジスタＴｒ１のゲート電極とドレイン電極は接続されているので、ゲートソース間電圧Ｖｇｓとソースドレイン間電圧Ｖｄｓは等しい。すなわち、駆動トランジスタＴｒ１は飽和領域で動作している。このとき、駆動トランジスタＴｒ１は飽和領域でデータ電流Ｉｄａｔａを流すだけのＶｇｓがかかっている。
In the scanning
発光期間２０６は、当該走査線選択期間２０２で駆動トランジスタＴｒ１のゲート電極に書き込んだ電圧を１フレーム期間にわたって保持し、駆動トランジスタＴｒ１及び発光素子４２に流れる電流値を一定に流し続けることによって、発光素子４２をデータ電流に従った輝度で発光させ続ける期間である。この状態を実現させるためのトランジスタＴｒ８２、Ｔｒ８４及びＴｒ３の状態は、例えば図２２の（Ｂ）のように、トランジスタＴｒ３はオン状態、トランジスタＴｒ８２、Ｔｒ８４はオフ状態であってもよい。当該走査線選択期間２０２において駆動トランジスタＴｒ１にかかっていたゲートソース間電圧Ｖｇｓは、トランジスタＴｒ８２、Ｔｒ８４がオフ状態となっても、容量素子Ｃ８２により、保持される。従って、発光期間２０６におけるＶｇｓも、当該走査線選択期間２０２中と同じく、飽和領域においてデータ電流Ｉｄａｔａを流すだけのＶｇｓである。当該走査線選択期間２０２と発光期間２０６において駆動トランジスタＴｒ１にかかるソースドレイン間電圧は同じであるとは限らないが、飽和領域で動作をしていれば、駆動トランジスタＴｒ１に流れる電流Ｉｄｓはゲートソース間電圧Ｖｇｓのみで決まるため、ＩｄｓはＩｄａｔａに等しくなる。すなわち、駆動トランジスタＴｒ１の閾値電圧Ｖｔｈや移動度などの電気的特性に関わらず、データ電流Ｉｄａｔａと同じ電流値となるＩｄｓを発光素子４２に流すことができるため、駆動トランジスタＴｒ１の特性ばらつきに影響されず、均一で高品質な表示装置を得ることができる。
In the
なお、図２２の（Ａ）のような電流入力型画素回路は、有機ＥＬ素子などの他の電流駆動型発光素子を用いることもできる。しかし、発光時の電流値が小さいためＩｄａｔａも小さくせざるを得ず、特に低階調のデータ電流Ｉｄａｔａを書き込むときに、データ線に付随する寄生容量や容量素子Ｃ８２を充電する時間が長くなりすぎ、１フレームにかかる時間が長くなってしまう問題が存在する。しかし、電子放出素子を用いた本発明においては、その問題を回避することができる。それは、発光素子４２の輝度を決定する要因がそこを流れる電流値だけではなく、アノード電極１５に付された発光材料１６の特性や、アノード電極１５の電位にも依存するためである。すなわち、同じ輝度を得るときも、その電流値は一つではなく、いろいろな値をとることができる。従って、発光素子４２の輝度は変化させず、発光素子４２に流れる電流Ｉｄｓが大きくなるようにアノード電極１５の電圧または発光材料１６の特性を設計すれば、Ｉｄａｔａが小さくなることによる充電時間不足の問題を回避できる。そのとき、電流Ｉｄｓの値が大きいため、アノード電極１５、発光素子４２、駆動トランジスタＴｒ１、カソード電極２７の各素子の間にスイッチ素子を設ける必要のない本発明の画素回路は、抵抗成分によるエネルギー損失が最小限に抑えられるため、非常に有利である。
Note that the current input pixel circuit as shown in FIG. 22A can use other current-driven light-emitting elements such as an organic EL element. However, since the current value at the time of light emission is small, Idata has to be reduced, and particularly when writing the low gradation data current Idata, it takes a long time to charge the parasitic capacitance associated with the data line and the capacitive element C82. There is a problem that the time required for one frame becomes too long. However, in the present invention using an electron-emitting device, the problem can be avoided. This is because the factor that determines the luminance of the
本発明にかかる画素回路の駆動トランジスタゲート電極電位制御回路２３は、上述した回路例以外にも、様々な回路を適用することができる。本発明にかかる表示装置は、アノード電極１５、発光素子４２、駆動トランジスタＴｒ１、カソード電極２７の各素子の間にスイッチ素子を設ける必要がないことも特徴としているため、上述した回路例以外にも本発明が適用できるのは明らかである。なお、引き出しゲート電極電位制御回路４０の構成も上述した構成だけではなく、画素回路の動作に従って発光素子４２の引き出しゲート電極１１を制御し、発光素子４２の電気的状態を制御できるものであればよい。
（実施の形態３）
In addition to the circuit examples described above, various circuits can be applied to the drive transistor gate electrode
(Embodiment 3)
本実施の形態においては、本発明にかかる表示装置全体の構成について述べる。本発明にかかる表示装置は様々な構成が考えられるが、ここでは、実施の形態２で述べた画素回路の動作を実現する周辺駆動回路の構成例について説明することにする。図２３に、図２０、図２１及び図２２に示した画素回路を含む表示装置の構成例を示す。図２３に示す表示装置は、画素部９０と、制御回路９１と、電源回路９２と、映像データ変換回路９３と、データ線ドライバ９４と、走査線ドライバ９５と、を備える。電源回路９２は、制御回路及び映像データ変換回路用電源ＣＶと、ドライバ用電源ＤＶと、高圧電源ＨＶと、画素部用電源ＰＶと、を備える。データ線ドライバ９４は、シフトレジスタＳＲ１と、ラッチ回路ＬＡＴと、Ｄ／ＡコンバータＤＡＣと、を備える。走査線ドライバ９５は、シフトレジスタＳＲ２と、パルス幅制御回路ＰＷＣと、レベルシフタＬＳ１と、レベルシフタＬＳ２と、を備える。
In the present embodiment, the configuration of the entire display device according to the present invention will be described. Various configurations of the display device according to the present invention can be considered. Here, a configuration example of a peripheral driver circuit that realizes the operation of the pixel circuit described in
画素部９０は、データ線ドライバ９４と、複数のデータ線２８を介して接続され、また、画素部９０は、走査線ドライバと９５と、複数の配線を介して接続される。制御回路９１は、電源回路９２と、映像データ変換回路９３と、データ線ドライバ９４と、走査線ドライバ９５と、をそれぞれ制御するための配線を介して接続される。電源回路９２は、各回路の電源を供給し、制御回路及びデータ変換回路用電源ＣＶは制御回路９１及び映像データ変換回路９３と接続され、ドライバ用電源ＤＶは、データ線ドライバ９４及び走査線ドライバ９５と接続され、高圧電源ＨＶは、画素部９０におけるアノード電極１５に接続され、画素回路用電源ＰＶは、画素回路にある電源配線と接続される。映像データ変換回路９３は、映像データ入力端子と、データ線ドライバ９４中のラッチ回路ＬＡＴと接続される。
The
制御回路９１及び映像データ変換回路９３は、主にロジック動作を行うため、制御回路及びデータ変換回路用電源ＣＶが供給する電圧はできるだけ低くするのが好適であり、３Ｖ程度が望ましい。データ線ドライバ９４及び走査線ドライバ９５は、シフトレジスタＳＲ１、ＳＲ２及びラッチ回路ＬＡＴ、パルス幅制御回路ＰＷＣは、主にロジック動作を行うためドライバ用電源ＤＶが供給する電圧はできるだけ低くするのが好適であり、３Ｖ程度が望ましい。しかし、Ｄ／ＡコンバータＤＡＣ、レベルシフタＬＳ１、ＬＳ２については、画素回路の動作に必要となる電圧を供給するため、ドライバ用電源ＤＶはロジック動作での電圧より大きい電圧も供給できる構成でも良い。また、画素回路用電源ＰＶについても、画素回路の動作に必要となる電圧を供給するため、ドライバ用電源ＤＶはロジック動作での電圧より大きい電圧も供給できる構成でも良い。画素部９０におけるアノード電極１５は、電子放出素子から飛び出した電子を加速するために、数ｋＶから数十ｋＶの高電圧が必要となるため、高圧電源ＨＶは、数ｋＶから数十ｋＶの高電圧を供給できるような構成でも良い。
Since the
制御回路９１は、データ線ドライバ９４、走査線ドライバ９５に対しては、クロックを生成して供給する動作、シフトレジスタＳＲ１、ＳＲ２及びラッチ回路ＬＡＴ、パルス幅制御回路ＰＷＣに入力するタイミングパルスを生成して供給する動作、などを行なう構成としてもよい。また、映像データ変換回路９３に対しては、クロックを生成して供給する動作、変換された映像データをラッチ回路ＬＡＴに出力するタイミングパルスを生成して供給する動作、などを行う構成としてもよい。電源回路９２に対しては、画素回路の動作に必要となる電圧が表示装置ごとに異なってもよいように、また、発光素子４２が劣化しても最適な輝度で駆動できるように、電源電圧を変更可能な構成とし、それを制御回路９１で制御できるような構成としてもよい。
The
映像データが映像データ変換回路９３に入力されると、映像データ変換回路９３は制御回路９１から供給されるタイミングに従って映像データをデータ線ドライバ９４に入力できるデータに変換し、ラッチ回路ＬＡＴに出力する。具体的には、アナログ信号で入力された映像データを映像データ変換回路９３でＡ／Ｄ変換し、デジタル信号の映像データをラッチ回路ＬＡＴに出力する構成でもよい。データ線ドライバ９４は、制御回路９１から供給されるクロック信号及びタイミングパルスに従い、シフトレジスタＳＲ１を動作させ、ラッチ回路ＬＡＴに入力される映像データを時分割して取り込み、ラッチ回路ＬＡＴに取り込まれたデータに従って、Ｄ／ＡコンバータＤＡＣによりアナログ値のデータ電圧またはデータ電流を複数のデータ線２８に出力する。データ線２８に出力されるデータ電圧またはデータ電流の更新は、制御回路９１から供給されるラッチパルスによって行なわれてもよい。データ線２８に出力されるデータ電圧またはデータ電流の更新に合わせて、走査線ドライバ９５は、制御回路９１から供給されたクロック信号及びタイミングパルスに従ってシフトレジスタＳＲ２を動作させ、走査線２９を順次走査する。このとき、例えば図２０の（Ａ）と（Ｂ）のように画素回路を駆動する場合のように、順次走査のパルス幅は走査線選択期間２０２としてもよいが、実際のパルス幅は走査線選択期間２０２内でも信号によって異ならしめて駆動することがあるため、各信号に対してパルス幅制御回路ＰＷＣを用いてパルス幅を制御してもよい。パルス幅を制御して波形を整形した後、レベルシフタＬＳ１及びＬＳ２により、画素回路の動作に必要となる電圧に変換してもよい。このとき、例えば配線ＲＥＦに入力する信号の電圧は、他の配線に入力する信号の電圧と大幅に異なるため、それぞれの信号に対して独立に電圧変換を行なってもよい。そのとき、電圧は異なっても信号が切り替わるタイミングが同じ信号であれば、シフトレジスタＳＲ１、ＳＲ２及びパルス幅制御回路（シフトレジスタＳＲ１、ＳＲ２及びパルス幅制御回路を合わせてタイミング生成回路とも記す）は共通にし、レベルシフタＬＳ１、ＬＳ２だけ異なるものを用いる構成にしてもよい。そうすることで、回路規模が小さくなり、消費電力も小さくなる利点がある。なお、図２３においては、走査線ドライバ９５を片側に配置した例を示しているが、信号ごとに異なる走査線ドライバを複数用いてもよい。また、走査線ドライバ９５を片側ではなく両側に配置してもよい。両側に配置すれば、表示装置を電子機器に実装するとき、左右のバランスがよくなり、配置の自由度が高まる利点がある。なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、どのような基板上に形成されていてもよい。従って、図２３で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。あるいは、図２３における回路の一部が、ある基板に形成されており、図２３における回路の別の一部が、別の基板に形成されていてもよい。つまり、図２３における回路の全てが同じ基板上に形成されていなくてもよい。例えば、図２３において、画素部９０と走査線ドライバ９５とは、ガラス基板上にＴＦＴを用いて形成し、データ線ドライバ９４（もしくはその一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。
（実施の形態４）
When the video data is input to the video
(Embodiment 4)
本実施の形態では、本発明に係る発光素子の構造例を、図３を参照して説明する。 In this embodiment mode, a structural example of a light-emitting element according to the present invention will be described with reference to FIGS.
図３の（Ａ）は、スピント型電子放出素子を用いた発光素子の各電極を、図２の発光素子４２の各端子に対応させて説明した図である。図３の（Ａ）において、発光素子は、第２の基板（図示しない）に形成されたアノード電極１５と、アノード電極１５に直接または間接的に接するように形成された発光材料１６と、第１の基板（図示しない）に形成された円錐状のエミッタ１０と、絶縁膜１２と、引き出しゲート電極１１を備える。図２の発光素子４２における端子Ａは、アノード電極１５に接続され、端子ＥＡは、エミッタ１０と接続され、端子ＥＧは、引き出しゲート電極１１に接続される。
FIG. 3A is a diagram illustrating each electrode of a light-emitting element using a Spindt-type electron-emitting device corresponding to each terminal of the light-emitting
図３の（Ｂ）は、カーボンナノチューブ型（ＣＮＴ型とも記す）電子放出素子を用いた発光素子の各電極を、図２の発光素子４２の各端子に対応させて説明した図である。図３の（Ｂ）において、発光素子は、第２の基板（図示しない）に形成されたアノード電極１５と、アノード電極１５に直接または間接的に接するように形成された発光材料１６と、第１の基板（図示しない）に形成された針状のエミッタ１０ｂと、絶縁膜１２と、引き出しゲート電極１１を備える。なお、針状のエミッタ１０ｂはカーボンナノチューブで形成されていてもよい。また、図３の（Ｂ）のように、針状のエミッタ１０ｂは複数集まっていてもよい。図２の発光素子４２における端子Ａは、アノード電極１５に接続され、端子ＥＡは、エミッタ１０ｂと接続され、端子ＥＧは、引き出しゲート電極１１に接続される。
FIG. 3B is a diagram illustrating each electrode of a light emitting element using a carbon nanotube type (also referred to as CNT type) electron emitting element corresponding to each terminal of the
図３の（Ｃ）は、表面伝導型電子放出素子を用いた発光素子の各電極を、図２の発光素子４２の各端子に対応させて説明した図である。図３の（Ｃ）において、発光素子は、第２の基板（図示しない）に形成されたアノード電極１５と、アノード電極１５に直接または間接的に接するように形成された発光材料１６と、第１の基板１８に形成された薄膜状のエミッタ１０ｃと、引き出しゲート電極１１を備える。図２の発光素子４２における端子Ａは、アノード電極１５に接続され、端子ＥＡは、エミッタ１０ｃと接続され、端子ＥＧは、引き出しゲート電極１１に接続される。
FIG. 3C is a diagram illustrating each electrode of the light emitting element using the surface conduction electron-emitting device corresponding to each terminal of the
図３の（Ｄ）は、ホットエレクトロン型（ＭＩＭ型とも記す）電子放出素子を用いた発光素子の各電極を、図２の発光素子４２の各端子に対応させて説明した図である。図３の（Ｄ）において、発光素子は、第２の基板（図示しない）に形成されたアノード電極１５と、アノード電極１５に直接または間接的に接するように形成された発光材料１６と、第１の基板１８に形成された島状のエミッタ１０ｄと、絶縁膜１２と、引き出しゲート電極１１を備える。図２の発光素子４２における端子Ａは、アノード電極１５に接続され、端子ＥＡは、エミッタ１０ｄと接続され、端子ＥＧは、引き出しゲート電極１１に接続される。
FIG. 3D is a diagram illustrating each electrode of a light emitting element using a hot electron type (also referred to as MIM type) electron emitting element corresponding to each terminal of the
本発明は画素回路に関するため、上述した多くの発光素子の構造を適用することができる。
（実施の形態５）
Since the present invention relates to a pixel circuit, the above-described structures of many light emitting elements can be applied.
(Embodiment 5)
本実施の形態では、画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ（ＴＦＴ）を用いることができる。 In this embodiment, a top view of a pixel portion is described. Note that in this embodiment, a thin film transistor (TFT) can be used as a transistor.
図６に示すように、画素部は走査線９０２と信号線９０３とが交差する領域に発光素子が設けられている。また電源線９０４は、信号線９０３と平行に設けられている。発光素子は、Ｎチャネル型のスイッチング用トランジスタ９００、Ｎチャネル型の駆動用トランジスタ９０１を有し、駆動用トランジスタに接続された画素電極９０６に複数のエミッタ９０７が設けられている。本実施の形態では、３×５、計１５個のエミッタを設ける場合で説明するが、エミッタの数は単数でも複数でもよい。エミッタの数が増すにつれ、一つの画素部から生じる電子の数が増すため、消費電力の低下が期待できる。スイッチング用トランジスタ９００は、一つの半導体膜に対して複数のゲート電極を有するトランジスタ、所謂マルチチャネル型トランジスタを用いて作製するが、一つのゲート電極を有するトランジスタから形成してもよい。駆動用トランジスタ９０１は、チャネル長をチャネル幅に比べて大きくとる。チャネル長を大きくすると、トランジスタ間のばらつきを低減することができる。本発明の表示装置は、画素電極より上方に電子が飛び出し画像表示を行う、所謂上方発光型となるため、トランジスタ等の配置の自由度が高い。そのため、駆動用トランジスタ９０１の半導体膜は、そのチャネル長が大きくなるように設計することができる。スイッチング用トランジスタ９００のソース電極又はドレイン電極の一方と、駆動用トランジスタ９０１のゲート電極とが、電気的に接続されている。そのため、走査線９０２に選択信号が入力され、スイッチング用トランジスタ９００が選択されると、信号線９０３からビデオ信号が入力され、スイッチング用トランジスタのソース電極及びドレイン電極間に電流が流れる。その後、駆動用トランジスタ９０１の閾値電圧を超えると、駆動用トランジスタ９０１が選択され、電源線から電流が供給される。その結果、画素電極９０６上に形成されたエミッタ９０７に電圧がかかり、エミッタ９０７から電子が放出される。
As shown in FIG. 6, the pixel portion is provided with a light emitting element in a region where a
走査線９０２、各トランジスタのゲート電極は同一導電膜から形成することができる。すなわち、導電膜を形成した後、所定の形状に加工することにより、走査線９０２、各トランジスタのゲート電極を得ることができる。勿論、走査線９０２、各トランジスタのゲート電極は異なる導電膜からも形成することができるが、工程数を削減するためにも同一導電膜から形成するとよい。また信号線９０３、電源線９０４、スイッチング用トランジスタ９００と駆動用トランジスタ９０１を電気的に接続する配線、画素電極９０６は同一導電膜から形成することができる。すなわち、導電膜を形成した後、所定の形状に加工することにより、信号線９０３、電源線９０４、スイッチング用トランジスタ９００と駆動用トランジスタ９０１を電気的に接続する配線、及び画素電極９０６を得ることができる。勿論、信号線９０３、電源線９０４、スイッチング用トランジスタ９００と駆動用トランジスタ９０１を電気的に接続する配線、及び画素電極９０６は異なる導電膜からも形成することができるが、工程数を削減するためにも同一導電膜から形成するとよい。これら導電膜は、公知の材料を用いて形成することができる。消費電力を低くするため、抵抗値の低い材料を用いるとよい。また導電膜間の短絡を防止するため、それらの間には絶縁膜が設けられている。絶縁膜は無機材料又は有機材料から形成することができる。
The
このような画素部により、アクティブ型のＦＥＤ装置を提供することができる。 With such a pixel portion, an active FED device can be provided.
（実施の形態６）
本実施の形態では、上記実施の形態とは異なる画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ（ＴＦＴ）を用いることができる。
(Embodiment 6)
In this embodiment, a top view of a pixel portion which is different from that in the above embodiment is described. Note that in this embodiment, a thin film transistor (TFT) can be used as a transistor.
図７に示すように、駆動用トランジスタ９１１の形状が矩形状となり、上記実施の形態よりもチャネル長が大きい点が異なる。また画素電極９１６は、信号線９０３、電源線９０４、スイッチング用トランジスタ９００と駆動用トランジスタ９０１を電気的に接続する配線とは異なる導電膜から形成される点が上記実施の形態とは異なる。画素電極が異なる導電膜から形成されるため、画素電極の面積が広くなる。すなわち、上方発光型の表示装置であるため、隣接する画素の画素電極と接しないように画素電極を設ければよく、走査線９１２、信号線９１３、電源線９１４と重なる領域にまで画素電極９１６を形成することができる。画素電極９１６には、単数、又は複数のエミッタを形成することができる。また電源線９１４は、容量素子９１８を形成するため、その一部が広くなっている。容量素子９１８は、電源線９１４と、駆動用トランジスタ９１１の半導体膜の一部と、その間に設けられた絶縁膜により構成される。その他、スイッチング用トランジスタ９１０、走査線９１２、信号線９１３は、上記実施の形態と同様である。
As shown in FIG. 7, the driving
このような画素部により、アクティブ型のＦＥＤ装置を提供することができる。
（実施の形態７）
With such a pixel portion, an active FED device can be provided.
(Embodiment 7)
本実施の形態では、上記実施の形態とは異なる画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ（ＴＦＴ）を用いることができる。 In this embodiment, a top view of a pixel portion which is different from that in the above embodiment is described. Note that in this embodiment, a thin film transistor (TFT) can be used as a transistor.
図８に示すように、駆動用トランジスタ９２１の形状が矩形状となり、且つ複数のゲート電極を有するマルチチャネル型とする点が異なる。矩形状に加工された半導体膜と重なるように、複数のゲート電極が設けられており、複数のゲート電極は櫛歯状に設けられている。このように櫛歯状に設けられたゲート電極により、効率よくマルチチャネル型の駆動用トランジスタ９２１を形成することができる。また電源線９２４は、容量素子９２８を形成するため、その一部が広くなっている。上記実施の形態と異なり、矩形状の駆動用トランジスタの凹部に容量素子９２８を設けるため、容量を大きくすることができる。容量素子９２８は、電源線９２４と、駆動用トランジスタ９２１の半導体膜の一部と、その間に設けられた絶縁膜により構成される。このような配置は、矩形状を有する駆動用トランジスタを有する上記実施の形態の画素にも適用することができる。また画素電極９２６は、信号線９０３、電源線９０４、スイッチング用トランジスタ９００と駆動用トランジスタ９０１を電気的に接続する配線とは異なる導電膜から形成される点が上記実施の形態とは異なる。画素電極が異なる導電膜から形成されるため、画素電極の面積が広くなる。すなわち、上方発光型の表示装置であるため、隣接する画素の画素電極と接しないように画素電極を設ければよく、走査線９２２、信号線９２３、電源線９２４と重なる領域にまで画素電極９２６を形成することができる。画素電極９２６には、単数、又は複数のエミッタを形成することができる。その他、スイッチング用トランジスタ９２０、走査線９２２、信号線９２３は、上記実施の形態と同様である。
As shown in FIG. 8, the driving
このような画素部により、アクティブ型のＦＥＤ装置を提供することができる。
（実施の形態８）
With such a pixel portion, an active FED device can be provided.
(Embodiment 8)
本実施の形態では、上記実施の形態とは異なり、表面伝導型の画素部の上面図について説明する。なお本実施の形態では、トランジスタとして薄膜トランジスタ（ＴＦＴ）を用いることができる。 In this embodiment mode, a top view of a surface conduction type pixel portion will be described, unlike the above embodiment mode. Note that in this embodiment, a thin film transistor (TFT) can be used as a transistor.
図９に示すように、交差する第１の電極９３１、第２の電極９３２を有する画素部９３３は、一対の電極を有するエミッタ９３４を有する。エミッタ９３４は４×４、計１６個設ける場合で説明するが、これに限定されるものではない。エミッタ９３４は、単数であっても、複数であっても良い。エミッタ９３４の数が増すにつれ、一つの画素部から生じる電子の数が増すため、消費電力の低下が期待できる。第１の電極９３１は、複数のエミッタを形成するため、画素部９３３中に櫛歯状に加工されており、エミッタの一方の電極に接続されている。また第２の電極９３２は、櫛歯状を有し、エミッタの他方の電極と接続するため、第１の電極９３１と平行に、且つ一定の間隔を有するように配置されている。なお、第２の電極９３２と、エミッタ９３４の他方の電極とは、同一導電膜から形成することができる。勿論、エミッタ９３４の一方の電極も、同一導電膜から形成することができる。第１の電極９３１、第２の電極９３２は公知の導電性材料から形成することができる。消費電力を低くするため、抵抗値の低い材料を用いるとよい。図示しないが、画素部９３３はスイッチング用トランジスタ及び駆動用トランジスタを構成する薄膜トランジスタを有する。駆動用トランジスタは、第１の電極９３１に電気的に接続されており、駆動用トランジスタのオンオフにより第１の電極９３１の選択が制御される。第１の電極９３１が選択されると、当該駆動用トランジスタに接続されたエミッタの一方の電極から電子が放出される。 As illustrated in FIG. 9, the pixel portion 933 including the intersecting first electrode 931 and second electrode 932 includes an emitter 934 having a pair of electrodes. Although a case where a total of 16 emitters 934 are provided is described as 4 × 4, it is not limited to this. The emitter 934 may be singular or plural. As the number of emitters 934 increases, the number of electrons generated from one pixel portion increases, so that a reduction in power consumption can be expected. The first electrode 931 is processed into a comb shape in the pixel portion 933 to form a plurality of emitters, and is connected to one electrode of the emitter. The second electrode 932 has a comb-like shape and is arranged in parallel with the first electrode 931 and at a constant interval so as to be connected to the other electrode of the emitter. Note that the second electrode 932 and the other electrode of the emitter 934 can be formed of the same conductive film. Of course, one electrode of the emitter 934 can also be formed from the same conductive film. The first electrode 931 and the second electrode 932 can be formed of a known conductive material. In order to reduce power consumption, a material having a low resistance value may be used. Although not illustrated, the pixel portion 933 includes a thin film transistor that forms a switching transistor and a driving transistor. The driving transistor is electrically connected to the first electrode 931, and selection of the first electrode 931 is controlled by turning on and off the driving transistor. When the first electrode 931 is selected, electrons are emitted from one electrode of the emitter connected to the driving transistor.
このような画素部により、アクティブ型の表示装置を提供することができる。
（実施の形態９）
With such a pixel portion, an active display device can be provided.
(Embodiment 9)
本実施の形態では、アクティブ型のＦＥＤ装置の作製方法について説明する。 In this embodiment, a method for manufacturing an active FED device will be described.
図１０（Ａ）に示すように絶縁表面を有する基板（以下、絶縁基板と記す）９５０を用意する。絶縁基板９５０には、ガラス基板、石英基板、プラスチック基板等が挙げられる。例えば、プラスチック基板を用いると、柔軟性が高く、軽量な表示装置を提供することができる。またガラス基板を研磨等により薄くすることによって、薄型な表示装置を提供することもできる。さらには、金属等の導電性基板又はシリコン等の半導体性基板上に、絶縁性を有する層を形成した基板を、絶縁基板９５０として用いることも可能である。
As shown in FIG. 10A, a substrate having an insulating surface (hereinafter referred to as an insulating substrate) 950 is prepared. Examples of the insulating
絶縁基板９５０上に、下地膜として機能する絶縁膜（以下、下地絶縁膜と記す）９５１を形成する。下地絶縁膜９５１により、絶縁基板９５０からのアルカリ金属等の不純物の侵入を防止することができる。このような下地絶縁膜９５１には、シリコン酸化物、シリコン窒化物を用いることができ、シリコン窒化物を用いると不純物侵入防止効果を高めることができる。また下地絶縁膜９５１は、ＣＶＤ法やスパッタリング法により形成することができる。
An insulating film (hereinafter referred to as a base insulating film) 951 that functions as a base film is formed over the insulating
図１０（Ｂ）に示すように、下地絶縁膜９５１上に半導体膜を形成し、所定の形状を有する島状の半導体膜９５４となるように加工する。半導体膜９５４は、シリコン材料、シリコンとゲルマニウムの混合材料を用いて形成することができる。半導体膜９５４は、非晶質半導体膜、微結晶半導体膜、結晶性半導体膜を用いて形成することができる。結晶性半導体膜を用いると、電気特性が高いため、画素部のスイッチング素子として適する。また画素部と駆動回路部とを同一基板上に一体形成する場合、駆動回路部のスイッチング素子として結晶性半導体膜を用いることができる。
As shown in FIG. 10B, a semiconductor film is formed over the
半導体膜９５４を覆うように、ゲート絶縁膜９５５を形成する。ゲート絶縁膜９５５は、シリコン酸化物、シリコン窒化物から形成することができ、単層構造又は積層構造をとることができる。このようなゲート絶縁膜９５５は、ＣＶＤ法又はスパッタリング法により形成することができる。
A
図１０（Ｃ）に示すように、半導体膜９５４上にゲート絶縁膜９５５を介してゲート電極を形成する。ゲート電極は単層構造又は積層構造を取ることができる。本実施の形態では、第１の導電膜９５７と、第２の導電膜９５８とを有する積層構造からゲート電極を形成する。第１の導電膜９５７、第２の導電膜９５８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等から選ばれた元素、または当該元素を主成分とする窒化物材料から形成することができる。積層構造とすることにより、異なる機能を持たせることができる。例えば、第１の導電膜にエッチングストッパーとしての機能を有し、第２の導電膜により電気抵抗を低める機能を有することができる。
As shown in FIG. 10C, a gate electrode is formed over the
図１０（Ｄ）に示すように、ゲート電極を用いて自己整合的に、半導体膜９５４に不純物を添加する。第１の導電膜９５７は膜厚が薄いため、その下方の半導体膜にも不純物が添加され、低濃度不純物領域９６０、高濃度不純物領域９５９を形成することができる。このように低濃度不純物領域９６０を有する薄膜トランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造と呼び、さらにゲート電極と重なっている構造をＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼ぶ。このような低濃度不純物領域９６０を有する薄膜トランジスタは、ゲート長が短くなるにつれて生じうる短チャネル効果を防止することができる。
As shown in FIG. 10D, an impurity is added to the
図１０（Ｅ）に示すように、ゲート電極、半導体膜等を覆うように絶縁膜９６１を形成する。絶縁膜９６１は無機材料又は有機材料から形成することができる。無機材料は、例えばシリコン酸化物、シリコン窒化物を用いることができる。有機材料は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド（ナイロン）、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。このような有機材料は、コーティング法、液滴吐出法等により形成することができる。また絶縁膜９６１は単層構造、又は積層構造をとることができる。例えば、平坦性を高めるため有機材料からなる絶縁膜を形成し、その上に不純物の侵入を防止することができる無機材料からなる絶縁膜を形成することができる。
As shown in FIG. 10E, an insulating
図１１（Ａ）に示すように、絶縁膜９６１に開口部を形成し、配線９６２を形成する。開口部は、ドライエッチング法又はウェットエッチング法により、高濃度不純物領域上方に形成することができる。すなわち配線９６２は、不純物領域に接続されたソース電極又はドレイン電極として機能する。配線９６２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、シリコン（Ｓｉ）等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。配線９６２は、単層構造又は積層構造をとることができる。例えば、Ｔｉ膜と、ＡｌとＳｉとの合金膜と、Ｔｉ膜との積層構造を用いることができる。ＡｌとＳｉとの合金膜により配線抵抗を低くすることができ、またＳｉにより加熱によるヒロックを防止することができる。このようにして、第１の薄膜トランジスタ９６３、第２の薄膜トランジスタ９６６を形成することができる。第１の薄膜トランジスタ９６３はスイッチング用トランジスタとして機能し、第２の薄膜トランジスタ９６６は駆動用トランジスタとして機能する。第２の薄膜トランジスタ９６６のソース電極又はドレイン電極の一方には、エミッタを形成するため、その面積が広くなるように形成する。本実施の形態では、第１及び第２の薄膜トランジスタをＮチャネル型薄膜トランジスタとして形成するが、ともにＰチャネル型であっても、互いにＰチャネル型とＮチャネル型を有してもよい。
As shown in FIG. 11A, an opening is formed in the insulating
図１１（Ｂ）に示すように、薄膜トランジスタ９６３、９６６を覆うように、エッチング層９６４を形成する。エッチング層９６４は無機材料又は有機材料から形成することができる。無機材料は、例えばシリコン酸化物、シリコン窒化物等のシリコン材料、シリコンとゲルマニウムの混合材料を用いることができる。有機材料は、アクリル樹脂、ポリイミド樹脂、メラミン樹脂、ポリエステル樹脂、ポリカーボネート樹脂、フェノール樹脂、エポキシ樹脂、ポリアセタール、ポリエーテル、ポリウレタン、ポリアミド（ナイロン）、フラン樹脂、ジアリルフタレート樹脂等の有機化合物、シリカガラスに代表されるシロキサンポリマー系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサンポリマー、又はアルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーに代表される珪素に結合される水素がメチルやフェニルのような有機基によって置換された有機シロキサンポリマーで形成される。このような有機材料は、コーティング法、液滴吐出法等により形成することができる。またエッチング層は、後の工程でエッチング加工されるため、配線９６２、絶縁膜９６１との選択比がとれる材料であればよく、シリコン材料から形成するとエッチングが簡便なものとなる。その後、エッチング層９６４上に、第２の薄膜トランジスタの一方の電極上の一部と重なるように、選択的にマスク９６５を形成する。マスク９６５は、無機材料、又は有機材料から形成することができる。有機材料の場合、レジスト材料、アクリル材料を用いるとよい。
As shown in FIG. 11B, an
その後、図１１（Ｃ）に示すように、マスク９６５を用いてエッチング層９６４をエッチングする。このときドライエッチング法又ウェットエッチング法を用いることができる。マスク９６５の一部の下方までエッチング層９６４をエッチングするため、等方性エッチング法を適用するとよい。また複数回にわたってエッチングを行ってもよい。その結果、エッチング時間を短縮することもできうる。
After that, as illustrated in FIG. 11C, the
図１１（Ｄ）に示すように、マスク９６５を除去すると、エッチング層９６４の先端が細くなった状態を有している。すなわち、エッチング層９６４は円錐状、四角錐状に代表される錐状を有する。錐状のエッチング層９６４を覆うように、導電膜９６８を形成する。導電膜９６８は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜９６８は、錐状のエッチング層を覆うように選択的に形成する。
As shown in FIG. 11D, when the
図１２（Ａ）に示すように、配線９６２、導電膜９６８を覆うように絶縁膜９７０を形成する。絶縁膜９７０は、絶縁膜９６１と同様の材料、又は作製方法により形成することができる。絶縁膜９７０は、錐状のエッチング層の形状に沿うように形成すると好ましいため、無機材料から形成するとよい。このような絶縁膜９７０は、ＣＶＤ法又はスパッタリング法により形成することができる。
As shown in FIG. 12A, an insulating
図１２（Ｂ）に示すように、錐状のエッチング層９６４の周囲に導電膜９７２を形成する。導電膜９７２は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜９７２は、ＣＶＤ法又はスパッタリング法により形成することができる。導電膜９７２は引き出しゲート電極としてとして機能することができる。
As shown in FIG. 12B, a
図１２（Ｃ）に示すように、絶縁基板９５０と対向するように基板（以下、対向基板と記す）９７８を貼り合わせる。対向基板９７８には、アノード電極９７６、蛍光体９７５が設けられている。対向基板９７８は、絶縁基板９５０と同様の材料から選択することができる。対向基板９７８を貼り合わせたことにより形成された空間には、不活性ガスを充填してもよい。また絶縁基板９５０と、対向基板９７８とのギャップを保持するため、スペーサを形成するとよい。スペーサには、柱状スペーサ、球状スペーサを用いることができる。アノード電極９７６は、透光性を有する必要があり、ＩＴＯ、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、又はガリウムを添加した酸化亜鉛（ＧＺＯ）等の透光性導電材料を用いることが可能である。さらに酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）、ＩＴＯに酸化亜鉛（ＺｎＯ）を混合したものを用いることができる。蛍光体９７５は、赤色（Ｒ）用、緑色（Ｇ）用、青色（Ｂ）用として、作り分けて形成されていても良い。
As shown in FIG. 12C, a substrate (hereinafter referred to as a counter substrate) 978 is attached so as to face the insulating
このように形成された表示装置において、錐状の導電膜９６８から電子が放出され、アノード電極９７６に引き寄せられ、蛍光体９７５を通過することにより表示を行うことができる。
In the display device formed as described above, electrons can be emitted from the conical
このようにして、アクティブ型のＦＥＤ装置を提供することができる。
（実施の形態１０）
In this manner, an active FED device can be provided.
(Embodiment 10)
本実施の形態では、上記実施の形態と異なるアクティブ型のＦＥＤ装置の作製方法について説明する。 In this embodiment, a method for manufacturing an active FED device, which is different from that in the above embodiment, will be described.
図１３（Ａ）に示すように、上記実施の形態で示した図１１（Ａ）に示す配線９６２まで形成する。このとき、第２の薄膜トランジスタ９６６に接続された配線９６２は、図１１（Ａ）に示したものよりもその面積が小さくなるように加工してもよい。本実施の形態では、図１３（Ｂ）に示すように、絶縁膜９６１上に絶縁膜９８０を積層するためである。すなわち、絶縁膜を積層することにより、最上面の絶縁膜表面を有効に利用して電極等を形成することができる。絶縁膜９８０は、絶縁膜９６１と同様の材料又は作製方法により形成することができる。平坦性を高めるためには、絶縁膜９８０は有機材料から形成するとよい。絶縁膜９８０に開口部を形成し、配線９６２と電気的に接続するように導電膜９８１を形成する。導電膜９８１は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）等から選ばれた元素、または当該元素を主成分とする合金材料から形成することができる。導電膜９８１は、所定の位置に幅ｄ１を有する開口部を形成する。幅ｄ１は小さい程好ましく、消費電力の低下を図ることができる。
As shown in FIG. 13A, the
図１３（Ｃ）に示すように、対向基板９７８を貼り合わせる。対向基板９７８には、アノード電極９７６、蛍光体９７５が設けられている。対向基板９７８は、絶縁基板９５０と同様の材料から選択することができる。対向基板９７８を貼り合わせたことにより形成された空間には、不活性ガスを充填してもよい。また絶縁基板９５０と、対向基板９７８とのギャップを保持するため、スペーサを形成するとよい。スペーサには、柱状スペーサ、球状スペーサを用いることができる。アノード電極９７６は、透光性を有する必要があり、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、又はガリウムを添加した酸化亜鉛（ＧＺＯ）等の透光性導電材料を用いることが可能である。さらに酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、ＩＴＯに酸化亜鉛（ＺｎＯ）を混合したものを用いることができる。蛍光体９７５は、赤色（Ｒ）用、緑色（Ｇ）用として、作り分けて形成されていても良い。
As shown in FIG. 13C, the
このように形成された表示装置において、第２の薄膜トランジスタ９６６に接続された配線９６２、当該配線９６２に接続された導電膜９８１から電子が放出され、アノード電極９７６に引き寄せられ、蛍光体９７５を通過することにより表示を行うことができる。
In the display device thus formed, electrons are emitted from the
このような画素部により、アクティブ型の表示装置を提供することができる。
（実施の形態１１）
With such a pixel portion, an active display device can be provided.
(Embodiment 11)
本実施の形態では、図２２で示した、本発明にかかる電流入力型画素回路のレイアウト例について、図２５および図２６を用いて説明する。図２５は、図２２で示した、本発明にかかる画素回路を、トランジスタとしてポリシリコンＴＦＴを用いた場合のレイアウト例である。 In this embodiment, a layout example of the current input pixel circuit according to the present invention shown in FIG. 22 will be described with reference to FIGS. FIG. 25 is a layout example in which the pixel circuit according to the present invention shown in FIG. 22 uses a polysilicon TFT as a transistor.
図２５に示す画素回路のレイアウト例は、走査線２９と、データ線２８と、配線ＥＧｍａｘと、配線ＥＧｍｉｎと、カソード線２７と、配線ＲＥＦと、駆動トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ８２と、トランジスタＴｒ８４と、抵抗素子Ｒと、端子ＥＡと、端子ＥＧと、を備える。
The layout example of the pixel circuit shown in FIG. 25 includes a
走査線２９は、図２５のように、トランジスタＴｒ８４のゲート電極をほぼ直角に延長して、トランジスタＴｒ８２のゲート電極と接続されていてもよい。また、延長する方向は、直角ではなく、直線状、および斜め方向でも良い。このような配置とすることで、トランジスタＴｒ８２を制御する専用の配線が不要になるので、画素領域を配線以外に使用できるため、設計の自由度が上がり、より大きな素子を画素領域内に作ることができるので、有利である。なお、もちろん、トランジスタＴｒ８４のゲート電極に接続するための専用の配線を設けても良い。
As shown in FIG. 25, the
配線ＲＥＦは、走査線２９とほぼ同じタイミングで信号を入力することがあるため、走査線２９と平行に配置されていてもよい。また、データ線２８、配線ＥＧｍａｘ、配線ＥＧｍｉｎ、カソード線２７は、走査線２９および配線ＲＥＦとほぼ垂直に配置されていてもよい。なお、定常的に大きな電流が流れる配線ほど、低抵抗であることによる消費電流の低減効果が大きいので、できるだけ配線抵抗の低い配線層を用いるのが好適である。また、配線ＥＧｍｉｎに関しても、走査線２９とほぼ同じタイミングで信号が入力されることがあるため、走査線２９と垂直ではなく、平行に配置されていてもよい。
Since the wiring REF may input a signal at almost the same timing as the
駆動トランジスタＴｒ１は、図２５のように、チャネルがほぼ直角に曲がっていても良い。こうすることで、効率よくトランジスタを画素領域内に配置できる。また、チャネルを複数用いるマルチゲートトランジスタとしても良い。こうすることで、トランジスタがオフ状態のときのリーク電流が低減できる。
トランジスタＴｒ２のゲート電極は、図２５のように、駆動トランジスタＴｒ１のゲート電極と接続されていても良い。
トランジスタＴｒ３は、図２５のように、チャネルが配線の下をくぐるような配置になっていても良い。こうすることで、効率よくトランジスタを画素領域内に配置できる。
As shown in FIG. 25, the driving transistor Tr1 may have a channel bent substantially at a right angle. By doing so, the transistor can be efficiently arranged in the pixel region. Alternatively, a multi-gate transistor using a plurality of channels may be used. Thus, leakage current when the transistor is off can be reduced.
The gate electrode of the transistor Tr2 may be connected to the gate electrode of the drive transistor Tr1 as shown in FIG.
The transistor Tr3 may be arranged so that the channel passes under the wiring as shown in FIG. By doing so, the transistor can be efficiently arranged in the pixel region.
抵抗素子Ｒは、抵抗値を大きくするため、図２５のように、複数の部分で曲げることにより、素子の長さが長くなるように配置しても良い。なお、抵抗素子Ｒは、ポリシリコン、アモルファスシリコン、ＩＴＯ、トランジスタのゲート電極と同一の導電膜など、素子を電気的に接続する配線材料よりも大きな抵抗率を有する材料で形成されるのが好適である。また、トランジスタＴｒ２のソース電極またはドレイン電極と抵抗素子Ｒの接続部分は、チャネル部分と接続していてもよい。これは、抵抗素子Ｒをポリシリコンで形成する場合に好適である。また、トランジスタＴｒ２のソース領域またはドレイン領域を一旦配線層と接続し、その配線層と抵抗素子Ｒを接続しても良い。これは、抵抗素子Ｒをポリシリコン以外、たとえばトランジスタのゲート電極と同一の導電膜で形成する場合に好適である。 In order to increase the resistance value, the resistance element R may be arranged so that the length of the element is increased by bending at a plurality of portions as shown in FIG. The resistance element R is preferably formed of a material having a higher resistivity than the wiring material for electrically connecting the elements, such as polysilicon, amorphous silicon, ITO, and the same conductive film as the gate electrode of the transistor. It is. Further, the connection portion between the source or drain electrode of the transistor Tr2 and the resistance element R may be connected to the channel portion. This is suitable when the resistance element R is formed of polysilicon. Alternatively, the source region or the drain region of the transistor Tr2 may be temporarily connected to the wiring layer, and the wiring layer and the resistance element R may be connected. This is suitable when the resistance element R is formed of a conductive film other than polysilicon, for example, the same conductive film as the gate electrode of the transistor.
端子ＥＡおよび端子ＥＧは、配線層で形成されていてもよい。なお、端子ＥＧよりも端子ＥＡのほうがより大きな電流が流れるため、端子ＥＡを発光素子４２と接続するコンタクトの大きさは、画素回路中のほかのコンタクトよりも大きくし、コンタクト抵抗を低くするのが好ましい。こうすることで、大きな電流が流れる経路の抵抗値が減少するため、消費電力が低減するという利点がある。
The terminal EA and the terminal EG may be formed of a wiring layer. Note that since a larger current flows in the terminal EA than in the terminal EG, the size of the contact connecting the terminal EA to the
図２５では、図２２で示した画素回路において、トランジスタをポリシリコンＴＦＴで形成した場合のレイアウト例について説明したが、本実施の形態が適用できる画素回路はこれに限定されず、例えば、図２０や図２１で示した画素回路にも適用できる。 In FIG. 25, the layout example in the case where the transistor is formed of a polysilicon TFT in the pixel circuit shown in FIG. 22 has been described. However, the pixel circuit to which this embodiment can be applied is not limited to this, for example, FIG. It can also be applied to the pixel circuit shown in FIG.
図２６は、図２２で示した画素回路を、トランジスタとしてアモルファスシリコンＴＦＴを用いた場合のレイアウト例である。 FIG. 26 shows a layout example in which the pixel circuit shown in FIG. 22 uses an amorphous silicon TFT as a transistor.
図２６に示す画素回路のレイアウト例は、走査線２９と、データ線２８と、配線ＥＧｍａｘと、配線ＥＧｍｉｎと、カソード電極２７と、配線ＲＥＦと、駆動トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、トランジスタＴｒ８２と、トランジスタＴｒ８４と、抵抗素子Ｒと、端子ＥＡと、端子ＥＧと、を備える。
26 includes a
走査線２９は、図２６のように、トランジスタＴｒ８４のゲート電極をほぼ直角に延長して、トランジスタＴｒ８２のゲート電極と接続されていてもよい。また、延長する方向は、直角ではなく、直線状、および斜め方向でも良い。このような配置とすることで、トランジスタＴｒ８２を制御する専用の配線が不要になるので、画素領域を配線以外に使用できるため、設計の自由度が上がり、より大きな素子を画素領域内に作ることができるので、有利である。なお、もちろん、トランジスタＴｒ８４のゲート電極に接続するための専用の配線を設けても良い。
As shown in FIG. 26, the
配線ＲＥＦは、走査線２９とほぼ同じタイミングで信号を入力することがあるため、走査線２９と平行に配置されていてもよい。また、データ線２８、配線ＥＧｍａｘ、配線ＥＧｍｉｎ、カソード電極２７は、走査線２９および配線ＲＥＦとほぼ垂直に配置されていてもよい。なお、定常的に大きな電流が流れる配線ほど、低抵抗であることによる消費電流の低減効果が大きいので、できるだけ配線抵抗の低い配線層を用いるのが好適である。また、配線ＥＧｍｉｎに関しても、走査線２９とほぼ同じタイミングで信号が入力されることがあるため、走査線２９と垂直ではなく、平行に配置されていてもよい。
Since the wiring REF may input a signal at almost the same timing as the
駆動トランジスタＴｒ１は、図２６のように、ソース電極又はドレイン電極の一方がほぼ直角に曲がっていても良い。ポリシリコンＴＦＴは、単結晶やポリシリコンでトランジスタを形成したときよりも移動度が小さく、電流を流しにくいため、こうすることで、トランジスタのチャネル幅を効率よく大きくすることができ、有利である。また、効率よくトランジスタを画素領域内に配置できる。また、チャネルを複数用いるマルチゲートトランジスタとしても良い。こうすることで、トランジスタがオフ状態のときのリーク電流が低減できる。
トランジスタＴｒ２のゲート電極は、図２６のように、駆動トランジスタＴｒ１のゲート電極と接続されていても良い。
図２６のように、トランジスタＴｒ３のソース電極またはドレイン電極の一方の電極に接続される配線は、ゲート電極と同一の導電膜によって配線の下をくぐって接続されるような配置になっていても良い。こうすることで、アモルファスシリコンＴＦＴを製造するときに、配線層をマスクとしてアモルファスシリコンのチャネルを形成するためのエッチングをする製造方法をとる場合において、配線の下をトランジスタのチャネルと同一の層でくぐる配置にしたとき、アモルファスシリコンと配線が電気的に接続してしまうことを回避することができる。なお、このことは、トランジスタＴｒ２についても同様である。
In the drive transistor Tr1, as shown in FIG. 26, one of the source electrode and the drain electrode may be bent substantially at a right angle. Polysilicon TFTs have lower mobility and less current flow than when transistors are formed of single crystal or polysilicon, and this makes it possible to increase the channel width of the transistor efficiently, which is advantageous. . Further, the transistor can be efficiently arranged in the pixel region. Alternatively, a multi-gate transistor using a plurality of channels may be used. Thus, leakage current when the transistor is off can be reduced.
The gate electrode of the transistor Tr2 may be connected to the gate electrode of the drive transistor Tr1 as shown in FIG.
As shown in FIG. 26, the wiring connected to one of the source electrode and the drain electrode of the transistor Tr3 may be arranged to be connected under the wiring by the same conductive film as the gate electrode. good. In this way, when an amorphous silicon TFT is manufactured, in the case of using a manufacturing method for etching to form an amorphous silicon channel using the wiring layer as a mask, the same layer as the transistor channel is formed under the wiring. It is possible to prevent the amorphous silicon and the wiring from being electrically connected when passing through. This also applies to the transistor Tr2.
抵抗素子Ｒは、抵抗値を大きくするため、図２６のように、複数の部分で曲げることにより、素子の長さが長くなるように配置しても良い。なお、抵抗素子Ｒは、ポリシリコン、アモルファスシリコン、ＩＴＯ、トランジスタのゲート電極と同一の導電膜など、素子を電気的に接続する配線材料よりも大きな抵抗率を有する材料で形成されるのが好適である。
また、トランジスタＴｒ２のソース電極またはドレイン電極と抵抗素子Ｒの接続部分は、チャネル部分と接続していてもよい。これは、抵抗素子Ｒをアモルファスシリコンで形成する場合に好適である。また、トランジスタＴｒ２のソース領域またはドレイン領域を一旦配線層と接続し、その配線層と抵抗素子Ｒを接続しても良い。これは、抵抗素子Ｒをアモルファスシリコン以外、たとえばトランジスタのゲート電極と同一の導電膜で形成する場合に好適である。
In order to increase the resistance value, the resistance element R may be arranged so that the length of the element is increased by bending at a plurality of portions as shown in FIG. The resistance element R is preferably formed of a material having a higher resistivity than the wiring material for electrically connecting the elements, such as polysilicon, amorphous silicon, ITO, and the same conductive film as the gate electrode of the transistor. It is.
Further, the connection portion between the source or drain electrode of the transistor Tr2 and the resistance element R may be connected to the channel portion. This is suitable when the resistance element R is formed of amorphous silicon. Alternatively, the source region or the drain region of the transistor Tr2 may be temporarily connected to the wiring layer, and the wiring layer and the resistance element R may be connected. This is suitable when the resistance element R is formed of a conductive film other than amorphous silicon, for example, the same conductive film as the gate electrode of the transistor.
端子ＥＡおよび端子ＥＧは、配線層で形成されていてもよい。なお、端子ＥＧよりも端子ＥＡのほうがより大きな電流が流れるため、端子ＥＡを発光素子４２と接続するコンタクトの大きさは、画素回路中のほかのコンタクトよりも大きくし、コンタクト抵抗を低くするのが好ましい。こうすることで、大きな電流が流れる経路の抵抗値が減少するため、消費電力が低減するという利点がある。
The terminal EA and the terminal EG may be formed of a wiring layer. Note that since a larger current flows in the terminal EA than in the terminal EG, the size of the contact connecting the terminal EA to the
図２６では、図２２で示した画素回路において、トランジスタをアモルファスシリコンＴＦＴで形成した場合のレイアウト例について説明したが、本実施の形態が適用できる画素回路はこれに限定されず、例えば、図２０や図２１で示した画素回路にも適用できる。
（実施の形態１２）
In FIG. 26, the layout example in the case where the transistor is formed of an amorphous silicon TFT in the pixel circuit shown in FIG. 22 has been described. However, the pixel circuit to which this embodiment can be applied is not limited to this, for example, FIG. It can also be applied to the pixel circuit shown in FIG.
(Embodiment 12)
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図２７にはトップゲートのトランジスタ、図２８及び図２９にはボトムゲートのトランジスタの場合について示す。 Next, the case where an amorphous silicon (a-Si: H) film is used for the semiconductor layer of the transistor will be described. FIG. 27 shows the case of a top gate transistor, and FIGS. 28 and 29 show the case of a bottom gate transistor.
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２７に示す。図２７に示すように、基板２８０１上に下地膜２８０２が形成されている。
FIG. 27 shows a cross section of a top-gate transistor using amorphous silicon as a semiconductor layer. As shown in FIG. 27, a
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, or the like can be used. As the
また、下地膜２８０２上に電極２８０４及び電極２８０５及び電極２８０６が形成されている。電極２８０５及び電極２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、電極２８０６と電極２８０５の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化珪素膜や窒化珪素膜などが用いられる。
In addition, an
また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極と同層に同じ材料でなる電極２８１３が電極２８０４上に絶縁膜２８１１を介して形成されている。電極２８０４及び電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、コンタクト２８１７以外の部分は、トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。
A gate electrode 2812 is formed over the
コンタクト２８１７において、電極２８１５と、電極２８０５が電気的に接続される。電極２８１５は、電子源の下地電極となる。電極２８１５の上に、実施の形態９および１０で示したように、電子源が形成される。ここで、電極２８１５は、画素ごとに独立し、他の画素と電気的に接続されていなくてもよい。電極２８１５が画素ごとに独立していれば、本発明にかかる画素回路である、トランジスタによって発光素子に流れる電流を制御する構成が可能となる。
In the
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示装置のパネルの部分断面を図２８に示す。 FIG. 28 shows a partial cross section of a panel of a display device using a bottom-gate transistor using amorphous silicon as a semiconductor layer.
基板２９０１上に下地膜２９０２が形成されている。さらに下地膜２９０２上に電極２９０３が形成されている。また、電極２９０３と同層に同じ材料からなる電極２９０４が形成されている。電極２９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
A
また、電極２９０３及び電極２９０４を覆うように絶縁膜２９０５が形成されている。絶縁膜２９０５には、酸化珪素膜や窒化珪素膜などが用いられる。
An insulating
また、絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。
A
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２９０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
As the substrate, a glass substrate, a quartz substrate, a ceramic substrate, or the like can be used. As the
半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。
N-
Ｎ型半導体層２９０８、２９０９、２９１０上にはそれぞれ電極２９１１、２９１２が形成され、Ｎ型半導体層２９１０上には電極２９１１及び２９１２と同層の同一材料からなる電極２９１３が形成されている。
図２８のように、半導体層２９０７、Ｎ型半導体層２９１０及び電極２９１３と、電極２９０４で絶縁膜２９０５を挟み込む構造とすることで、容量素子２９２０が形成される。なお、容量素子を形成する場合、半導体層２９０７およびＮ型半導体層２９１０はなくてもよい。つまり、電極２９１３と、電極２９０４だけで絶縁膜２９０５を挟み込む構造とすることで、容量素子２９２０を形成してもよい。
As shown in FIG. 28, the
また、コンタクト２９１８以外の部分は、トランジスタ２９１９及び容量素子２９２０を覆い、層間絶縁膜２９１４が形成されている。
また、電極２９１１の一方の端部は延在し、その延在した電極２９１１上にコンタクト２９１８を介して、電極２９１５が形成されている。
A portion other than the
One end of the
コンタクト２９１８において、電極２９１５と、電極２９１１が電気的に接続される。電極２９１５は、電子源の下地電極となる。電極２９１５の上に、実施の形態９および１０で示したように、電子源が形成される。ここで、電極２９１５は、画素ごとに独立し、他の画素と電気的に接続されていなくてもよい。電極２９１５が画素ごとに独立していれば、本発明にかかる画素回路である、駆動トランジスタによって発光素子に流れる電流を制御する構成が可能となる。
In the
なお、図２８では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図２９を用いて説明する。 Note that although an inverted staggered channel-etched transistor is shown in FIG. 28, a channel-protective transistor may of course be used. The case of a channel protective transistor will be described with reference to FIGS.
図２９に示すチャネル保護型構造のトランジスタは図２８に示したチャネルエッチ構造のトランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
29 is provided with an
なお、図２９に示すように、トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物３００１を設けずとも、電極２９１１をパターニングするレジスト膜を露光するときに、ハーフトーンやグレートーンと呼ばれるマスクを用いることで、専用のマスクを用いることなくチャネルエッチを行なうことができる。こうすることで、フォトリソグラフィの回数を減らし、製造コストを削減することができる。
Note that as shown in FIG. 29, when the resist film for patterning the
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。 By using an amorphous semiconductor film for a semiconductor layer (a channel formation region, a source region, a drain region, or the like) of a transistor included in the pixel of the present invention, manufacturing cost can be reduced.
なお、本発明の画素構成の適用することができるトランジスタの構造や容量素子の構造は、上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。
（実施の形態１３）
Note that the structure of the transistor and the structure of the capacitor which can be applied to the pixel structure of the present invention are not limited to the above structures, and transistors having various structures and structures of capacitor elements can be used. .
(Embodiment 13)
本実施の形態では、図３で示した、表面伝導型電子放出素子を用いた発光素子の形状の一例について、図３０の（Ａ）および（Ｂ）を参照して説明する。図３０に示す表面伝導型電子放出素子は、エミッタ１０ｃと、引き出しゲート電極１１と、画素１００と、第２の基板（図示しない）に形成されたアノード電極１５と、アノード電極１５に付されて形成された発光材料１６と、を備える。
In this embodiment mode, an example of the shape of the light-emitting element using the surface conduction electron-emitting element shown in FIG. 3 will be described with reference to FIGS. The surface conduction electron-emitting device shown in FIG. 30 is attached to the
エミッタ１０ｃは、引き出しゲート電極１１を囲むように形成され、図２５および図２６における端子ＥＡと電気的に接続されているのが好適である。
The
引き出しゲート電極１１は、エミッタ１０ｃに囲まれるように形成され、図２５および図２６における端子ＥＧと電気的に接続されているのが好適である。
The
発光材料１６は、アノード電極１５に付されて形成される。なお、図示しないが、アノード電極１５に付されて形成される発光材料１６は、その発光する色にしたがって、複数の種類が備えられていてもよい。また、発光材料１６の大きさは、画素１００の大きさとほぼ同じ大きさであることが好適である。
The
画素１００は、エミッタ１０ｃと、引き出しゲート電極１１を少なくとも１つずつ備える。なお、画素１００に含まれるエミッタ１０ｃと、引き出しゲート電極１１の数が少ない場合は、電極を微細に加工しなくてもよいため、歩留まりが良くなるという利点がある。また、画素１００に含まれるエミッタ１０ｃと、引き出しゲート電極１１の数が多い場合は、エミッタ１つあたりの電子放出量が少なくても十分な輝度が得られることから、駆動電圧が小さくなり、消費電力が小さくなるという利点がある。ただし、画素１００に含まれるエミッタ１０ｃと、引き出しゲート電極１１の数があまり大きいと、電極形状を加工する難度が大きくなり、製造コストが大きくなってしまうため、画素１００に含まれるエミッタ１０ｃの数は１個以上１６個以下、引き出しゲート電極１１の数は１個以上１６個以下であることが好適である。
The
以下は、画素１００に含まれるエミッタ１０ｃと、引き出しゲート電極１１の数は、１個ずつである場合について説明する。引き出しゲート電極１１とエミッタ１０ｃの間に電界が発生すると、エミッタ１０ｃから、電子が放出される。放出された電子は、上方に位置するアノード電極１５によって発生した電界の影響を受け、軌道を変化させながらアノード電極１５に引き寄せられる。そして、アノード電極１５に引き寄せられた電子は、発光材料１６と衝突し、発光材料１６の材質に応じた色の光を発する。このようにして、表面伝導型電子放出素子を用いた発光素子を発光させる。
Hereinafter, a case where the number of
ここで、発光材料１６の発光強度の分布は、エミッタ１０ｃから放出される電子の向きに依存し、一様ではない。たとえば、画素１００の右側に位置するエミッタ１０ｃから放出された電子ｅ１によって発光材料１６が発光する領域は、図３０の（Ｂ）における１０１のような形状となり、電子ｅ１だけでは、発光材料１６を一様に発光させることはできない。
Here, the distribution of the emission intensity of the
そこで、図３０の（Ａ）のように、エミッタ１０ｃが、引き出しゲート電極１１を囲むように形成されていてもよい。こうすることで、多くの方向に向けて電子ｅ２、ｅ３、ｅ４をエミッタ１０ｃから発光材料１６に衝突させることができるため、発光材料１６の発光強度の分布を、図３０の（Ｂ）における１０１、１０２、１０３、１０４を足し合わせた領域で、一様に発光させることができる。
Therefore, as shown in FIG. 30A, the
なお、エミッタ１０ｃおよび引き出しゲート電極１１の形状は、図３０の（Ａ）のような矩形ではなく、様々な形状を用いることができる。たとえば、６角形でもよいし、８角形でもよい。また、同心円状の形状でも、発光材料１６を一様に発光させることができる。
It should be noted that the
なお、本実施形態における表面伝導型電子放出素子を用いた発光素子は、トランジスタをつくりこんだ基板上に作製されてもよい。こうすることで、画素の発光デューティー比を向上させることができるので、輝度を大きくすることができる。また、消費電力を小さくすることができる。 Note that the light emitting device using the surface conduction electron-emitting device in this embodiment may be manufactured on a substrate in which a transistor is formed. In this way, the light emission duty ratio of the pixel can be improved, so that the luminance can be increased. In addition, power consumption can be reduced.
なお、本実施形態における表面伝導型電子放出素子を用いた発光素子は、トランジスタをつくりこんでいない基板上に作製されていてもよい。こうすることで、比較的容易に表面伝導型電子放出素子を用いた発光素子を作製することができるので、歩留まりを向上させることができる。また、動画像を表示したときのボケ（残像）のない、インパルス型の表示装置を得ることができる。 Note that the light-emitting element using the surface conduction electron-emitting device in this embodiment may be manufactured on a substrate in which a transistor is not formed. In this way, a light emitting element using a surface conduction electron-emitting element can be manufactured relatively easily, and thus the yield can be improved. In addition, an impulse-type display device free from blurring (afterimage) when a moving image is displayed can be obtained.
なお、本実施形態における内容は、他の実施形態と自由に組み合わせて実施することができる。
（実施の形態１４）
Note that the contents in this embodiment can be freely combined with any of the other embodiments.
(Embodiment 14)
本実施形態においては、本発明を用いた表示装置を表示部に用いた表示パネルを用いた応用例について、応用形態を図示し説明する。本発明を用いた表示装置を表示部に用いた表示パネルは、移動体や建造物等と一体に設けられた構成をとることもできる。 In this embodiment, an application form is shown and described for an application example using a display panel in which a display device using the present invention is used as a display unit. A display panel in which a display device using the present invention is used for a display portion can be configured to be provided integrally with a moving body, a building, or the like.
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図３２に示す。図３２（ａ）は、表示装置一体型の移動体の例として電車車両本体３２０１におけるドアのガラス戸のガラスに表示パネル３２０２を用いた例について示す。図３２（ａ）に示す本発明を用いた表示装置を表示部に有する表示パネル３２０２は、外部からの信号により表示部で表示される画像の切り替えが容易である。そのため、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替え、より効果的な広告効果が期待できる。
FIG. 32 shows an example of a display device-integrated moving body as an example of a display panel having a display device using the present invention in a display portion. FIG. 32A shows an example in which the
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図３２（ａ）で示した電車車両本体におけるドアのガラスにのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ありとあらゆる場所に適用可能である。図３２（ｂ）にその一例について説明する。 The display panel having the display device using the present invention in the display portion is not limited to being applicable only to the door glass in the train car body shown in FIG. By making it different, it can be applied anywhere. An example thereof will be described with reference to FIG.
図３２（ｂ）は、電車車両本体における車内の様子について図示したものである。図３２（ｂ）において、図３２（ａ）で示したドアのガラス戸の表示パネル３２０２の他に、ガラス窓に設けられた表示パネル３２０３、及び天井より吊り下げられた表示パネル３２０４を示す。本発明の画素構成を具備する表示パネル３２０３は、自発光型の表示素子を具備するため、混雑時には広告用の画像を表示し、混雑時以外には表示を行わないことで、電車からの外観をも見ることもできる。また、本発明を用いた表示パネル３２０４はフィルム状の基板に有機トランジスタなどのスイッチング素子を設け、自発光型の表示素子を駆動することで、表示パネル自体を湾曲させて表示を行うことも可能である。
FIG. 32B illustrates the inside of the train car body. FIG. 32B shows a
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図３３にて説明する。 Further, another application mode of an application example of a display device-integrated moving body using a display panel having a display device using the present invention in a display portion will be described with reference to FIG.
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図３３に示す。図３３は、表示装置一体型の移動体の例として自動車の車体３３０１に一体に取り付けられた表示パネル３３０２の例について示す。図３３に示す本発明を用いた表示装置を表示部に有する表示パネル３３０２は、自動車の車体と一体に取り付けられており、車体の動作や車体内外から入力される情報をオンデマンドに表示することや、自動車の目的地までのナビゲーション機能をも有する。
FIG. 33 shows an example of a display device-integrated moving body as an example of a display panel having a display device using the present invention in a display portion. FIG. 33 shows an example of a
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図３３で示した車体のフロント部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、ガラス窓、ドアなどありとあらゆる場所に適用可能である。 Note that the display panel having the display device using the present invention in the display portion is not limited to being applicable only to the front portion of the vehicle body shown in FIG. It can be applied to any place such as windows and doors.
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた表示装置一体型の移動体の応用例について、別の応用形態を図３１にて説明する。 Further, another application mode of an application example of a display device-integrated moving body using a display panel having a display device using the present invention in a display portion will be described with reference to FIG.
本発明を用いた表示装置を表示部に有する表示パネルの例について、表示装置一体型の移動体をその一例として、図３１に示す。図３１（ａ）は、表示装置一体型の移動体の例として飛行機機体３１０１内の客席天井部に一体に取り付けられた表示パネル３１０２の例について示す。図３１（ａ）に示す本発明を用いた表示装置を表示部に有する表示パネル３１０２は、飛行機機体３１０１とヒンジ部３１０３を介して一体に取り付けられており、ヒンジ部３１０３の伸縮により乗客は表示パネル３１０２の視聴が可能になる。表示パネル３１０２は乗客が操作することで情報を表示する等、広告や娯楽手段として利用できる機能を有する。また、図３１（ｂ）に示すように、ヒンジ部を折り曲げて飛行機機体３１０１に格納することにより、離着陸時の安全に配慮することができる。なお、緊急時に表示パネルの表示素子を点灯させることで、飛行機機体３１０１の誘導灯としても利用可能である。
An example of a display panel having a display device using the present invention in a display portion is shown in FIG. 31 as an example of a display device-integrated moving body. FIG. 31A shows an example of a
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図３１で示した飛行機機体３１０１の天井部にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、座席やドアなどありとあらゆる場所に適用可能である。例えば前座席の座席背面に表示パネルを設け、操作・視聴を行う構成であってもよい。
Note that the display panel having the display device using the present invention in the display portion is not limited to being applicable only to the ceiling portion of the
なお、本実施形態において、移動体としては電車車両本体、自動車車体、飛行機機体について例示したがこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレール、鉄道等を含む）、船舶等、多岐に渡る。本発明を用いた表示部を有する表示パネルを適用することにより、表示パネルの小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。また特に、外部からの信号により、移動体内における表示パネルの表示を一斉に切り替えることが容易であるため、不特定多数の顧客を対象といた広告表示盤、また緊急災害時の情報表示板としても極めて有用であるといえる。 In the present embodiment, the moving body is exemplified as a train car body, an automobile body, and an airplane body, but is not limited to this. A motorcycle, an automobile (including an automobile, a bus, etc.), a train (monorail, Including railways), ships, etc. By applying a display panel having a display portion using the present invention, a moving body including a display medium that achieves miniaturization and low power consumption of the display panel and has favorable operation can be provided. . In particular, it is easy to switch the display panel display in the moving body at the same time by an external signal, so it can be used as an advertising display board for an unspecified number of customers, or as an information display board for emergency disasters. It can be said that it is extremely useful.
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた応用例について、建造物に用いた応用形態を図３４にて用いて説明する。 An application example using a display panel having a display device using the present invention in a display portion will be described with reference to FIG.
図３４は本発明を用いた表示装置を表示部に有する表示パネルとして、フィルム状の基板に有機トランジスタなどのスイッチング素子を設けて表示素子を駆動することにより、表示パネル自身を湾曲させて表示可能な表示パネルとし、その応用例について説明する。図３４においては、建造物として電柱等の屋外に設けられた柱状体の有する曲面に表示パネルを具備し、ここでは柱状体として電柱３４０１に表示パネル３４０２を具備する構成について示す。
FIG. 34 shows a display panel having a display device using the present invention in a display portion, and a display element can be curved by providing a switching element such as an organic transistor on a film-like substrate and driving the display element. An example of the display panel will be described. 34 shows a structure in which a display panel is provided on a curved surface of a columnar body provided outdoors such as an electric pole as a building, and here, a structure in which the
図３４に示す表示パネル３４０２は、電柱の高さの真ん中あたりに位置させ、人間の視点より高い位置に設ける。そして移動体３４０３から表示パネルを視認することにより、表示パネル３４０２における画像を認識することができる。電柱のように屋外で繰り返し林立し、林立した電柱に設けた表示パネル３４０２において同じ映像を表示させることにより、視認者は情報表示、広告表示を視認することができる。図３４において電柱３４０１に設けられた表示パネル３４０２は、外部から遠隔操作で同じ画像を表示させることが容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。また、本発明の表示パネルには、表示素子として自発光型の表示素子を設けることで、夜間であっても、視認性の高い表示媒体として有用であるといえる。
The
また、本発明を用いた表示装置を表示部に有する表示パネルを用いた応用例について、図３４とは別の建造物の応用形態を図３５にて説明する。 In addition, an application form of a building different from that in FIG. 34 will be described with reference to FIG. 35 with respect to an application example using a display panel having a display device using the present invention in a display portion.
本発明を用いた表示装置を表示部に有する表示パネルの応用例として、図３５に示す。図３５は、表示装置一体型の例としてユニットバス３５０１内の側壁に一体に取り付けられた表示パネル３５０２の例について示す。図３５に示す本発明を用いた表示装置を表示部に有する表示パネル３５０２は、ユニットバス３５０１と一体に取り付けられており、入浴者は表示パネル３５０２の視聴が可能になる。表示パネル３５０２は入浴者が操作することで情報を表示する等、広告や娯楽手段として利用できる機能を有する。
FIG. 35 shows an application example of a display panel having a display device using the present invention in a display portion. FIG. 35 shows an example of a
なお、本発明を用いた表示装置を表示部に有する表示パネルは、図３５で示したユニットバス３５０１の側壁にのみ適用可能であることに限定されることなく、その形状を異ならせることにより、鏡面の一部や浴槽の一部と一体にするなどありとあらゆる場所に適用可能である。
Note that the display panel having the display device using the present invention in the display portion is not limited to being applicable only to the side wall of the
また図３６に建造物内に大型の表示部を有するテレビジョン装置を設けた例について示す。図３６は、筐体３６１０、表示部３６１１、操作部であるリモコン装置３６１２、スピーカー部３６１３等を含む。本発明を用いた表示装置を表示部に有する表示パネルは、表示部３６１１の作製に適用される。図３６のテレビジョン装置は、建物と一体となっており、設置するスペースを広く必要とすることなく設置可能である。
FIG. 36 shows an example in which a television device having a large display portion is provided in a building. 36 includes a
なお、本実施形態において、建造物として、柱状体として電柱、ユニットバス等を例としたが、本実施形態はこれに限定されず、表示パネルを備えることのできる建造物であれば適用することができる。本発明を用いた表示部を有する表示装置を適用することにより、表示装置の小型化、低消費電力化を達成し、且つ動作が良好である表示媒体を具備する移動体を提供することができる。
（実施の形態１５）
In this embodiment, as a building, an electric pole, a unit bus, etc. are taken as an example of a columnar body, but this embodiment is not limited to this, and any building that can include a display panel is applicable. Can do. By applying a display device having a display portion using the present invention, a mobile object including a display medium that achieves downsizing, low power consumption, and favorable operation of the display device can be provided. .
(Embodiment 15)
本発明の半導体装置として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の具体例を図３８および図３７に示す。 As a semiconductor device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook personal computer, a game machine, a portable information terminal (mobile) A display capable of playing back a recording medium such as a computer, a mobile phone, a portable game machine, or an electronic book), and an image playback apparatus (specifically, Digital Versatile Disc (DVD)) provided with a recording medium, and displaying the image. And the like). Specific examples of these semiconductor devices are shown in FIGS.
図３８（Ａ）はデジタルカメラであり、本体３８０１、表示部３８０２、撮像部、操作キー３８０４、シャッター３８０６等を含む。なお、図３８（Ａ）は表示部３８０２側からの図であり、撮像部は示していない。本発明により、信頼性が高く、消費電力の小さいデジタルカメラが実現できる。
FIG. 38A shows a digital camera, which includes a
図３８（Ｂ）はノート型パーソナルコンピュータであり、本体３８１１、筐体３８１２、表示部３８１３、キーボード３８１４、外部接続ポート３８１５、ポインティングデバイス３８１６等を含む。本発明により、信頼性が高く、消費電力の小さいノート型パーソナルコンピュータを実現することができる。
FIG. 38B illustrates a laptop personal computer, which includes a
図３８（Ｃ）は記録媒体を備えた携帯型の画像再生装置（例えば、ＤＶＤ再生装置）であり、本体３８２１、筐体３８２２、表示部Ａ３８２３、表示部Ｂ３８２４、記録媒体（ＤＶＤ等）読込部３８２５、操作キー３８２６、スピーカー部３８２７等を含む。表示部Ａ３８２３は主として画像情報を表示し、表示部Ｂ３８２４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明により、信頼性が高く、消費電力の小さい画像再生装置を実現することができる。
FIG. 38C illustrates a portable image reproducing device (eg, a DVD reproducing device) provided with a recording medium, which includes a
また、図３８（Ｄ）は表示装置であり、筐体３８３１、支持台３８３２、表示部３８３３、スピーカー３８３４、ビデオ入力端子３８３５などを含む。この表示装置は、上述した実施形態で示した作製方法により形成した薄膜トランジスタをその表示部３８３３および駆動回路に用いることにより作製される。なお、表示装置にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明により、信頼性が高く、消費電力の小さい、特に２２インチ〜５０インチの大画面を有する大型の表示装置を実現することができる。
FIG. 38D illustrates a display device, which includes a
また、図３７で示す携帯電話機は、操作スイッチ類３７０４、マイクロフォン３７０５などが備えられた本体（Ａ）３７０１と、表示パネル（Ａ）３７０８、表示パネル（Ｂ）３７０９、スピーカー３７０６などが備えられた本体（Ｂ）３７０２とが、蝶番３７１０で開閉可能に連結されている。表示パネル（Ａ）３７０８と表示パネル（Ｂ）３７０９は、回路基板３７０７と共に本体（Ｂ）３７０２の筐体３７０３の中に収納される。表示パネル（Ａ）３７０８及び表示パネル（Ｂ）３７０９の画素部は筐体３７０３に形成された開口窓から視認できるように配置される。
37 includes a main body (A) 3701 provided with
表示パネル（Ａ）３７０８と表示パネル（Ｂ）３７０９は、その携帯電話機３７００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）３７０８を主画面とし、表示パネル（Ｂ）３７０９を副画面として組み合わせることができる。
In the display panel (A) 3708 and the display panel (B) 3709, specifications such as the number of pixels can be set as appropriate depending on the function of the
本発明により、信頼性が高く、消費電力の小さい携帯情報端末を実現することができる。 According to the present invention, a portable information terminal with high reliability and low power consumption can be realized.
本実施形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番３７１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類３７０４、表示パネル（Ａ）３７０８、表示パネル（Ｂ）３７０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施形態の構成を適用しても、同様な効果を得ることができる。
The mobile phone according to the present embodiment can be transformed into various modes depending on the function and application. For example, an imaging element may be incorporated in the
なお、本実施の形態は、他の実施の形態と、自由に組み合わせて実施することができる。 Note that this embodiment can be freely combined with any of the other embodiments.
１０ 電子放出素子（エミッタ）
１０ｂ〜１０ｄ エミッタ
１１ 引き出しゲート電極
１２ 絶縁膜
１５ アノード電極
１６ 発光材料（蛍光体）
２３ 駆動トランジスタゲート電位制御回路
２８ データ線
２９ 走査線
３０ トランジスタ
３１ 容量素子
４０ 引き出しゲート電極電位制御回路
４１ 画素領域
４２ 発光素子
４３ エミッタアレイ
４４ エミッタ
４５ 電極
４６ 引き出しゲート電極
４７ 絶縁物
10 Electron emitter (emitter)
10b to
23 Drive transistor gate
Claims (2)
前記発光素子は、電子放出素子と、引き出しゲート電極と、発光材料が設けられた電極とを有し、
前記トランジスタのゲートは、前記電位制御回路の第１の端子に電気的に接続されており、
前記トランジスタのソース又はドレインの一方は、前記電子放出素子に電気的に接続されており、
前記トランジスタのソース又はドレインの他方は、配線に電気的に接続されており、
前記電位制御回路の第２の端子は、前記引き出しゲート電極に電気的に接続されており、
前記電位制御回路は、前記トランジスタのゲート電位に応じて、前記引き出しゲート電極の電位を制御する機能を有することを特徴とする表示装置。 A light emitting element, a transistor, and a potential control circuit;
The light-emitting element has an electron-emitting device, an extraction gate electrode, and an electrode provided with a light-emitting material,
A gate of the transistor is electrically connected to a first terminal of the potential control circuit;
One of the source or drain of the transistor is electrically connected to the electron-emitting device,
The other of the source and the drain of the transistor is electrically connected to the wiring,
A second terminal of the potential control circuit is electrically connected to the extraction gate electrode;
The display device, wherein the potential control circuit has a function of controlling a potential of the extraction gate electrode in accordance with a gate potential of the transistor.
前記発光素子は、電子放出素子と、引き出しゲート電極と、発光材料が設けられた電極とを有し、
前記電位制御回路は、第２のトランジスタと、第３のトランジスタと、抵抗素子とを有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続されており、
前記第１のトランジスタのソース又はドレインの一方は、前記電子放出素子に電気的に接続されており、
前記第１のトランジスタのソース又はドレインの他方は、第１の配線に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの一方は、前記抵抗素子を介して前記引き出しゲート電極に電気的に接続されており、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続されており、
前記第３のトランジスタのゲートは、第３の配線に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの一方は、前記引き出しゲート電極に電気的に接続されており、
前記第３のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続されており、
前記電位制御回路は、前記第１のトランジスタのゲート電位に応じて、前記引き出しゲート電極の電位を制御する機能を有することを特徴とする表示装置。
A light emitting element, a first transistor, and a potential control circuit;
The light-emitting element has an electron-emitting device, an extraction gate electrode, and an electrode provided with a light-emitting material,
The potential control circuit includes a second transistor, a third transistor, and a resistance element.
A gate of the first transistor is electrically connected to a gate of the second transistor;
One of the source and the drain of the first transistor is electrically connected to the electron-emitting device,
The other of the source and the drain of the first transistor is electrically connected to the first wiring,
One of the source and the drain of the second transistor is electrically connected to the extraction gate electrode through the resistance element,
The other of the source and the drain of the second transistor is electrically connected to the second wiring,
The gate of the third transistor is electrically connected to the third wiring,
One of the source and the drain of the third transistor is electrically connected to the extraction gate electrode,
The other of the source and the drain of the third transistor is electrically connected to a fourth wiring;
The display device, wherein the potential control circuit has a function of controlling a potential of the extraction gate electrode in accordance with a gate potential of the first transistor.
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| JP3219931B2 (en) * | 1994-03-15 | 2001-10-15 | 株式会社東芝 | Display device |
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