JP3219931B2 - Display device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、平面型の表示装置に関
し、特に電子源として電界放出型陰極（Field Emission
Cathdes、以下ＦＥＣと省略する）を用いた表示装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat display device, and more particularly to a field emission cathode as an electron source.
Cathdes (hereinafter abbreviated as FEC).

【０００２】[0002]

【従来の技術】近年、半導体加工技術の進展により、Ｆ
ＥＣが面電子源として利用されてきており、６インチレ
ベルのカラーディスプレイが開発されるまでにすでに技
術が進んできている（ＩＤＲＣ´91,pp 20-23 ）。ＦＥ
Ｃを用いた表示装置は、現在広く用いられている液晶表
示装置に比べて応答速度が速く（１マイクロ秒レベ
ル）、しかも視野角が広いので、将来有望な平面型の表
示装置の一つである。2. Description of the Related Art In recent years, with the development of semiconductor processing technology, F
EC has been used as a surface electron source, and the technology has already been advanced by the time a 6-inch level color display was developed (IDRC'91, pp. 20-23). FE
A display device using C has a higher response speed (1 microsecond level) and a wider viewing angle than a liquid crystal display device that is widely used at present, and is one of the promising flat display devices in the future. is there.

【０００３】このＦＥＣの代表的な構造を図９に示す。
図中１００は、不純物を高濃度でドープした高伝導率を
有する基板を示す。この基板１００上には、絶縁層とし
てＳｉＯ₂ 層１０１が形成されており、このＳｉＯ₂ 層
には基板１００に近くなるにしたがい狭くなる開口部１
０２が形成されている。この開口部１０２内には、電子
放出部としてＭｏからなるエミッタ１０３が形成されて
いる。さらに、このエミッタ１０３を囲むようにしてゲ
ート電極としてＭｏ膜１０４が形成されている。このＦ
ＥＣの製造には、通常のレジスト塗布技術、電子ビーム
露光技術、およびエッチング技術等が使用される。FIG. 9 shows a typical structure of this FEC.
In the figure, reference numeral 100 denotes a substrate having a high conductivity in which impurities are doped at a high concentration. On this substrate 100, an SiO ₂ layer 101 is formed as an insulating layer, and in this SiO ₂ layer, an opening 1 that becomes narrower as it gets closer to the substrate 100 is formed.
02 is formed. In the opening 102, an emitter 103 made of Mo is formed as an electron emitting portion. Further, a Mo film 104 is formed as a gate electrode so as to surround the emitter 103. This F
For manufacturing the EC, a normal resist coating technique, an electron beam exposure technique, an etching technique, and the like are used.

【０００４】このような構成のＦＥＣを有する表示装置
は、単純マトリクス型液晶表示装置の場合と同様に、ゲ
ート線とカソード線間の電圧を制御して、選択された時
間だけ発光させる。その駆動法としては、例えば、図１
０に示すように、まず、カソード線にＶlsを印加するこ
とにより、１つのライン（Ｎ）のみが選択モードとな
り、他のライン（Ｎ−１）はＶlns により非選択モード
になる。次いで、黒を表示したい場合はＶcbの電圧を、
白を表示したい場合はＶcwの電圧を各ゲート線に入力す
る。図１０では、Ｋのゲート線にＶcbの電圧を、Ｋ−１
のゲート線にＶcwの電圧をそれぞれ入力する。その後、
次のカソード線を選択する。このような操作を順次繰り
返すことにより表示が行われる。A display device having an FEC having such a configuration controls a voltage between a gate line and a cathode line to emit light for a selected time, as in the case of a simple matrix type liquid crystal display device. As the driving method, for example, FIG.
As shown by 0, first, by applying Vls to the cathode line, only one line (N) is set to the selection mode, and the other line (N-1) is set to the non-selection mode by Vlns. Next, when displaying black, the voltage of Vcb is
To display white, the voltage of Vcw is input to each gate line. In FIG. 10, the voltage of Vcb is applied to the gate line of K,
Vcw is input to each of the gate lines. afterwards,
Select the next cathode line. Display is performed by sequentially repeating such operations.

【０００５】このような駆動により得られる輝度Ｌおよ
び電圧輝度特性の一例を図１１に示す。上記駆動法は非
常に簡単で良い方法であるが、画素間のクロストークが
生じる問題や、走査線数Ｎを増加させるにしたがって画
素を選択する時間が短くなり、下記式（Ｉ）より明らか
なように輝度が低下する問題がある。FIG. 11 shows an example of luminance L and voltage luminance characteristics obtained by such driving. Although the above driving method is a very simple and good method, the problem that crosstalk between pixels occurs and the time for selecting pixels becomes shorter as the number of scanning lines N is increased, which is apparent from the following equation (I). Thus, there is a problem that the luminance is reduced.

【０００６】[0006]

【数１】 そこで、これらの問題を改善するために、１画素毎に薄
膜トランジスタを取り付けたＦＥＣを有する表示装置が
開発された（特開平３−２９５１３８号公報）。この表
示装置の概略を図１２に示す。図１２中１１１は薄膜ト
ランジスタ（以下、ＴＦＴとする）を示す。このＴＦＴ
１１１は、１つの画素について２個のトランジスタＴｒ
₁ ，Ｔｒ₂ および保持用キャパシタＣから構成されてい
る。ＴＦＴ１１１のドライバー用Ｔｒ₁ のドレイン電極
１１６またはソース電極ゲート１１７には、エミッタ群
であるＦＥＣ部１１２が電気的に接続されている。な
お、ＴＦＴ１１１は、ＦＥＣ部１１２に接近するように
して配置されている。ＦＥＣ部１１２は、図９に示すよ
うなミクロ構造を有する多数のエミッタ１２６が共通の
カソード電極１２５上に集積されて１画素分を構成して
いる。なお、エミッタ１２６の集積度は、１０⁴ 〜１０
⁵ ／mm² であり、１画素分として１００〜１０００個程
度である。ＦＥＣ部１１２の上方には、ゲート電極１２
３が配置されている。ゲート電極１２３は、各エミッタ
１２６に対応した位置に開口部１２３ａが形成されてお
り、全画素を通じて共通電極となっている。(Equation 1) Therefore, in order to improve these problems, a display device having an FEC in which a thin film transistor is attached to each pixel has been developed (Japanese Patent Application Laid-Open No. 3-295138). FIG. 12 shows an outline of this display device. In FIG. 12, reference numeral 111 denotes a thin film transistor (hereinafter, referred to as TFT). This TFT
111 denotes two transistors Tr for one pixel
₁ , Tr ₂ and a holding capacitor C. The FEC section 112 as an emitter group is electrically connected to the drain electrode 116 or the source electrode gate 117 of the driver Tr ₁ of the TFT 111. Note that the TFT 111 is arranged so as to approach the FEC unit 112. In the FEC unit 112, a large number of emitters 126 having a microstructure as shown in FIG. 9 are integrated on a common cathode electrode 125 to constitute one pixel. The integration degree of the emitter 126 is 10 ⁴ to 10
⁵ / mm ^2, which is about 100 to 1000 pixels for one pixel. Above the FEC unit 112, the gate electrode 12
3 are arranged. The gate electrode 123 has an opening 123a at a position corresponding to each emitter 126, and serves as a common electrode throughout all pixels.

【０００７】ゲート電極１２３の上方には、表示基板部
としてのアノード基板１１３が配置されている。アノー
ド基板１１３の材料としては、このアノード基板１１３
側から発光を観察できるように、例えばガラス、透明セ
ラミックス等の透明材料を用いる。このアノード基板１
１３のＦＥＣ対抗面には、アノード電極１１４が被着さ
れ、さらにその表面には蛍光体層１１５が形成されてい
る。Above the gate electrode 123, an anode substrate 113 as a display substrate is disposed. As a material of the anode substrate 113,
A transparent material such as glass or transparent ceramics is used so that light emission can be observed from the side. This anode substrate 1
An anode electrode 114 is attached to the 13 FEC opposing surface, and a phosphor layer 115 is formed on the anode electrode 114.

【０００８】このような構成を有する表示装置では、Ｆ
ＥＣを構成することにより、保持キャパシタＣに１フィ
ールド間の画素電位が保持され、走査時間に拘らず常に
蛍光体を発光させることができる。このため、図１２に
示すように、小さな電圧で高輝度化を図ることができる
という利点がある。In the display device having such a configuration, F
By configuring the EC, the pixel potential for one field is held in the holding capacitor C, and the phosphor can always emit light regardless of the scanning time. For this reason, as shown in FIG. 12, there is an advantage that high luminance can be achieved with a small voltage.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、このよ
うに保持用キャパシタＣを制御電極に保持したトランジ
スタによりカソードを駆動する構成は、画素毎に２個の
トランジスタＴｒ₁ ，Ｔｒ₂ が必要であり、しかもカソ
ードを駆動するドライバー用トランジスタＴｒ₁には大
きな駆動能力が要求される。このため、トランジスタ等
の素子が占める割合が大きくなり、それに伴いメモリ部
分であるＴＦＴが占有する面積も大きくなる。したがっ
て、このような構成の表示装置では、表示させる駆動部
の面積が大きくなるために、表示装置自体が大型化して
しまう。However, such a configuration in which the cathode is driven by the transistor holding the holding capacitor C on the control electrode requires _two transistors Tr ₁ and Tr _{2 for} each pixel. Moreover a large driving capacity is required to the driver transistor Tr ₁ which drives the cathode. For this reason, the proportion occupied by elements such as transistors increases, and accordingly, the area occupied by the TFT as the memory portion also increases. Therefore, in the display device having such a configuration, the area of the driving unit for displaying becomes large, and the display device itself becomes large.

【００１０】また、上記構成のメモリ機能を持つＴＦＴ
回路では、各画素におけるドライバー用トランジスタＴ
ｒ₁ にバラツキがあると、エミッタの電位にバラツキが
生じ、これに起因して表示ムラを引き起こす恐れがあ
る。Further, the TFT having the memory function having the above-mentioned structure is provided.
In the circuit, the driver transistor T in each pixel
If there is a variation in r ₁ , the potential of the emitter varies, which may cause display unevenness.

【００１１】このように、メモリ機能を持つＴＦＴ回路
を用いてＦＥＣを駆動する表示装置では、駆動電圧の低
減、高輝度化、高精細化を図ることができるが、ドライ
バー用トランジスタに大きな駆動能力が要求され、面積
的にも不利であり、しかも表示ムラが起こるという問題
がある。As described above, in the display device that drives the FEC by using the TFT circuit having the memory function, the driving voltage can be reduced, the luminance can be increased, and the definition can be increased. Is disadvantageous in terms of area, and there is a problem that display unevenness occurs.

【００１２】本発明はかかる点に鑑みてなされものであ
り、画素数が増えても欠陥が少なく、駆動用のトランジ
スタが必要ない表示装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the foregoing, and has as its object to provide a display device which has few defects even when the number of pixels is increased and does not require a driving transistor.

【００１３】[0013]

【課題を解決するための手段】本発明は、絶縁性基板
と、前記絶縁性基板と一主面を対向配置させた表示基板
と、前記表示基板の一主面上に設けられたアノード電極
と、前記アノード電極上に設けられた蛍光体層と、前記
絶縁性基板の前記表示基板との対向面上に形成されたフ
ィールドエミッションカソード部、前記フィールドエミ
ッションカソード部と前記蛍光体層との間に介在配置さ
れたゲート部、前記ゲート部への電荷の供給を制御する
スイッチ素子、及び前記ゲート部の電位を保持するメモ
リ素子をそれぞれ有し、縦横に配列した複数の単位構造
と、前記複数の単位構造のスイッチ素子をｎ：１インタ
ーレース駆動する制御手段（ｎは２以上の整数）とを具
備することを特徴とする表示装置を提供する。The present invention relates to an insulating substrate.
And a display substrate having one main surface opposed to the insulating substrate
And an anode electrode provided on one main surface of the display substrate
And a phosphor layer provided on the anode electrode;
A fan formed on the surface of the insulating substrate facing the display substrate.
Field emission cathode, the field emission
Interposed between the cathode layer and the phosphor layer.
Gate part, controlling supply of electric charge to the gate part
A switch element and a memo holding the potential of the gate portion.
Multiple unit structures each having a vertical element and arranged vertically and horizontally
And a plurality of switch elements having a unit structure of n: 1 interface.
-Control means for driving the race (n is an integer of 2 or more)
A display device provided with:

【００１４】本発明において、メモリ素子としてキャパ
シタを用いることが好ましく、スイッチ素子としてトラ
ンジスタを用いることが好ましい。この場合、キャパシ
タは、トランジタの出力部、すなわちドレインもしくは
ソース、またはエミッタもしくはコレクタに電気的に接
続される。In the present invention, a capacitor is preferably used as a memory element, and a transistor is preferably used as a switch element. In this case, the capacitor is electrically connected to the output of the transistor, ie, the drain or source, or the emitter or collector.

【００１５】また、本発明において、表示基板が各色画
素を有し、各画素が別々の電極に電気的に接続されてい
ることが好ましい。この場合、各電極を駆動するタイミ
ングとしては、１つの色画素の駆動を止めた後に、スイ
ッチ素子を駆動して画素電圧を保持し、その後、実際に
駆動される色画素を駆動させる方法か、または１つの色
画素の駆動を１ライン以上前に止める方法が挙げられ
る。In the present invention, it is preferable that the display substrate has pixels of each color, and each pixel is electrically connected to a separate electrode. In this case, as the timing for driving each electrode, a method of driving the switch element to hold the pixel voltage after stopping the driving of one color pixel, and then driving the actually driven color pixel, Alternatively, there is a method of stopping driving of one color pixel one or more lines before.

【００１６】ここで、絶縁性基板としては、ガラス基
板、Ａｌ₂ Ｏ₃ 基板等を用いることができる。メモリ素
子としては、キャパシタ等を用いることができ、スイッ
チ素子としては、３端子素子であるトランジスタ；２端
子素子であるＭＩＭ、ダイオード；３極管素子である真
空マイクロ素子等を用いることができる。Here, as the insulating substrate, a glass substrate, an Al ₂ O ₃ substrate, or the like can be used. As the memory element, a capacitor or the like can be used, and as the switch element, a transistor that is a three-terminal element; an MIM that is a two-terminal element; a diode; a vacuum micro element that is a triode element can be used.

【００１７】また、フィールドエミッションカソード部
のエミッタの材料としては、Ｍｏ等を用いることができ
る。Further, Mo or the like can be used as a material of the emitter of the field emission cathode portion.

【００１８】また、表示基板の材料としては、ガラス、
Ａｌ₂ Ｏ₃ のような透明セラミックス等の透明材料を用
いることができる。Further, as a material of the display substrate, glass,
A transparent material such as transparent ceramics such as Al ₂ O ₃ can be used.

【００１９】[0019]

【作用】本発明は、ＦＥＣを含む構造を有し、しかもメ
モリ機能を持つＴＦＴ回路を１つのメモリ素子および１
つのスイッチ素子で構成することを特徴としている。こ
れにより、メモリ部分であるＴＦＴの面積が減少し、表
示に係わる部分を大きくとることができる。したがっ
て、高精細化を行っても高輝度化することができる。ま
た、１フィールドの間画像を保持できるので低電圧で駆
動することができるため、高速動作が可能となる。According to the present invention, a TFT circuit having a structure including an FEC and having a memory function is provided with one memory element and one TFT circuit.
It is characterized by being constituted by two switch elements. As a result, the area of the TFT, which is a memory portion, is reduced, and a portion related to display can be increased. Therefore, high luminance can be obtained even when high definition is performed. In addition, since an image can be held for one field, driving can be performed at a low voltage, and high-speed operation can be performed.

【００２０】さらに、本発明の表示装置は、ゲート電極
とエミッタとの間で制御するので、ゲート電極自体の容
量を考慮するとメモリ素子の容量を小さくすることがで
きる。また、ゲート電極とエミッタとの間で制御するこ
とにより、エミッタの電位のバラツキを小さくすること
ができる。Further, in the display device of the present invention, since the control is performed between the gate electrode and the emitter, the capacity of the memory element can be reduced in consideration of the capacity of the gate electrode itself. Further, by controlling between the gate electrode and the emitter, the variation in the potential of the emitter can be reduced.

【００２１】[0021]

【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings.

【００２２】図１は本発明の表示装置の一実施例を示す
概略図である。図中１はＴＦＴを示す。このＴＦＴは、
１つの画素について１個のトランジスタＴｒ₁および保
持用キャパシタＣから構成されている。スイッチ用トラ
ンジスタＴｒ₁およびキャパシタＣは、エミッタ群であ
るＦＥＣ部２に電気的に接続されており、そのＦＥＣ部
２には一定の電圧が印加できるようになっている。ＦＥ
Ｃ部２は、図８に示すようなミクロ構造を有する多数の
エミッタ１６が共通のカソード電極15上に集積されて１
画素分を構成している。なお、エミッタ１６の集積度
は、１０⁴〜１０⁵／mm²であり、１画素分として１００
〜１０００個程度である。FIG. 1 is a schematic view showing an embodiment of the display device of the present invention. In the figure, reference numeral 1 denotes a TFT. This TFT is
Each pixel is composed of one transistor Tr ₁ and a holding capacitor C. The switching transistor Tr ₁ and the capacitor C are electrically connected to the FEC unit 2 which is an emitter group, and a constant voltage can be applied to the FEC unit 2. FE
The C section 2 is composed of a plurality of emitters 16 having a microstructure as shown in FIG.
It constitutes pixels. The degree of integration of the emitter 16 is 10 ⁴ to 10 ⁵ / mm ² , and 100 pixels for one pixel.
It is about 1000 pieces.

【００２３】ＦＥＣ部２と表示基板部であるアノード基
板３との間には、スイッチ用トランジスタＴｒ₁ のゲー
ト電圧を制御するゲート電極１３が配置されており、ゲ
ート電極は、各エミッタ１６に対応した位置に開口部１
３ａが形成されており、全画素を通じて共通電極となっ
ている。アノード基板３とゲート電極１３との間は真空
雰囲気に保たれている。このアノード基板３のＦＥＣ対
抗面には、アノード電極４が被着され、さらにその表面
には蛍光体層５が形成されている。また、ゲート電極１
３と絶縁膜を介して直行配置された画像信号線は、スイ
ッチ用トランジスタＴｒ₁ を通してＦＥＣ部２のゲート
電圧を制御することにより輝度信号を得ることができる
ようになっている。なお、ＦＥＣ部２のゲート電極１３
は絶縁膜を介してカソード電極１５と電気的に接続され
ているため、この部分をキャパシタとして利用すること
により保持用キャパシタＣを新たに作り込まない構成と
することができる。A gate electrode 13 for controlling the gate voltage of the switching transistor Tr ₁ is disposed between the FEC unit 2 and the anode substrate 3 serving as a display substrate unit. Opening 1
3a are formed and serve as common electrodes throughout all pixels. The space between the anode substrate 3 and the gate electrode 13 is kept in a vacuum atmosphere. An anode electrode 4 is attached to the surface of the anode substrate 3 opposite to the FEC, and a phosphor layer 5 is formed on the surface thereof. Also, the gate electrode 1
3 and orthogonal arrangement image signal lines via the insulating film, thereby making it possible to obtain a luminance signal by controlling the gate voltage of the FEC unit 2 through the switch transistor Tr _1. The gate electrode 13 of the FEC unit 2
Is electrically connected to the cathode electrode 15 through the insulating film, so that this portion can be used as a capacitor so that the holding capacitor C is not newly formed.

【００２４】上記構成を有する表示装置においては、ま
ず、スイッチ用トランジスタＴｒ₁のゲート電圧は走査
信号によって駆動され、１走査線すべてがＯＮになる。
これと同時に画像信号線よりスイッチ用トランジスタＴ
ｒ₁ を通して画像信号がＦＥＣ部２のゲート電極１３に
入力される。この電圧は、並列接続された保持用キャパ
シタＣにより１フィールドの間保持される。この電圧に
基づいて蛍光体層５内の蛍光体が発光することにより表
示が行われる。[0024] In the display device having the above structure, first, the gate voltage of the switching transistor Tr ₁ is driven by a scanning signal, all one scanning line is turned ON.
At the same time, the switching transistor T is switched from the image signal line.
image signal through r ₁ is input to the gate electrode 13 of the FEC section 2. This voltage is held for one field by the holding capacitor C connected in parallel. The display is performed by the phosphor in the phosphor layer 5 emitting light based on this voltage.

【００２５】上記構成を有する表示装置では、駆動用ト
ランジスタと画素選択用トランジスタの機能を一つのス
イッチ用トランジスタＴｒ₁ で行うので、メモリ部分で
あるＴＦＴの面積が従来のものに比べて小さくなり、表
示に係わる部分を大きくとることができる。また、１フ
ィールドの間画像を保持できるので低電圧で駆動するこ
とができ、高速動作を実現することができる。さらに、
ゲート電極とエミッタとの間で制御するので、エミッタ
の電位のバラツキを小さくすることができる。[0025] In the display device having the above structure, since the function of the driving transistor and a pixel selection transistor one switch transistor Tr _1, the area of the TFT is a memory portion is reduced as compared with the prior art, The portion related to display can be made large. Further, since an image can be held for one field, driving can be performed at a low voltage, and high-speed operation can be realized. further,
Since control is performed between the gate electrode and the emitter, variation in the potential of the emitter can be reduced.

【００２６】また、上記構成を有する表示装置における
カラー化は、１画素を３分割してＲＧＢ領域を形成して
それぞれの領域を時分割で駆動する方法と、カラー画素
毎に別々の画素に分離形成してそれらを並列に駆動する
方法を用いることにより実現できる。Colorization in the display device having the above-described structure is performed by dividing one pixel into three to form RGB regions and driving each region in a time-division manner, or by separating each pixel into separate pixels for each color pixel. It can be realized by using a method of forming and driving them in parallel.

【００２７】ここで、ＲＧＢ領域を時分割で駆動するカ
ラー表示方法を説明する。図２は本発明の表示装置の他
の実施例を示す概略図であり、図３は図２に示す表示装
置の駆動のタイミングチャートを示す図である。この場
合、１画素を１／３に分けてアノード電極４を時分割で
選択することによりＲＧＢの信号を得る。すなわち、ア
ノード電極４の１フレームをＲＧＢ３つに分け、図３に
示すように、１／３フレームづつ駆動させる。この方法
では駆動時間は１／３になるが、１画素のＦＥＣ部のエ
ミッション１６のすべてが同じ色画素に集中するので、
輝度の低下はない。Here, a color display method for driving the RGB areas in a time-division manner will be described. FIG. 2 is a schematic diagram showing another embodiment of the display device of the present invention, and FIG. 3 is a diagram showing a drive timing chart of the display device shown in FIG. In this case, RGB signals are obtained by dividing one pixel into １ ／ and selecting the anode electrode 4 in a time-division manner. That is, one frame of the anode electrode 4 is divided into three RGB, and the anode electrode 4 is driven by １ ／ frame as shown in FIG. In this method, the driving time is reduced to 1/3, but all the emissions 16 of the FEC portion of one pixel are concentrated on the same color pixel.
There is no reduction in brightness.

【００２８】ただし、色を変える際、前に発した色を消
した後に駆動させなければならないので、実際に駆動す
る時間が短縮される。これは、表示装置の高精細化を図
る上で特に問題になる。However, when the color is changed, the driving must be performed after the previously emitted color has been erased, so that the actual driving time is reduced. This is a particular problem in achieving higher definition of the display device.

【００２９】そこで、本実施例では、駆動の際のタイミ
ングを次のようにして上記問題を解決している。すなわ
ち、ＲＧＢの順番で駆動されるとすると、Ｒ駆動してい
るときは既にＢの発光が行われているものとする。通
常、Ｂ駆動を終わらせることなしにＲ駆動を行うと色の
クロストークが生じる。したがって、Ｂ駆動を事前に終
了させた後、Ｒ駆動に対応する画素電圧を書き込み、最
後にＲ駆動のアノード電圧を印加して走査を行う。この
駆動法は、本発明に示す構造に限定されるものではな
く、メモリ素子を用いた構造（例えば特開平３−２９５
１３８号公報）等においてすべて適用することができ
る。Therefore, in the present embodiment, the above problem is solved by setting the timing at the time of driving as follows. In other words, if driving is performed in the order of RGB, it is assumed that B light emission has already been performed during R driving. Normally, if R driving is performed without terminating B driving, color crosstalk occurs. Therefore, after terminating the B drive in advance, a pixel voltage corresponding to the R drive is written, and finally, scanning is performed by applying an anode voltage for the R drive. This driving method is not limited to the structure shown in the present invention, but may be a structure using a memory element (for example, Japanese Patent Laid-Open No. 3-295).
138 gazette) and the like.

【００３０】この駆動は、低速駆動時には良いが、高速
駆動においてはＢ画素をＯＦＦしたとしてもその遅延に
よりＲ画素のＯＮ状態と重なってクロストークが生じ易
く、また、タイミング制御が複雑である。This driving is good at the time of low-speed driving. However, at the time of high-speed driving, even if the B pixel is turned off, the delay overlaps with the ON state of the R pixel and crosstalk easily occurs, and timing control is complicated.

【００３１】そこで、このような場合に適用できる駆動
法を他の実施例として図４に示す。本実施例では、駆動
する１ライン前にＢ駆動を終了させ、駆動信号に遅延が
あってもクロストークを生じさせないようにしている。
なお、本実施例では１ライン前に設定しているが、設定
するライン数は特に制限はなく、２ラインでも３ライン
でもよい。なお、この駆動法は、本発明に示す構造に限
定されるものではなく、メモリ素子を用いた構造（例え
ば特開平３−２９５１３８号公報）等においてすべて適
用することができる。A driving method applicable to such a case is shown in FIG. 4 as another embodiment. In the present embodiment, the B driving is terminated one line before driving, so that crosstalk does not occur even if the driving signal has a delay.
In this embodiment, the number of lines to be set is one line before, but the number of lines to be set is not particularly limited, and may be two or three lines. Note that this driving method is not limited to the structure shown in the present invention, but can be applied to any structure using a memory element (for example, JP-A-3-295138).

【００３２】図５（Ａ）および（Ｂ）は、本発明の表示
装置の他の実施例を説明するための図である。本実施例
では、画像に動きがある場合にのみ駆動を行う場合につ
いて説明する。本発明の表示装置は、メモリ素子を有し
ているので、同じ画像信号が入力されたときには駆動さ
せる必要はない。そこで、図５（Ａ）に示すように、フ
ィールドメモリを持ち、画像が変化しているかどうかを
検出（動き検出）し、変化している場合には走査パルス
発生回路に信号を送り、それに基づいてＦＥＣ部を駆動
させる。一方、変化していない場合は走査パルス発生回
路に信号を送らず駆動を行わないようにする。このよう
に制御することにより、駆動による消費電力を低減する
ことができる。例えば、図５（Ｂ）に示すように、走査
１の後から動きが検出されるまでは駆動は行われず（走
査２）、動きが検出されて初めて駆動が行われる（走査
３）。FIGS. 5A and 5B are diagrams for explaining another embodiment of the display device of the present invention. In the present embodiment, a case will be described in which driving is performed only when an image has motion. Since the display device of the present invention has a memory element, it does not need to be driven when the same image signal is input. Therefore, as shown in FIG. 5A, a field memory is provided to detect whether or not the image has changed (movement detection). If the image has changed, a signal is sent to the scan pulse generating circuit, and To drive the FEC unit. On the other hand, when it has not changed, no signal is sent to the scanning pulse generating circuit so that driving is not performed. By performing such control, power consumption due to driving can be reduced. For example, as shown in FIG. 5B, driving is not performed after scanning 1 until motion is detected (scan 2), and driving is performed only after motion is detected (scan 3).

【００３３】次に、メモリが完全でなくリークしている
場合について図６を用いて説明する。この場合では、動
きが検出されなくてもリーク量に応じてある周期で駆動
させなければならないが、単純に１フィールド（または
１フレーム）以上の間隔で画像の書換を行うと、その周
期でフリッカが検知される。そこで、ｎ：１（ｎは２以
上の整数）のインターレースを行うことにより、駆動周
期数を１／ｎにしてもフリッカを低減することができ
る。Next, the case where the memory is not complete and leaks will be described with reference to FIG. In this case, even if no motion is detected, the drive must be performed at a certain cycle according to the leak amount. However, if the image is simply rewritten at intervals of one field (or one frame) or more, flickering occurs at that cycle. Is detected. Therefore, by performing an interlace of n: 1 (n is an integer of 2 or more), flicker can be reduced even when the number of driving cycles is 1 / n.

【００３４】通常のＣＲＴ（Cathod Ray Tube ）および
ＦＥＣではメモリ効果がないためフリッカが大きく、こ
のような駆動を行うと垂直方向に相関のない画像に対し
てフリッカが発生し視覚され易い。このため、２：１イ
ンターレース駆動が限界であった。しかし、本発明の表
示装置の構造のように、メモリ素子を有している場合で
は、そのフリッカ量は大幅に減少するため、３：１以上
のインターレースで相関のない画像でもフリッカが殆ど
気にならないことが確認できた。すなわち、図６
（Ａ），（Ｂ）に示すように、３：１のインターレース
駆動を行う場合、１フィールド目に１，４，７，…と３
ラインおきに走査を行い、２フィールド目にその間を
２，５，８，…と３ラインおきに走査する。さらに３フ
ィールド目に３，６，９，…と３ラインおきに走査す
る。この走査を繰り返して、３フィールドで１フレーム
を作成する。なお、図６（Ａ）はこの場合の走査信号を
示し、図６（Ｂ）はこの場合の走査方法を示す。In a normal CRT (Cathod Ray Tube) and FEC, since there is no memory effect, flicker is large, and when such driving is performed, flicker is generated in an image having no correlation in the vertical direction, and the image is easily viewed. For this reason, 2: 1 interlace driving has been the limit. However, when a memory element is provided as in the structure of the display device of the present invention, the amount of flicker is greatly reduced. It was confirmed that it did not become. That is, FIG.
As shown in (A) and (B), when 3: 1 interlace driving is performed, 1, 4, 7,.
Scanning is performed every other line, and in the second field, scanning is performed at intervals of 2, 5, 8,... Every third line. In the third field, scanning is performed every third line, such as 3, 6, 9,.... This scanning is repeated to create one frame with three fields. FIG. 6A shows a scanning signal in this case, and FIG. 6B shows a scanning method in this case.

【００３５】上記のような走査により、図７に示すよう
にフリッカがなくなる。すなわち、各ラインのフリッカ
が３フレームの周期で生じるが、上下の３ラインにより
補償されるために、フリッカの周波数は３倍になりフリ
ッカが視覚されなくなる。なお、本実施例では、３：１
のインターレース駆動について説明しているが、これに
限定されるものではなく、本発明の範囲内で任意のｎ：
１のインターレース駆動に拡張することができる。By the above-described scanning, flicker is eliminated as shown in FIG. That is, although flicker of each line occurs at a cycle of three frames, the frequency of the flicker is tripled because the upper and lower three lines compensate, and the flicker is not visually recognized. In this embodiment, 3: 1
However, the present invention is not limited to this, and any n:
It can be extended to one interlace drive.

【００３６】また、本発明の表示装置は、従来のものに
比べてメモリ素子の性能のバラツキに対して強い構成で
あるが、中間調を表示する場合は、それでも表示にバラ
ツキが生じ易い。そこで、図８（Ａ）に示すように、ま
とめて駆動するエミッタ３１数を変えた分割画素３２を
ｎ個（図中においては４個）設け、各分割画素３２ａ，
３２ｂ，３２ｃ，３２ｄを別々にＯＮ／ＯＦＦの２値で
駆動させる。これにより、多値を表示することができ
る。特に、ＦＥＣの場合、輝度は分割画素電極の大きさ
や位置に依存せず、エミッタ３１の個数に依存するの
で、プロセスの精度が低くても、均一にかつ信頼性良く
表示を行うことができる。The display device according to the present invention has a structure that is more resistant to variations in the performance of the memory element than the conventional display device. However, in the case of displaying a halftone, the display still tends to vary. Therefore, as shown in FIG. 8 (A), n divided pixels 32 (four in the figure) in which the number of emitters 31 to be driven together are changed are provided, and each divided pixel 32a,
32b, 32c, and 32d are separately driven with ON / OFF binary values. Thereby, multi-values can be displayed. In particular, in the case of the FEC, since the luminance does not depend on the size or position of the divided pixel electrode but on the number of the emitters 31, uniform and reliable display can be performed even if the accuracy of the process is low.

【００３７】また、図８（Ｂ）に示すように、入力電圧
を容量分割して各分割画素３２ａ〜３２ｄを駆動させる
ことにより、駆動のための配線を大幅に少なくすること
ができる。また、各分割画素のエミッタのＶ_thを分割画
素毎に変えることにより、同様の効果を得ることができ
る。なお、本実施例では、分割画素数を４個にしている
が、その個数は任意に変えることができる。As shown in FIG. 8B, by driving the divided pixels 32a to 32d by dividing the input voltage by capacitance, the number of wirings for driving can be greatly reduced. The same effect can be obtained by changing the _Vth of the emitter of each divided pixel for each divided pixel. In this embodiment, the number of divided pixels is four, but the number can be arbitrarily changed.

【００３８】その他、本発明の範囲を逸脱しない限り変
形が可能である。Other modifications are possible without departing from the scope of the present invention.

【００３９】[0039]

【発明の効果】以上説明した如く本発明の表示装置は、
ＦＥＣを含む構造を有し、しかもメモリ機能を持つＴＦ
Ｔ回路を１つのメモリ素子および１つのスイッチ素子で
構成するので、ＴＦＴ回路における素子個数をほぼ半分
に減らすことができる上にゲート部に流れる電流を少な
くすることができ、これにより表示装置のサイズを小さ
くすることができる。この結果、素子個数の減少によ
り、歩留りを向上させることができ、製造コストを下げ
ることができる。また、１画素内の素子数を少なくする
ことができるため、素子の性能のバラツキによる表示品
位の劣化を小さくすることができる。As described above, the display device of the present invention has the following features.
TF with structure including FEC and memory function
Since the T circuit is composed of one memory element and one switch element, the number of elements in the TFT circuit can be reduced to almost half and the current flowing through the gate can be reduced, thereby reducing the size of the display device. Can be reduced. As a result, the yield can be improved and the manufacturing cost can be reduced due to the decrease in the number of elements. Further, since the number of elements in one pixel can be reduced, deterioration of display quality due to variations in element performance can be reduced.

【００４０】また、本発明の表示装置によれば、メモリ
素子により１フィールドの間画像を保持できるので、低
電圧でも高輝度を得ることができ、これにより低電圧駆
動ＩＣを使用することができ、高速化を実現することが
できる。また、ｎ：１のインターレース駆動を行って
も、フリッカが生じにくいので、輝度を落とさずに駆動
周波数を下げることができ、消費電力をより低減するこ
とができる。Further, according to the display device of the present invention, since an image can be held for one field by the memory element, a high luminance can be obtained even at a low voltage, whereby a low voltage driving IC can be used. , High speed can be realized. Further, even when the n: 1 interlace drive is performed, flicker is unlikely to occur, so that the drive frequency can be reduced without lowering the luminance, and the power consumption can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の表示装置の一実施例を示す概略図。FIG. 1 is a schematic view showing one embodiment of a display device of the present invention.

【図２】本発明の表示装置の他の実施例を示す概略図。FIG. 2 is a schematic view showing another embodiment of the display device of the present invention.

【図３】図２に示す表示装置の駆動のタイミングチャー
トを示す図。FIG. 3 is a diagram showing a timing chart of driving of the display device shown in FIG. 2;

【図４】本発明の表示装置の他の実施例を説明するため
の図。FIG. 4 is a diagram for explaining another embodiment of the display device of the present invention.

【図５】（Ａ），（Ｂ）は本発明の表示装置の他の実施
例を説明するための図。FIGS. 5A and 5B are diagrams for explaining another embodiment of the display device of the present invention.

【図６】本発明の表示装置の他の実施例を説明するため
の図。FIG. 6 is a view for explaining another embodiment of the display device of the present invention.

【図７】図６に示す表示装置の効果を説明するための
図。FIG. 7 is a diagram illustrating an effect of the display device illustrated in FIG. 6;

【図８】（Ａ），（Ｂ）は駆動させるエミッタの数を変
えた分割画素を説明するための説明図。FIGS. 8A and 8B are explanatory diagrams for explaining divided pixels in which the number of emitters to be driven is changed.

【図９】ＦＥＣのエミッタを示す拡大断面図。FIG. 9 is an enlarged sectional view showing an emitter of the FEC.

【図１０】従来の表示装置の駆動方法を説明するための
図。FIG. 10 illustrates a method for driving a conventional display device.

【図１１】表示装置の駆動時の駆動電圧−輝度特性を示
す図。FIG. 11 is a diagram illustrating driving voltage-luminance characteristics when a display device is driven.

【図１２】従来のメモリ素子を用いた表示装置の一例を
示す概略図。FIG. 12 is a schematic view illustrating an example of a display device using a conventional memory element.

【符号の説明】[Explanation of symbols]

１…ＴＦＴ、２…ＦＥＣ部、、３…アノード基板、４…
アノード電極、５…蛍光体層、１３…ゲート電極、１３
ａ…開口部、１５…カソード電極、１６，３１…エミッ
タ、３２ａ〜３２ｄ…分割画素。DESCRIPTION OF SYMBOLS 1 ... TFT, 2 ... FEC part, 3 ... anode substrate, 4 ...
Anode electrode, 5: phosphor layer, 13: gate electrode, 13
a: opening, 15: cathode electrode, 16, 31, emitter, 32a to 32d: divided pixels.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 富男 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 樋口 敏春 神奈川県川崎市幸区堀川町72番地 株式 会社 東芝堀川町工場内 (56)参考文献 特開 平２−309541（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 31/15 G09G 3/30 301 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Tomio Ono 1 Koga Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba R & D Center (72) Inventor Toshiharu Higuchi 72 Horikawa-cho, Saiwai-ku, Kawasaki-shi, Kanagawa (56) References JP-A-2-309541 (JP, A) (58) Field surveyed (Int. Cl. ⁷ , DB name) H01J 31/15 G09G 3/30 301

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】絶縁性基板と、 前記絶縁性基板と一主面を対向配置させた表示基板と、 前記表示基板の一主面上に設けられたアノード電極と、 前記アノード電極上に設けられた蛍光体層と、 前記絶縁性基板の前記表示基板との対向面上に形成され
たフィールドエミッションカソード部、前記フィールド
エミッションカソード部と前記蛍光体層との間に介在配
置されたゲート部、前記ゲート部への電荷の供給を制御
するスイッチ素子、及び前記ゲート部の電位を保持する
メモリ素子をそれぞれ有し、縦横に配列した複数の単位
構造と、 前記複数の単位構造のスイッチ素子をｎ：１インターレ
ース駆動する制御手段（ｎは２以上の整数）とを具備す
ることを特徴とする表示装置。 1. A an insulating substrate, said insulating substrate and the display substrate was opposed to one main surface, an anode electrode provided on one principal surface of the display substrate, provided on the anode electrode Phosphor layer , formed on a surface of the insulating substrate facing the display substrate.
Field emission cathode section, the field
An intervening arrangement between the emission cathode section and the phosphor layer
Placed gate part, controls supply of electric charge to the gate part
Switch element to hold and the potential of the gate portion
Multiple units each having a memory element and arranged vertically and horizontally
And a plurality of switch elements having a unit structure in an n: 1
Control means (n is an integer of 2 or more) for driving the source
A display device, comprising: 【請求項２】 前記複数の単位構造のそれぞれにおい
て、前記スイッチング素子はトランジスタであり且つ前
記メモリ素子は前記ゲート部に接続されたキャパシタで
あることを特徴とする請求項１に記載の表示装置。 2. The method according to claim 1, wherein each of the plurality of unit structures has an odor.
The switching element is a transistor and
The memory element is a capacitor connected to the gate.
The display device according to claim 1, wherein: 【請求項３】 前記駆動手段は前記複数の単位構造のス
イッチ素子を３：１インターレース駆動することを特徴
とする請求項１に記載の表示装置。 3. The driving unit according to claim 1, wherein the driving unit includes a plurality of unit structures.
It features a 3: 1 interlace drive of the switch element.
The display device according to claim 1.