JP4174737B2 - Light emitting device and element substrate - Google Patents

Light emitting device and element substrate Download PDF

Info

Publication number
JP4174737B2
JP4174737B2 JP2007062082A JP2007062082A JP4174737B2 JP 4174737 B2 JP4174737 B2 JP 4174737B2 JP 2007062082 A JP2007062082 A JP 2007062082A JP 2007062082 A JP2007062082 A JP 2007062082A JP 4174737 B2 JP4174737 B2 JP 4174737B2
Authority
JP
Japan
Prior art keywords
transistor
emitting element
light emitting
light
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007062082A
Other languages
Japanese (ja)
Other versions
JP2007219533A (en
Inventor
光明 納
彩 宮崎
優 小島
良太 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2007062082A priority Critical patent/JP4174737B2/en
Publication of JP2007219533A publication Critical patent/JP2007219533A/en
Application granted granted Critical
Publication of JP4174737B2 publication Critical patent/JP4174737B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of El Displays (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、電流を発光素子に供給するための手段と発光素子とが、複数の各画素に備えられた発光装置及び素子基板に関する。   The present invention relates to a light emitting device and an element substrate in which means for supplying current to a light emitting element and the light emitting element are provided in each of a plurality of pixels.

発光素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため近年、発光素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。なお、本明細書において発光素子は、電流または電圧によって輝度が制御される素子を意味しており、ＯＬＥＤ （Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や、ＦＥＤ （Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）に用いられているＭＩＭ型の電子源素子（電子放出素子）等を含んでいる。   Since the light emitting element emits light by itself, the visibility is high, a backlight necessary for a liquid crystal display (LCD) is not necessary, and it is optimal for thinning, and the viewing angle is not limited. Therefore, in recent years, a light-emitting device using a light-emitting element has attracted attention as a display device that replaces a CRT or an LCD. Note that in this specification, a light-emitting element means an element whose luminance is controlled by current or voltage, and is an MIM type electron used in OLED (Organic Light Emitting Diode) or FED (Field Emission Display). Source elements (electron emitting elements) and the like are included.

なお発光装置とは、パネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該発光装置を作製する過程における、パネルが完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を発光素子に供給するための手段を複数の各画素に備える。   Note that the light-emitting device includes a panel and a module in which an IC or the like including a controller is mounted on the panel. Furthermore, the present invention relates to an element substrate corresponding to an embodiment before the panel is completed in the process of manufacturing the light-emitting device, and the element substrate has a means for supplying current to the light-emitting element in each of the plurality of pixels. Prepare.

発光素子の１つであるＯＬＥＤ （Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）は、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる電界発光材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。電界発光層は陽極と陰極の間に設けられており、単層または複数の層で構成されている。これらの層の中に無機化合物を含んでいる場合もある。電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。   One of the light emitting elements, OLED (Organic Light Emitting Diode) is a layer containing an electroluminescent material (hereinafter referred to as an electroluminescent layer) from which luminescence generated by applying an electric field is obtained, and an anode layer. And a cathode layer. The electroluminescent layer is provided between the anode and the cathode, and is composed of a single layer or a plurality of layers. In some cases, these layers contain an inorganic compound. Luminescence in the electroluminescent layer includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state.

次に、一般的な発光装置の画素の構成とその駆動について簡単に説明する。図７に示した画素は、スイッチング用トランジスタ７００、駆動用トランジスタ７０１と、容量素子７０２と、発光素子７０３とを有している。スイッチング用トランジスタ７００は、ゲートが走査線７０５に接続されており、ソースとドレインが一方は信号線７０４に、もう一方は駆動用トランジスタ７０１のゲートに接続されている。駆動用トランジスタ７０１は、ソースが電源線７０６に接続されており、ドレインが発光素子７０３の陽極に接続されている。発光素子７０３の陰極は対向電極７０７に接続されている。容量素子７０２は駆動用トランジスタ７０１のゲートとソース間の電位差を保持するように設けられている。また、電源線７０６、対向電極７０７には、電源からそれぞれ所定の電圧が印加されており、互いに電位差を有している。   Next, the configuration and driving of a pixel of a general light emitting device will be briefly described. The pixel illustrated in FIG. 7 includes a switching transistor 700, a driving transistor 701, a capacitor 702, and a light-emitting element 703. The switching transistor 700 has a gate connected to the scanning line 705, one source and drain connected to the signal line 704, and the other connected to the gate of the driving transistor 701. The driving transistor 701 has a source connected to the power supply line 706 and a drain connected to the anode of the light emitting element 703. The cathode of the light emitting element 703 is connected to the counter electrode 707. The capacitor 702 is provided so as to hold a potential difference between the gate and the source of the driving transistor 701. In addition, a predetermined voltage is applied to each of the power supply line 706 and the counter electrode 707 from the power supply, and has a potential difference from each other.

走査線７０５の信号によりスイッチング用トランジスタ７００がオンになると、信号線７０４に入力されたビデオ信号が駆動用トランジスタ７０１のゲートに入力される。この入力されたビデオ信号の電位と電源線７０６の電位差が駆動用トランジスタ７０１のゲート・ソース間電圧Ｖｇｓとなり、発光素子７０３に電流が供給され、発光素子７０３が発光する。   When the switching transistor 700 is turned on by the signal of the scanning line 705, the video signal input to the signal line 704 is input to the gate of the driving transistor 701. The difference between the potential of the input video signal and the power supply line 706 becomes the gate-source voltage Vgs of the driving transistor 701, current is supplied to the light emitting element 703, and the light emitting element 703 emits light.

ところで、例えば、ポリシリコンを用いたトランジスタは、電界効果移動度が高く、オン電流が大きいので、発光装置のトランジスタとして適している。また、ポリシリコンを用いたトランジスタは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。   By the way, for example, a transistor using polysilicon is suitable as a transistor of a light-emitting device because it has high field-effect mobility and high on-state current. In addition, a transistor using polysilicon has a problem that its characteristics are likely to vary due to defects formed in crystal grain boundaries.

図７に示した画素において、駆動用トランジスタ７０１のドレイン電流が画素毎にばらつくと、ビデオ信号の電位が同じであっても駆動用トランジスタ７０１のドレイン電流が画素間で異なり、結果的に発光素子７０３の輝度ムラが生じてしまうという問題があった。   In the pixel shown in FIG. 7, when the drain current of the driving transistor 701 varies from pixel to pixel, the drain current of the driving transistor 701 differs between pixels even if the potential of the video signal is the same. As a result, the light emitting element There is a problem in that uneven brightness of 703 occurs.

ドレイン電流のばらつきを抑制する手段として、特願２００３−００８７１９号で提案した、駆動用トランジスタ７０１のＬ／Ｗ（Ｌ：チャネル長、Ｗ：チャネル幅）を大きくする方法がある。ここで、駆動用トランジスタ７０１の飽和領域におけるドレイン電流Ｉｄｓは式（１）で与えられる。   As means for suppressing variations in drain current, there is a method proposed in Japanese Patent Application No. 2003-008719 for increasing L / W (L: channel length, W: channel width) of the driving transistor 701. Here, the drain current Ids in the saturation region of the driving transistor 701 is given by Expression (1).

Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）２／２・・・（１） Ids = β (Vgs-Vth) 2/2 ··· (1)

式１から、駆動用トランジスタ７０１の飽和領域におけるドレイン電流ＩｄｓはＶｇｓの僅かな変化に対しても流れる電流に大きく影響するため、発光素子７０３が発光している期間に駆動用トランジスタ７０１のゲート・ソース間に保持した電圧Ｖｇｓが変化しないように注意する必要がある。そのためには駆動用トランジスタ７０１のゲート・ソース間に設けられた容量素子７０２の容量を大きくすることや、スイッチング用トランジスタ７００のオフ電流を低く抑える必要がある。   From Equation 1, since the drain current Ids in the saturation region of the driving transistor 701 greatly affects the flowing current even with a slight change in Vgs, the gate current of the driving transistor 701 is reduced during the period when the light emitting element 703 emits light. Care must be taken so that the voltage Vgs held between the sources does not change. For that purpose, it is necessary to increase the capacitance of the capacitor 702 provided between the gate and the source of the driving transistor 701 and to keep the off-state current of the switching transistor 700 low.

スイッチング用トランジスタ７００のオフ電流を低く抑えること、且つ、大きな容量を充電するためにオン電流を高くすること、両方を満たすことはトランジスタ作製プロセスにおいては難しい課題である。   It is a difficult problem in the transistor manufacturing process to keep both the off-state current of the switching transistor 700 low and the on-state current high to charge a large capacity.

また、スイッチング用トランジスタ７００のスイッチングや信号線、走査線の電位の変化等に伴い、駆動用トランジスタ７０１のＶｇｓが変化してしまうという問題もある。これは、駆動用トランジスタ７０１のゲートにつく寄生容量によるものである。   In addition, there is a problem that Vgs of the driving transistor 701 changes with the switching of the switching transistor 700 and the change in potential of the signal line and the scanning line. This is due to the parasitic capacitance attached to the gate of the driving transistor 701.

本発明は上述した問題に鑑み、スイッチング用トランジスタ７００のオフ電流を低く抑える必要はなく、容量素子７０２の容量も大きくする必要はなく、寄生容量による影響も受けにくい、且つ、駆動用トランジスタ７０１の特性のばらつきに起因する、画素間における発光素子７０３の輝度ムラを抑えることができる発光装置及び素子基板の提案を課題とする。   In view of the above-described problems, the present invention does not require the switching transistor 700 to have a low off-state current, does not need to increase the capacitance of the capacitor 702, is not easily affected by parasitic capacitance, and It is an object of the present invention to provide a light-emitting device and an element substrate that can suppress luminance unevenness of the light-emitting element 703 between pixels due to variation in characteristics.

本発明では、駆動用トランジスタのゲートの電位は固定し、前記駆動用トランジスタは飽和領域で動作させ、常に電流を流せる状態にしておく。前記駆動用トランジスタと直列に線形領域で動作する電流制御用トランジスタを配し、スイッチング用トランジスタを介して画素の発光、非発光の信号を伝えるビデオ信号を前記電流制御用トランジスタのゲートに入力する。   In the present invention, the gate potential of the driving transistor is fixed, and the driving transistor is operated in a saturation region so that a current can always flow. A current control transistor operating in a linear region is arranged in series with the driving transistor, and a video signal for transmitting a light emission / non-light emission signal of the pixel is input to the gate of the current control transistor via the switching transistor.

前記電流制御用トランジスタは線形領域で動作するため前記電流制御用トランジスタのソース・ドレイン間電圧Ｖｄｓは小さく、前記電流制御用トランジスタのゲート・ソース間電圧Ｖｇｓの僅かな変動は、発光素子に流れる電流に影響しない。発光素子に流れる電流は飽和領域で動作する前記駆動用トランジスタにより決定される。   Since the current control transistor operates in a linear region, the voltage Vds between the source and the drain of the current control transistor is small, and a slight change in the gate-source voltage Vgs of the current control transistor is caused by the current flowing through the light emitting element. Does not affect. The current flowing through the light emitting element is determined by the driving transistor operating in the saturation region.

電流制御用トランジスタのゲート・ソース間に設けられた容量素子の容量を大きくしたり、スイッチング用トランジスタのオフ電流を低く抑えたりしなくても、発光素子に流れる電流に影響しない。また、電流制御用トランジスタのゲートにつく寄生容量による影響も受けない。このため、ばらつき要因が減り、画質を大いに高めることができる。   Even if the capacitance of the capacitor provided between the gate and source of the current control transistor is not increased or the off-state current of the switching transistor is not reduced, the current flowing through the light emitting element is not affected. Further, it is not affected by the parasitic capacitance attached to the gate of the current control transistor. For this reason, variation factors can be reduced and the image quality can be greatly improved.

また、スイッチング用トランジスタはオフ電流を低く抑える必要がないため、トランジスタ作製プロセスを簡略化することができ、コスト削減、歩留まり向上に大きく貢献することができる。   In addition, since the switching transistor does not need to have low off-state current, the transistor manufacturing process can be simplified, which can greatly contribute to cost reduction and yield improvement.

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.

（実施の形態１）
図１に、本発明の発光装置が有する画素の一実施形態を示す。図１に示す画素は、発光素子１０４と、ビデオ信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ）１０１と、発光素子１０４に流れる電流値を制御する駆動用トランジスタ１０２、発光素子１０４への電流の供給を制御する電流制御用トランジスタ１０３とを有している。さらに本実施の形態のように、ビデオ信号の電位を保持するための容量素子１０５を画素に設けても良い。 (Embodiment 1)
FIG. 1 shows an embodiment of a pixel included in a light emitting device of the present invention. A pixel shown in FIG. 1 includes a light-emitting element 104, a transistor (switching transistor) 101 used as a switching element for controlling input of a video signal to the pixel, and a driving transistor that controls a current value flowing through the light-emitting element 104. 102, and a current control transistor 103 that controls supply of current to the light emitting element 104. Further, as in this embodiment, a capacitor 105 for holding the potential of the video signal may be provided in the pixel.

駆動用トランジスタ１０２及び電流制御用トランジスタ１０３は同じ極性を有する。本発明では、駆動用トランジスタ１０２を飽和領域で、電流制御用トランジスタ１０３を線形領域で動作させる。   The driving transistor 102 and the current control transistor 103 have the same polarity. In the present invention, the driving transistor 102 is operated in the saturation region, and the current control transistor 103 is operated in the linear region.

また、駆動用トランジスタ１０２のＬをＷより長く、電流制御用トランジスタ１０３のＬをＷと同じか、それより短くてもよい。より望ましくは、駆動用トランジスタ１０２のＷに対するＬの比が５以上にするとよい。また、駆動用トランジスタ１０２のチャネル長をＬ１、チャネル幅をＷ１、電流制御用トランジスタ１０３のチャネル長をＬ２、チャネル幅をＷ２とすると、Ｌ１／Ｗ１：Ｌ２／Ｗ２＝Ｘ：１のとき、Ｘは５以上６０００以下とするのが望ましい。例としては、Ｌ１／Ｗ１＝５００μｍ／３μｍ、Ｌ２／Ｗ２＝３μｍ／１００μｍという場合が挙げられる。   Further, L of the driving transistor 102 may be longer than W, and L of the current control transistor 103 may be equal to or shorter than W. More preferably, the ratio of L to W of the driving transistor 102 is 5 or more. Further, when the channel length of the driving transistor 102 is L1, the channel width is W1, the channel length of the current control transistor 103 is L2, and the channel width is W2, when L1 / W1: L2 / W2 = X: 1, X Is preferably 5 or more and 6000 or less. Examples include L1 / W1 = 500 μm / 3 μm and L2 / W2 = 3 μm / 100 μm.

また、駆動用トランジスタ１０２にはエンハンスメント型トランジスタを用いてもよいし、ディプリーション型トランジスタを用いてもよい。   The driving transistor 102 may be an enhancement type transistor or a depletion type transistor.

また、スイッチング用トランジスタ１０１はＮ型トランジスタを用いてもよいし、Ｐ型トランジスタを用いてもよい。   The switching transistor 101 may be an N-type transistor or a P-type transistor.

スイッチング用トランジスタ１０１のゲートは、走査線Ｇｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ１０１のソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方が電流制御用トランジスタ１０３のゲートに接続されている。駆動用トランジスタ１０２のゲートは第２の電源線Ｗｉ（ｉ＝１〜ｘ）に接続されている。そして駆動用トランジスタ１０２及び電流制御用トランジスタ１０３は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）から供給される電流が、駆動用トランジスタ１０２及び電流制御用トランジスタ１０３のドレイン電流として発光素子１０４に供給されるように、第１の電源線Ｖｉ（ｉ＝１〜ｘ）、発光素子１０４と接続されている。本実施の形態では、電流制御用トランジスタ１０３のソースが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、駆動用トランジスタ１０２のドレインが発光素子１０４の画素電極に接続される。   The gate of the switching transistor 101 is connected to the scanning line Gj (j = 1 to y). One of the source and the drain of the switching transistor 101 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate of the current control transistor 103. The gate of the driving transistor 102 is connected to the second power supply line Wi (i = 1 to x). In the driving transistor 102 and the current control transistor 103, the current supplied from the first power supply line Vi (i = 1 to x) is used as the drain current of the driving transistor 102 and the current control transistor 103. Are connected to the first power supply line Vi (i = 1 to x) and the light emitting element 104. In this embodiment mode, the source of the current control transistor 103 is connected to the first power supply line Vi (i = 1 to x), and the drain of the driving transistor 102 is connected to the pixel electrode of the light emitting element 104.

なお駆動用トランジスタ１０２のソースを第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続し、電流制御用トランジスタ１０３のドレインを発光素子１０４の画素電極に接続してもよい。   Note that the source of the driving transistor 102 may be connected to the first power supply line Vi (i = 1 to x), and the drain of the current control transistor 103 may be connected to the pixel electrode of the light-emitting element 104.

発光素子１０４は陽極と陰極との間に設けられた電界発光層とからなる。図１のように、陽極が駆動用トランジスタ１０２と接続している場合、陽極が画素電極、陰極が対向電極となる。発光素子１０４の対向電極と、第１の電源線Ｖｉ（ｉ＝１〜ｘ）のそれぞれには、発光素子１０４に順バイアス方向の電流が供給されるように、電位差が設けられている。なお、対向電極は第３の電源線に接続されている。   The light emitting element 104 includes an electroluminescent layer provided between an anode and a cathode. As shown in FIG. 1, when the anode is connected to the driving transistor 102, the anode serves as a pixel electrode and the cathode serves as a counter electrode. A potential difference is provided between the counter electrode of the light emitting element 104 and each of the first power supply lines Vi (i = 1 to x) so that a forward bias current is supplied to the light emitting element 104. The counter electrode is connected to the third power supply line.

容量素子１０５が有する２つの電極は、一方は第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されており、もう一方は電流制御用トランジスタ１０３のゲートに接続されている。容量素子１０５はスイッチング用トランジスタ１０１が非選択状態（オフ状態）にある時、容量素子１０５の電極間の電位差を保持するために設けられている。なお図１では容量素子１０５を設ける構成を示したが、本発明はこの構成に限定されず、容量素子１０５を設けない構成にしても良い。   One of the two electrodes of the capacitor 105 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate of the current control transistor 103. The capacitor 105 is provided to hold a potential difference between the electrodes of the capacitor 105 when the switching transistor 101 is in a non-selected state (off state). Note that FIG. 1 illustrates a structure in which the capacitor 105 is provided; however, the present invention is not limited to this structure, and the capacitor 105 may be omitted.

図１では駆動用トランジスタ１０２および電流制御用トランジスタ１０３をＰ型トランジスタとし、駆動用トランジスタ１０２のドレインと発光素子１０４の陽極とを接続した。逆に駆動用トランジスタ１０２および電流制御用トランジスタ１０３をＮ型トランジスタとするならば、駆動用トランジスタ１０２のソースと発光素子１０４の陰極とを接続する。この場合、発光素子１０４の陰極が画素電極、陽極が対向電極となる。   In FIG. 1, the driving transistor 102 and the current control transistor 103 are P-type transistors, and the drain of the driving transistor 102 and the anode of the light emitting element 104 are connected. Conversely, if the driving transistor 102 and the current control transistor 103 are N-type transistors, the source of the driving transistor 102 and the cathode of the light emitting element 104 are connected. In this case, the cathode of the light emitting element 104 is a pixel electrode, and the anode is a counter electrode.

次に、図１に示した画素の駆動方法について説明する。図１に示す画素は、その動作を書き込み期間、データ保持期間とに分けて説明することができる。   Next, a method for driving the pixel shown in FIG. 1 will be described. The operation of the pixel illustrated in FIG. 1 can be described by being divided into a writing period and a data holding period.

まず書き込み期間において走査線Ｇｊ（ｊ＝１〜ｙ）が選択されると、走査線Ｇｊ（ｊ＝１〜ｙ）にゲートが接続されているスイッチング用トランジスタ１０１がオンになる。そして、信号線Ｓｉ（ｉ＝１〜ｘ）に入力されたビデオ信号が、スイッチング用トランジスタ１０１を介して電流制御用トランジスタ１０３のゲートに入力される。なお、駆動用トランジスタ１０２はゲートが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されているため、常にオン状態である。   First, when the scanning line Gj (j = 1 to y) is selected in the writing period, the switching transistor 101 whose gate is connected to the scanning line Gj (j = 1 to y) is turned on. The video signal input to the signal line Si (i = 1 to x) is input to the gate of the current control transistor 103 via the switching transistor 101. Note that the gate of the driving transistor 102 is always on because the gate is connected to the first power supply line Vi (i = 1 to x).

ビデオ信号によって電流制御用トランジスタ１０３がオンになる場合は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）を介して電流が発光素子１０４に供給される。このとき電流制御用トランジスタ１０３は線形領域で動作しているため、発光素子１０４に流れる電流は、飽和領域で動作する駆動用トランジスタ１０２と発光素子１０４の電圧電流特性によって決まる。そして発光素子１０４は、供給される電流に見合った高さの輝度で発光する。   When the current control transistor 103 is turned on by the video signal, a current is supplied to the light emitting element 104 via the first power supply line Vi (i = 1 to x). At this time, since the current control transistor 103 operates in the linear region, the current flowing through the light-emitting element 104 is determined by the voltage-current characteristics of the driving transistor 102 and the light-emitting element 104 operating in the saturation region. Then, the light emitting element 104 emits light with a luminance with a height corresponding to the supplied current.

またビデオ信号によって電流制御用トランジスタ１０３がオフになる場合は、発光素子１０４への電流の供給は行なわれず、発光素子１０４は発光しない。   When the current control transistor 103 is turned off by the video signal, no current is supplied to the light emitting element 104 and the light emitting element 104 does not emit light.

データ保持期間では、走査線Ｇｊ（ｊ＝１〜ｙ）の電位を制御することでスイッチング用トランジスタ１０１をオフにし、書き込み期間において書き込まれたビデオ信号の電位を保持する。書き込み期間において電流制御用トランジスタ１０３をオンにした場合、ビデオ信号の電位は容量素子１０５によって保持されているので、発光素子１０４への電流の供給は維持されている。逆に、書き込み期間において電流制御用トランジスタ１０３をオフにした場合、ビデオ信号の電位は容量素子１０５によって保持されているので、発光素子１０４への電流の供給は行なわれていない。   In the data holding period, the switching transistor 101 is turned off by controlling the potential of the scanning line Gj (j = 1 to y), and the potential of the video signal written in the writing period is held. When the current control transistor 103 is turned on in the writing period, the potential of the video signal is held by the capacitor 105, so that supply of current to the light-emitting element 104 is maintained. On the other hand, when the current control transistor 103 is turned off in the writing period, the potential of the video signal is held by the capacitor 105, so that no current is supplied to the light-emitting element 104.

なお素子基板は、本発明の発光装置を作製する過程における、発光素子が形成される前の一形態に相当する。   Note that the element substrate corresponds to one mode before the light-emitting element is formed in the process of manufacturing the light-emitting device of the present invention.

本発明の発光装置において用いられるトランジスタは、単結晶シリコンを用いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。また本発明の発光装置の画素に設けられたトランジスタは、シングルゲート構造を有していても良いし、ダブルゲート構造やそれ以上のゲート電極を有するマルチゲート構造であっても良い。   The transistor used in the light-emitting device of the present invention may be a transistor formed using single crystal silicon, a transistor using SOI, or a thin film transistor using polycrystalline silicon or amorphous silicon. It may be. Further, a transistor using an organic semiconductor or a transistor using carbon nanotubes may be used. In addition, the transistor provided in the pixel of the light-emitting device of the present invention may have a single gate structure, a double gate structure, or a multi-gate structure having more gate electrodes.

上記構成により、電流制御用トランジスタ１０３は線形領域で動作するため電流制御用トランジスタ１０３のソース・ドレイン間電圧Ｖｄｓは小さく、電流制御用トランジスタ１０３のゲート・ソース間電圧Ｖｇｓの僅かな変動は、発光素子１０４に流れる電流に影響しない。発光素子１０４に流れる電流は飽和領域で動作する駆動用トランジスタ１０２により決定される。よって、電流制御用トランジスタ１０３のゲート・ソース間に設けられた容量素子１０５の容量を大きくしたり、スイッチング用トランジスタ１０１のオフ電流を低く抑えなくても、発光素子１０４に流れる電流に影響しない。また、電流制御用トランジスタ１０３のゲートにつく寄生容量による影響も受けない。このため、ばらつき要因が減り、画質を大いに高めることができる。   With the above configuration, since the current control transistor 103 operates in a linear region, the source-drain voltage Vds of the current control transistor 103 is small, and a slight variation in the gate-source voltage Vgs of the current control transistor 103 causes light emission. The current flowing in the element 104 is not affected. The current flowing through the light emitting element 104 is determined by the driving transistor 102 operating in the saturation region. Therefore, even if the capacitance of the capacitor 105 provided between the gate and the source of the current control transistor 103 is not increased or the off-state current of the switching transistor 101 is not reduced, the current flowing through the light emitting element 104 is not affected. Further, it is not affected by the parasitic capacitance attached to the gate of the current control transistor 103. For this reason, variation factors can be reduced and the image quality can be greatly improved.

なおアクティブマトリクス型の発光装置は、ビデオ信号の入力後も発光素子への電流の供給をある程度維持することができるので、パネルの大型化、高精細化に柔軟に対応することができ、今後の主流となりつつある。具体的に提案されている、アクティブマトリクス型発光装置における画素の構成は、発光装置のメーカーによって異なっており、それぞれに特色のある技術的工夫が凝らされている。図２２に、アクティブマトリクス型の発光装置における駆動方法の分類を、体系的に示す。   Note that the active matrix light-emitting device can maintain current supply to the light-emitting element to some extent even after video signals are input, so it can flexibly cope with the increase in size and definition of panels. It is becoming mainstream. Specifically, the configuration of the pixels in the active matrix light-emitting device that has been proposed differs depending on the manufacturer of the light-emitting device, and each has its own technical ideas. FIG. 22 systematically shows the classification of driving methods in an active matrix light-emitting device.

図２２に示すように、アクティブマトリクス型の発光装置における駆動方法は、大まかに、ビデオ信号がデジタルのものと、アナログのものとに分類できる。そしてアナログに分類される発光装置は、さらに、発光素子に流す電流値をアナログ的に変調させる電流変調と、インバータのオンとオフの長さを変化させることで、階調を表現する時間変調とに分類される。電流変調の発光装置は、Ｔｒ特性補正回路ありのものと、なしのものに分類できる。Ｔｒ特性補正回路とは、駆動用トランジスタの特性ばらつきを補正する回路であり、閾値のみ補正する回路や電流値（閾値、移動度等すべて含む）を補正する回路がある。   As shown in FIG. 22, the driving method in the active matrix light-emitting device can be roughly classified into a digital video signal and an analog video signal. The light-emitting device classified as analog further includes current modulation for analog-modulating the current value flowing through the light-emitting element, and time modulation for expressing gradation by changing the on and off lengths of the inverter. are categorized. Current modulation light-emitting devices can be classified into those with and without a Tr characteristic correction circuit. The Tr characteristic correction circuit is a circuit that corrects variations in characteristics of driving transistors, and includes a circuit that corrects only a threshold value and a circuit that corrects a current value (including all threshold values, mobility, and the like).

電流変調に分類されるＴｒ特性補正回路ありの発光装置は、さらに電圧プログラミングで閾値補正をするものと、電流プログラミングで電流値補正をするものとに分類される。電圧プログラミングは、ビデオ信号を電圧で入力し、駆動用トランジスタの閾値のばらつきを補正するものである。一方、電流プログラミングは、駆動用トランジスタの電流値（閾値、移動度もすべて含む）のばらつきを補正するものである。ビデオ信号は電流で入力する。発光素子は電流駆動素子であり、電流によって発光輝度が決まるのでデータとして電流値を用いた方が直接的である。   Light-emitting devices with a Tr characteristic correction circuit classified as current modulation are further classified into those that perform threshold correction by voltage programming and those that perform current value correction by current programming. In voltage programming, a video signal is input as a voltage, and variations in threshold values of driving transistors are corrected. On the other hand, current programming corrects variations in current values (including threshold values and mobility) of driving transistors. The video signal is input as a current. Since the light emitting element is a current driving element, and the luminance of light emission is determined by the current, it is more direct to use the current value as data.

そして、電流プログラミングで電流値補正をする発光装置は、さらに電流ミラー型と、電流ミラーを用いないタイプに分類される。電流ミラー型は、カレントミラー回路を利用したピクセル回路で、電流を設定するトランジスタと発光素子への電流供給を行うトランジスタを別々に配置する。ミラーとなる２つのトランジスタの特性が揃っていることが大前提となる。電流ミラーを用いないタイプの発光装置は、カレントミラー回路を用いず、１つのトランジスタで電流設定と発光素子への電流供給を行う。   The light emitting device that corrects the current value by current programming is further classified into a current mirror type and a type that does not use a current mirror. The current mirror type is a pixel circuit using a current mirror circuit, in which a transistor for setting a current and a transistor for supplying a current to a light emitting element are separately arranged. The main premise is that the characteristics of the two transistors serving as mirrors are uniform. A light emitting device of a type that does not use a current mirror does not use a current mirror circuit and performs current setting and current supply to the light emitting element with one transistor.

一方、デジタルに分類される発光装置は、面積階調と時間諧調に分類される。面積階調は画素内にサブピクセルを設け、その発光面積に１：２：４：８：…のように重みをつけて、その選択により階調表示を行うものである。時間諧調は、１フレームを幾つかのサブフレームに分け、それぞれの発光時間に１：２：４：８：…のように重みをつけ、その選択によって階調表示を行うものである。   On the other hand, light emitting devices classified as digital are classified into area gradation and time gradation. In the area gradation, subpixels are provided in a pixel, and the light emission area is weighted as 1: 2: 4: 8:..., And gradation display is performed by selection. In the time gradation, one frame is divided into several sub-frames, and the light emission times are given weights such as 1: 2: 4: 8:.

時間諧調は、ＤＰＳ （Ｄｉｓｐｌａｙ Ｐｅｒｉｏｄ Ｓｅｐａｒａｔｅｄ）駆動と、ＳＥＳ （Ｓｉｍｕｌｔａｎｅｏｕｓ Ｅｒａｓｉｎｇ Ｓｃａｎ）駆動とに分類される。ＤＰＳ駆動は、サブフレームがそれぞれ、データ書き込み期間（Ａｄｄｒｅｓｓｉｎｇ Ｐｅｒｉｏｄ）と発光期間（Ｌｉｇｈｔｉｎｇ Ｐｅｒｉｏｄ）の２つの部分より構成される。ＤＰＳ駆動については、”Ｍ． Ｍｉｚｕｋａｍｉ ｅｔ ａｌ．， ６−Ｂｉｔ Ｄｉｇｉｔａｌ ＶＧＡ ＯＬＥＤ， ＳＩＤ ’００ Ｄｉｇｅｓｔ， ｐ． ９１２”に記載されている。ＳＥＳ駆動は、消去用トランジスタを用いることで、データ書き込み期間と発光期間を重ねることができ、発光素子の発光期間を長くすることができる。ＳＥＳ駆動については、”Ｋ． Ｉｎｕｋａｉ ｅｔ ａｌ．， ４．０−ｉｎ． ＴＦＴ−ＯＬＥＤ Ｄｉｓｐｌａｙｓ ａｎｄ ａ Ｎｏｖｅｌ Ｄｉｇｉｔａｌ Ｄｒｉｖｉｎｇ Ｍｅｔｈｏｄ， ＳＩＤ ’００ Ｄｉｇｅｓｔ， ｐ． ９２４”に記載されている。   Time gradation is classified into DPS (Display Period Separated) driving and SES (Simultaneous Erasing Scan) driving. In DPS driving, each subframe is composed of two parts, a data writing period (Addressing Period) and a light emitting period (Lighting Period). The DPS drive is described in “M. Mizukami et al., 6-Bit Digital VGA OLED, SID '00 Digest, p. 912”. In the SES drive, by using an erasing transistor, the data writing period and the light emission period can be overlapped, and the light emission period of the light emitting element can be extended. The SES driving is described in “K. Inukai et al., 4.0-in. TFT-OLED Displays and a Novel Digital Driving Method, SID '00 Digest, p. 924”.

ＳＥＳ駆動はさらに、定電流駆動と定電圧駆動とに分類される。定電流駆動は発光素子を一定電流で駆動するものであり、発光素子の抵抗変化によらず、一定電流が流れる。定電圧駆動は、発光素子を一定電圧で駆動するものである。   SES driving is further classified into constant current driving and constant voltage driving. In the constant current driving, the light emitting element is driven with a constant current, and a constant current flows regardless of the resistance change of the light emitting element. In the constant voltage drive, the light emitting element is driven at a constant voltage.

定電流駆動の発光装置は、さらにＴｒ特性補正回路ありのものと、なしのものとに分類される。Ｔｒ特性補正回路ありの発光装置は、国際公開番号ＷＯ０３／０２７９９７に記載されている発光装置の駆動（ＣＣＴ１）のものと、特願２００２−０５６５５５号公報に記載されている発光装置の駆動（ＣＣＳＰ）のものとがある。Ｔｒ特性補正回路なしの発光装置は、さらに、駆動Ｔｒ ロングチャネル長のものと、発光時ゲート電位固定法のものとに分類される。駆動Ｔｒ ロングチャネル長については、特願２００２−０２５０６５号公報に記載されている。駆動Ｔｒ ロングチャネル長は、定電流駆動時の駆動用トランジスタの特性ばらつきを抑制するものである。ゲート長を超ロングにすることで、閾値近傍のＶｇｓを使わないため各画素の発光素子に流れる電流値のばらつきを低減できる。   The constant current drive light emitting devices are further classified into those having a Tr characteristic correction circuit and those having no Tr characteristic correction circuit. The light emitting device with a Tr characteristic correction circuit includes a light emitting device driving (CCT1) described in International Publication No. WO03 / 027997 and a light emitting device driving (CCSP) described in Japanese Patent Application No. 2002-056555. ) The light emitting devices without the Tr characteristic correction circuit are further classified into those having a driving Tr long channel length and those having a gate potential fixing method during light emission. The driving Tr long channel length is described in Japanese Patent Application No. 2002-025065. The driving Tr long channel length suppresses variation in characteristics of the driving transistor during constant current driving. By making the gate length very long, Vgs in the vicinity of the threshold value is not used, so that variation in the value of the current flowing through the light emitting element of each pixel can be reduced.

発光時ゲート電位固定法は、発光素子の発光期間、駆動用トランジスタのゲートを駆動用トランジスタがオンする電位で固定することで、駆動用トランジスタのＶｇｓを一定にし、表示不良を改善するものである。データは駆動用トランジスタと直列に配置された電流制御用トランジスタのゲートに入力される。そして発光時ゲート電位固定法の発光装置の発光装置にも、駆動Ｔｒ ロングチャネル長のものがある。本発明の発光装置は、発光時ゲート電位固定法の駆動Ｔｒ ロングチャネル長に分類される。   In the light emission gate potential fixing method, the Vgs of the driving transistor is fixed at a potential at which the driving transistor is turned on during the light emitting period of the light emitting element, thereby improving the display defect. . Data is input to the gate of a current control transistor arranged in series with the driving transistor. Some light emitting devices of the light emitting device using the gate potential fixing method at the time of light emission have a driving Tr long channel length. The light-emitting device of the present invention is classified into the drive Tr long channel length method of the gate potential fixing method during light emission.

図２３に、ビデオ信号がデジタルの発光装置において、ビデオ信号が電圧を用いているのか、電流を用いているのかで分類した、駆動方法の一覧を示す。図２３に示すように、発光素子の発光時において、画素に入力されるビデオ信号が定電圧（ＣＶ）のものと、定電流（ＣＣ）のものとがある。   FIG. 23 shows a list of driving methods classified according to whether the video signal uses voltage or current in the light emitting device whose video signal is digital. As shown in FIG. 23, when a light emitting element emits light, a video signal input to a pixel has a constant voltage (CV) and a constant current (CC).

ビデオ信号が定電圧（ＣＶ）のものには、発光素子に印加される電圧が一定のもの（ＣＶＣＶ）と、発光素子に流れる電流が一定のもの（ＣＶＣＣ）とがある。またビデオ信号が定電流（ＣＣ）のものには、発光素子に印加される電圧が一定のもの（ＣＣＣＶ）と、発光素子に流れる電流が一定のもの（ＣＣＣＣ）とがある。   A video signal having a constant voltage (CV) includes a constant voltage (CVCV) applied to the light emitting element and a constant current (CVCC) flowing through the light emitting element. Video signals having a constant current (CC) include a constant voltage applied to the light emitting element (CCCV) and a constant current flowing through the light emitting element (CCCC).

（実施の形態２）
本実施の形態では、本発明の発光装置が有する画素の、図１とは異なる形態について説明する。 (Embodiment 2)
In this embodiment mode, a mode different from that of FIG.

図２に示す画素は、発光素子２０４と、スイッチング用トランジスタ２０１と、駆動用トランジスタ２０２と、電流制御用トランジスタ２０３と、電流制御用トランジスタ２０３を強制的にオフするためのトランジスタ（消去用トランジスタ）２０６とを有している。上記素子に加えて容量素子２０５を画素に設けても良い。   2 includes a light emitting element 204, a switching transistor 201, a driving transistor 202, a current control transistor 203, and a transistor for forcibly turning off the current control transistor 203 (erasing transistor). 206. In addition to the above elements, a capacitor 205 may be provided in the pixel.

駆動用トランジスタ２０２及び電流制御用トランジスタ２０３は同じ極性を有する。本発明では、駆動用トランジスタ２０２を飽和領域で、電流制御用トランジスタ２０３を線形領域で動作させる。   The driving transistor 202 and the current control transistor 203 have the same polarity. In the present invention, the driving transistor 202 is operated in the saturation region, and the current control transistor 203 is operated in the linear region.

また、駆動用トランジスタ２０２のＬをＷより長く、電流制御用トランジスタ２０３のＬをＷと同じか、それより短くてもよい。より望ましくは、駆動用トランジスタ２０２のＷに対するＬの比が５以上にするとよい。   Further, L of the driving transistor 202 may be longer than W, and L of the current control transistor 203 may be equal to or shorter than W. More preferably, the ratio of L to W of the driving transistor 202 is 5 or more.

また、駆動用トランジスタ２０２にはエンハンスメント型トランジスタを用いてもよいし、ディプリーション型トランジスタを用いてもよい。   Further, an enhancement type transistor or a depletion type transistor may be used as the driving transistor 202.

また、スイッチング用トランジスタ２０１及び消去用トランジスタ２０６はＮ型トランジスタを用いてもよいし、Ｐ型トランジスタを用いてもよい。   Further, the switching transistor 201 and the erasing transistor 206 may be N-type transistors or P-type transistors.

スイッチング用トランジスタ２０１のゲートは、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）に接続されている。スイッチング用トランジスタ２０１のソースとドレインは、一方が信号線Ｓｉ（ｉ＝１〜ｘ）に、もう一方が電流制御用トランジスタ２０３のゲートに接続されている。また消去用トランジスタ２０６のゲートは、第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）に接続されており、ソースとドレインは、一方が第１の電源線Ｖｉ（ｉ＝１〜ｘ）に、他方が電流制御用トランジスタ２０３のゲートに接続されている。駆動用トランジスタ２０２のゲートは第２の電源線Ｗｉ（ｉ＝１〜ｘ）に接続されている。そして駆動用トランジスタ２０２及び電流制御用トランジスタ２０３は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）から供給される電流が、駆動用トランジスタ２０２及び電流制御用トランジスタ２０３のドレイン電流として発光素子２０４に供給されるように、第１の電源線Ｖｉ（ｉ＝１〜ｘ）、発光素子２０４と接続されている。本実施の形態では、電流制御用トランジスタ２０３のソースが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、駆動用トランジスタ２０２のドレインが発光素子２０４の画素電極に接続される。   The gate of the switching transistor 201 is connected to the first scanning line Gaj (j = 1 to y). One of the source and drain of the switching transistor 201 is connected to the signal line Si (i = 1 to x), and the other is connected to the gate of the current control transistor 203. The gate of the erasing transistor 206 is connected to the second scanning line Gej (j = 1 to y), and one of the source and the drain is connected to the first power supply line Vi (i = 1 to x). The other is connected to the gate of the current control transistor 203. The gate of the driving transistor 202 is connected to the second power supply line Wi (i = 1 to x). In the driving transistor 202 and the current control transistor 203, the current supplied from the first power supply line Vi (i = 1 to x) is used as the drain current of the driving transistor 202 and the current control transistor 203. Are connected to the first power supply line Vi (i = 1 to x) and the light emitting element 204. In this embodiment mode, the source of the current control transistor 203 is connected to the first power supply line Vi (i = 1 to x), and the drain of the driving transistor 202 is connected to the pixel electrode of the light emitting element 204.

なお駆動用トランジスタ２０２のソースを第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続し、電流制御用トランジスタ２０３のドレインを発光素子２０４の画素電極に接続してもよい。   Note that the source of the driving transistor 202 may be connected to the first power supply line Vi (i = 1 to x), and the drain of the current control transistor 203 may be connected to the pixel electrode of the light emitting element 204.

発光素子２０４は陽極と陰極との間に設けられた電界発光層とからなる。図２のように陽極が駆動用トランジスタ２０２と接続している場合、陽極が画素電極、陰極が対向電極となる。発光素子２０４の対向電極と、第１の電源線Ｖｉ（ｉ＝１〜ｘ）のそれぞれには、発光素子２０４に順バイアス方向の電流が供給されるように、電位差が設けられている。なお、対向電極は第３の電源線に接続されている。   The light emitting element 204 includes an electroluminescent layer provided between the anode and the cathode. When the anode is connected to the driving transistor 202 as shown in FIG. 2, the anode is the pixel electrode and the cathode is the counter electrode. A potential difference is provided between the counter electrode of the light emitting element 204 and each of the first power supply lines Vi (i = 1 to x) so that a forward bias current is supplied to the light emitting element 204. The counter electrode is connected to the third power supply line.

容量素子２０５が有する２つの電極は、一方は第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されており、もう一方は電流制御用トランジスタ２０３のゲートに接続されている。   One of the two electrodes of the capacitor 205 is connected to the first power supply line Vi (i = 1 to x), and the other is connected to the gate of the current control transistor 203.

図２では駆動用トランジスタ２０２および電流制御用トランジスタ２０３をＰ型トランジスタとし、駆動用トランジスタ２０２のドレインと発光素子２０４の陽極とを接続した。逆に駆動用トランジスタ２０２および電流制御用トランジスタ２０３をＮ型トランジスタとするならば、駆動用トランジスタ２０２のソースと発光素子２０４の陰極とを接続する。この場合、発光素子２０４の陰極が画素電極、陽極が対向電極となる。   In FIG. 2, the driving transistor 202 and the current control transistor 203 are P-type transistors, and the drain of the driving transistor 202 and the anode of the light emitting element 204 are connected. Conversely, if the driving transistor 202 and the current control transistor 203 are N-type transistors, the source of the driving transistor 202 and the cathode of the light emitting element 204 are connected. In this case, the cathode of the light emitting element 204 is a pixel electrode, and the anode is a counter electrode.

図２に示す画素は、その動作を書き込み期間、データ保持期間、消去期間とに分けて説明することができる。書き込み期間とデータ保持期間におけるスイッチング用トランジスタ２０１、駆動用トランジスタ２０２及び電流制御用トランジスタ２０３の動作については、図１の場合と同様である。   The operation of the pixel illustrated in FIG. 2 can be described by being divided into a writing period, a data holding period, and an erasing period. The operations of the switching transistor 201, the driving transistor 202, and the current control transistor 203 in the writing period and the data holding period are the same as those in FIG.

図２１（Ａ）に、書き込み期間においてビデオ信号によって電流制御用トランジスタ２０３がオンの場合の動作を、図２１（Ｂ）に、書き込み期間において電流制御用トランジスタ２０３がオフの場合の動作を示す。また図２１（Ｃ）に、保持期間において電流制御用トランジスタ２０３がオンの場合の動作を、図２１（Ｄ）に、消去期間における動作を示す。なお、図２１（Ａ）〜図２１（Ｄ）では動作を分かり易くするために、スイッチング素子として用いるスイッチング用トランジスタ２０１と、電流制御用トランジスタ２０３と、消去用トランジスタ２０６とをスイッチとして示す。   FIG. 21A shows an operation when the current control transistor 203 is turned on by a video signal in the writing period, and FIG. 21B shows an operation when the current control transistor 203 is turned off in the writing period. FIG. 21C shows an operation when the current control transistor 203 is on in the holding period, and FIG. 21D shows an operation in the erasing period. 21A to 21D, a switching transistor 201 used as a switching element, a current control transistor 203, and an erasing transistor 206 are shown as switches for easy understanding of the operation.

まず書き込み期間において第１の走査線Ｇａｊ（ｊ＝１〜ｙ）が選択されると、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）にゲートが接続されているスイッチング用トランジスタ２０１がオンになる。そして、信号線Ｓｉ（ｉ＝１〜ｘ）に入力されたビデオ信号が、スイッチング用トランジスタ２０１を介して電流制御用トランジスタ２０３のゲートに入力される。なお、駆動用トランジスタ２０２はゲートが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続されているため、常にオン状態である。   First, when the first scanning line Gaj (j = 1 to y) is selected in the writing period, the switching transistor 201 whose gate is connected to the first scanning line Gaj (j = 1 to y) is turned on. Become. The video signal input to the signal line Si (i = 1 to x) is input to the gate of the current control transistor 203 via the switching transistor 201. Note that since the gate of the driving transistor 202 is connected to the first power supply line Vi (i = 1 to x), the driving transistor 202 is always on.

ビデオ信号によって電流制御用トランジスタ２０３がオンになる場合は、図２１（Ａ）に示すように、第１の電源線Ｖｉ（ｉ＝１〜ｘ）を介して電流が発光素子２０４に供給される。このとき電流制御用トランジスタ２０３は線形領域で動作しているため、発光素子２０４に流れる電流は、飽和領域で動作する駆動用トランジスタ２０２と発光素子２０４の電圧電流特性によって決まる。そして発光素子２０４は、供給される電流に見合った高さの輝度で発光する。   When the current control transistor 203 is turned on by a video signal, current is supplied to the light emitting element 204 through the first power supply line Vi (i = 1 to x) as shown in FIG. . At this time, since the current control transistor 203 operates in the linear region, the current flowing through the light-emitting element 204 is determined by the voltage-current characteristics of the driving transistor 202 and the light-emitting element 204 operating in the saturation region. Then, the light emitting element 204 emits light with a luminance corresponding to the supplied current.

また、図２１（Ｂ）に示すように、ビデオ信号によって電流制御用トランジスタ２０３がオフになる場合は、発光素子２０４への電流の供給は行なわれず、発光素子２０４は発光しない。   In addition, as illustrated in FIG. 21B, when the current control transistor 203 is turned off by a video signal, no current is supplied to the light-emitting element 204, and the light-emitting element 204 does not emit light.

データ保持期間では、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）の電位を制御することでスイッチング用トランジスタ２０１をオフにし、書き込み期間において書き込まれたビデオ信号の電位を保持する。書き込み期間において電流制御用トランジスタ２０３をオンにした場合、ビデオ信号の電位は容量素子２０５によって保持されているので、図２１（Ｃ）に示すように、発光素子２０４への電流の供給は維持されている。逆に、書き込み期間において電流制御用トランジスタ２０３をオフにした場合、ビデオ信号の電位は容量素子２０５によって保持されているので、発光素子２０４への電流の供給は行なわれていない。   In the data holding period, the switching transistor 201 is turned off by controlling the potential of the first scan line Gaj (j = 1 to y), and the potential of the video signal written in the writing period is held. When the current control transistor 203 is turned on in the writing period, the potential of the video signal is held by the capacitor 205, so that supply of current to the light-emitting element 204 is maintained as shown in FIG. ing. On the other hand, when the current control transistor 203 is turned off in the writing period, the potential of the video signal is held by the capacitor 205, so that no current is supplied to the light-emitting element 204.

消去期間では、図２１（Ｄ）に示すように、第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）が選択されて消去用トランジスタ２０６がオンになり、電源線Ｖｉ（ｉ＝１〜ｘ）の電位が消去用トランジスタ２０６を介して電流制御用トランジスタ２０３のゲートに与えられる。よって、電流制御用トランジスタ２０３がオフになるため、発光素子２０４に強制的に電流が供給されない状態を作り出すことができる。   In the erasing period, as shown in FIG. 21D, the second scanning line Gej (j = 1 to y) is selected, the erasing transistor 206 is turned on, and the power supply line Vi (i = 1 to x). Is applied to the gate of the current control transistor 203 through the erasing transistor 206. Accordingly, since the current control transistor 203 is turned off, a state in which no current is forcibly supplied to the light-emitting element 204 can be created.

以下に、本発明の実施例について記載する。   Examples of the present invention will be described below.

アクティブマトリクス型表示装置に本発明の画素構成が使用される場合、その構成と駆動について説明する。   When the pixel configuration of the present invention is used in an active matrix display device, the configuration and driving will be described.

図３に外部回路のブロック図とパネルの概略図を示す。   FIG. 3 shows a block diagram of the external circuit and a schematic diagram of the panel.

図３に示すように、アクティブマトリクス型表示装置は外部回路３００４及びパネル３０１０を有する。外部回路３００４はＡ／Ｄ変換部３００１、電源部３００２及び信号生成部３００３を有する。Ａ／Ｄ変換部３００１はアナログ信号で入力された映像データ信号をデジタル信号（ビデオ信号）に変換し、信号線駆動回路３００６へ供給する。電源部３００２はバッテリーやコンセントより供給された電源から、それぞれ所望の電圧値の電源を生成し、信号線駆動回路３００６、走査線駆動回路３００７、発光素子３０１１、信号生成部３００３等に供給する。信号生成部３００３には、電源、映像信号及び同期信号等が入力され、各種信号の変換を行う他、信号線駆動回路３００６及び走査線駆動回路３００７を駆動するためのクロック信号等を生成する。   As shown in FIG. 3, the active matrix display device includes an external circuit 3004 and a panel 3010. The external circuit 3004 includes an A / D conversion unit 3001, a power supply unit 3002, and a signal generation unit 3003. The A / D converter 3001 converts a video data signal input as an analog signal into a digital signal (video signal) and supplies the digital signal to the signal line driver circuit 3006. The power supply unit 3002 generates power having a desired voltage value from power supplied from a battery or an outlet, and supplies the power to the signal line driver circuit 3006, the scan line driver circuit 3007, the light emitting element 3011, the signal generator 3003, and the like. The signal generation unit 3003 receives a power source, a video signal, a synchronization signal, and the like, converts various signals, and generates a clock signal and the like for driving the signal line driver circuit 3006 and the scan line driver circuit 3007.

外部回路３００４からの信号及び電源はＦＰＣを通し、パネル３０１０内のＦＰＣ接続部３００５から内部回路等に入力される。   A signal and power from the external circuit 3004 are input to an internal circuit or the like from an FPC connection unit 3005 in the panel 3010 through the FPC.

また、パネル３０１０は基板３００８上に、ＦＰＣ接続部３００５、内部回路が配置され、また、発光素子３０１１を有する。内部回路は信号線駆動回路３００６、走査線駆動回路３００７及び画素部３００９を有する。図３には例として実施形態１に記載の画素を採用しているが、前記画素部３００９に本発明の実施形態に挙げたいずれかの画素構成を採用することができる。   In addition, the panel 3010 is provided with an FPC connection portion 3005 and an internal circuit over a substrate 3008 and includes a light emitting element 3011. The internal circuit includes a signal line driver circuit 3006, a scanning line driver circuit 3007, and a pixel portion 3009. In FIG. 3, the pixel described in Embodiment 1 is used as an example, but any of the pixel configurations described in the embodiment of the present invention can be used in the pixel portion 3009.

基板中央には画素部３００９が配置され、その周辺には、信号線駆動回路３００６及び走査線駆動回路３００７が配置されている。発光素子３０１１及び、前記発光素子の対向電極は画素部３００９全体面に形成されている。   A pixel portion 3009 is disposed at the center of the substrate, and a signal line driver circuit 3006 and a scanning line driver circuit 3007 are disposed around the pixel portion 3009. The light emitting element 3011 and the counter electrode of the light emitting element are formed over the entire surface of the pixel portion 3009.

より詳しく、図４に信号線駆動回路３００６のブロック図を示す。   More specifically, FIG. 4 is a block diagram of the signal line driver circuit 3006.

信号線駆動回路３００６はＤ−フリップフロップ４００１を複数段用いてなるシフトレジスタ４００２、データラッチ回路４００３、ラッチ回路４００４、レベルシフタ４００５及びバッファ４００６等を有する。   The signal line driver circuit 3006 includes a shift register 4002 using a plurality of stages of D flip-flops 4001, a data latch circuit 4003, a latch circuit 4004, a level shifter 4005, a buffer 4006, and the like.

入力される信号はクロック信号線（Ｓ−ＣＫ）、反転クロック信号線（Ｓ−ＣＫＢ）、スタートパルス（Ｓ−ＳＰ）、ビデオ信号（ＤＡＴＡ）及びラッチパルス（ＬａｔｃｈＰｕｌｓｅ）とする。   Input signals are a clock signal line (S-CK), an inverted clock signal line (S-CKB), a start pulse (S-SP), a video signal (DATA), and a latch pulse (LatchPulse).

まず、クロック信号、クロック反転信号及びスタートパルスのタイミングに従って、シフトレジスタ４００２より、順次サンプリングパルスが出力される。サンプリングパルスはデータラッチ回路４００３へ入力され、そのタイミングで、ビデオ信号を取り込み、保持する。この動作が一列目から順に行われる。   First, sampling pulses are sequentially output from the shift register 4002 in accordance with the timing of the clock signal, the clock inversion signal, and the start pulse. The sampling pulse is input to the data latch circuit 4003, and the video signal is captured and held at that timing. This operation is performed in order from the first row.

最終段のデータラッチ回路４００３においてビデオ信号の保持が完了すると、水平帰線期間中にラッチパルスが入力され、データラッチ回路４００３において保持されているビデオ信号は一斉にラッチ回路４００４へと転送される。その後、レベルシフタ４００５においてレベルシフトされ、バッファ４００６において整形された後、信号線Ｓ１からＳｎへ一斉に出力される。その際、走査線駆動回路３００７によって選択された行の画素へ、Ｈレベル、Ｌレベルが入力され、発光素子３０１１の発光、非発光を制御する。   When the data latch circuit 4003 in the final stage completes holding the video signal, a latch pulse is input during the horizontal blanking period, and the video signals held in the data latch circuit 4003 are transferred to the latch circuit 4004 all at once. . Thereafter, the level shifter 4005 shifts the level, the buffer 4006 shapes the signal, and the signals are simultaneously output from the signal lines S1 to Sn. At that time, the H level and the L level are input to the pixels in the row selected by the scan line driver circuit 3007, and light emission and non-light emission of the light emitting element 3011 are controlled.

本実施例にて示したアクティブマトリクス型表示装置はパネル３０１０と外部回路３００４が独立されているが、これらを同一基板上に一体形成して作製してもよい。また、表示装置は例として、ＯＬＥＤを使用したものとしたが、ＯＬＥＤ以外の発光素子を利用した発光装置でもよい。また、信号線駆動回路３００６内にレベルシフタ４００５及びバッファ４００６が無くてもよい。   In the active matrix display device shown in this embodiment, the panel 3010 and the external circuit 3004 are independent, but they may be formed integrally on the same substrate. The display device uses an OLED as an example, but may be a light emitting device using a light emitting element other than the OLED. Further, the level shifter 4005 and the buffer 4006 may not be provided in the signal line driver circuit 3006.

本実施例では、図２に示した画素の、上面図の一実施例について説明する。図５に本実施例の画素の上面図を示す。   In this embodiment, an example of a top view of the pixel shown in FIG. 2 will be described. FIG. 5 shows a top view of the pixel of this embodiment.

５００１は信号線、５００２は第１の電源線、５０１１は第２の電源線に相当し、５００４は第１の走査線、５００３は第２の走査線に相当する。本実施例では、信号線５００１と第１の電源線５００２と第２の電源線５０１１は同じ導電膜で形成し、第１の走査線５００４と第２の走査線５００３は同じ導電膜で形成する。また５００５はスイッチング用トランジスタであり、第１の走査線５００４の一部がそのゲート電極として機能する。また５００６は消去用トランジスタであり、第２の走査線５００３の一部がそのゲート電極として機能する。５００７は駆動用トランジスタ、５００８は電流制御用トランジスタに相当する。駆動用トランジスタ５００７は、そのＬ／Ｗが電流制御用トランジスタ５００８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ５００７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ５００８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。５００９は画素電極に相当し、電界発光層や陰極（共に図示せず）と重なる領域（発光エリア）５０１０において発光する。   5001 is a signal line, 5002 is a first power supply line, 5011 is a second power supply line, 5004 is a first scan line, and 5003 is a second scan line. In this embodiment, the signal line 5001, the first power supply line 5002, and the second power supply line 5011 are formed using the same conductive film, and the first scan line 5004 and the second scan line 5003 are formed using the same conductive film. . Reference numeral 5005 denotes a switching transistor, and a part of the first scan line 5004 functions as its gate electrode. Reference numeral 5006 denotes an erasing transistor, and a part of the second scanning line 5003 functions as its gate electrode. 5007 corresponds to a driving transistor, and 5008 corresponds to a current control transistor. The active layer of the driving transistor 5007 is winding so that the L / W thereof is larger than that of the current control transistor 5008. For example, the driving transistor 5007 is L = 200 [nm] and W = 4 [nm], and the current control transistor 5008 is L = 6 [nm] and W = 12 [nm]. Reference numeral 5009 denotes a pixel electrode, which emits light in a region (light emitting area) 5010 overlapping with an electroluminescent layer and a cathode (both not shown).

なお本発明の上面図は一実施例であり、本発明はこれに限定されないことは言うまでもない。   It should be noted that the top view of the present invention is an example, and the present invention is not limited thereto.

本実施例では、図２に示した画素の、図５とは異なる上面図の一実施例について説明する。図８に本実施例の画素の上面図を示す。   In this embodiment, an embodiment of a top view different from that of FIG. 5 of the pixel shown in FIG. 2 will be described. FIG. 8 shows a top view of the pixel of this embodiment.

８００１は信号線、８００２は第１の電源線、８０１１は第２の電源線に相当し、８００４は第１の走査線、８００３は第２の走査線に相当する。本実施例では、信号線８００１と第１の電源線８００２と第２の電源線８０１１は同じ導電膜で形成し、第１の走査線８００４と第２の走査線８００３は同じ導電膜で形成する。また８００５はスイッチング用トランジスタであり、第１の走査線８００４の一部がそのゲート電極として機能する。また８００６は消去用トランジスタであり、第２の走査線８００３の一部がそのゲート電極として機能する。８００７は駆動用トランジスタ、８００８は電流制御用トランジスタに相当する。駆動用トランジスタ８００７は、そのＬ／Ｗが電流制御用トランジスタ８００８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ８００７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ８００８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。８００９は画素電極に相当し、電界発光層や陰極（共に図示せず）と重なる領域（発光エリア）８０１０において発光する。また、８０１２は容量手段であり、第２の電源線８０１１と電流制御用トランジスタ８００８との間のゲート絶縁膜によってなる。   8001 is a signal line, 8002 is a first power line, 8011 is a second power line, 8004 is a first scan line, and 8003 is a second scan line. In this embodiment, the signal line 8001, the first power supply line 8002, and the second power supply line 8011 are formed using the same conductive film, and the first scan line 8004 and the second scan line 8003 are formed using the same conductive film. . Reference numeral 8005 denotes a switching transistor, and a part of the first scan line 8004 functions as a gate electrode thereof. Reference numeral 8006 denotes an erasing transistor, and a part of the second scanning line 8003 functions as a gate electrode thereof. 8007 corresponds to a driving transistor, and 8008 corresponds to a current control transistor. The active layer of the driving transistor 8007 is bent so that its L / W is larger than that of the current control transistor 8008. For example, the driving transistor 8007 is L = 200 [nm] and W = 4 [nm], and the current control transistor 8008 is L = 6 [nm] and W = 12 [nm]. 8009 corresponds to a pixel electrode, and emits light in a region (light emitting area) 8010 overlapping with an electroluminescent layer and a cathode (both not shown). Reference numeral 8012 denotes a capacitor means, which is formed of a gate insulating film between the second power supply line 8011 and the current control transistor 8008.

なお本発明の上面図は一実施例であり、本発明はこれに限定されないことは言うまでもない。   It should be noted that the top view of the present invention is an example, and the present invention is not limited thereto.

本実施例では、画素の断面構造について説明する。   In this embodiment, a cross-sectional structure of a pixel will be described.

図９（Ａ）に、駆動用トランジスタ９０２１がＰ型で、発光素子９０２２から発せられる光が陽極９０２３側に抜ける場合の、画素の断面図を示す。図９（Ａ）では、発光素子９０２２の陽極９０２３と駆動用トランジスタ９０２１が電気的に接続されており、陽極９０２３上に電界発光層９０２４、陰極９０２５が順に積層されている。陰極９０２５は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９０２４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陽極９０２３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極９０２３は光を透過する透明導電膜を用いて形成し、例えばＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。   FIG. 9A is a cross-sectional view of a pixel in the case where the driving transistor 9021 is P-type and light emitted from the light-emitting element 9022 is emitted to the anode 9023 side. In FIG. 9A, an anode 9023 of a light-emitting element 9022 and a driving transistor 9021 are electrically connected, and an electroluminescent layer 9024 and a cathode 9025 are sequentially stacked over the anode 9023. A known material can be used for the cathode 9025 as long as it has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. The electroluminescent layer 9024 may be formed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are stacked in this order on the anode 9023. It is not necessary to provide all these layers. The anode 9023 is formed using a transparent conductive film that transmits light. For example, in addition to ITO, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used.

陽極９０２３と、電界発光層９０２４と、陰極９０２５とが重なっている部分が発光素子９０２２に相当する。図９（Ａ）に示した画素の場合、発光素子９０２２から発せられる光は、白抜きの矢印で示すように陽極９０２３側に抜ける。   A portion where the anode 9023, the electroluminescent layer 9024, and the cathode 9025 overlap corresponds to the light-emitting element 9022. In the case of the pixel shown in FIG. 9A, light emitted from the light-emitting element 9022 passes to the anode 9023 side as shown by a hollow arrow.

図９（Ｂ）に、駆動用トランジスタ９００１がＮ型で、発光素子９００２から発せられる光が陽極９００５側に抜ける場合の、画素の断面図を示す。図９（Ｂ）では、発光素子９００２の陰極９００３と駆動用トランジスタ９００１が電気的に接続されており、陰極９００３上に電界発光層９００４、陽極９００５が順に積層されている。陰極９００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして電界発光層９００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極９００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極９００５は光を透過する透明導電膜を用いて形成し、例えばＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。   FIG. 9B is a cross-sectional view of a pixel in the case where the driving transistor 9001 is N-type and light emitted from the light-emitting element 9002 passes through the anode 9005 side. In FIG. 9B, the cathode 9003 of the light-emitting element 9002 and the driving transistor 9001 are electrically connected, and an electroluminescent layer 9004 and an anode 9005 are sequentially stacked over the cathode 9003. A known material can be used for the cathode 9003 as long as it has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. The electroluminescent layer 9004 may be composed of a single layer or a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer are stacked in this order on the cathode 9003. It is not necessary to provide all these layers. The anode 9005 is formed using a transparent conductive film that transmits light. For example, in addition to ITO, a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide may be used.

陰極９００３と、電界発光層９００４と、陽極９００５とが重なっている部分が発光素子９００２に相当する。図９（Ｂ）に示した画素の場合、発光素子９００２から発せられる光は、白抜きの矢印で示すように陽極９００５側に抜ける。   A portion where the cathode 9003, the electroluminescent layer 9004, and the anode 9005 overlap corresponds to the light emitting element 9002. In the case of the pixel illustrated in FIG. 9B, light emitted from the light-emitting element 9002 passes to the anode 9005 side as indicated by a hollow arrow.

なお本実施例では、駆動用トランジスタと発光素子が電気的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されている構成であってもよい。   In this embodiment, an example in which the driving transistor and the light emitting element are electrically connected is shown. However, even in a configuration in which a current control transistor is connected between the driving transistor and the light emitting element. Good.

本発明の画素構成を用いた駆動タイミングの一例を、図１０を用いて説明する。   An example of drive timing using the pixel configuration of the present invention will be described with reference to FIG.

図１０（Ａ）はデジタル時間階調方式を用い、４ビット階調を表現する場合の例である。データ保持期間Ｔｓ１〜Ｔｓ４は、その長さの比をＴｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４＝２３：２２：２１：２０＝８：４：２：１としている。 FIG. 10A shows an example of expressing a 4-bit gradation using the digital time gradation method. The ratio of the lengths of the data holding periods Ts1 to Ts4 is Ts1: Ts2: Ts3: Ts4 = 2 3 : 2 2 : 2 1 : 2 0 = 8: 4: 2: 1.

動作について説明する。まず、書き込み期間Ｔｂ１において、１行目から順に第１の走査線が選択され、スイッチング用トランジスタがオンする。次に、信号線よりビデオ信号が各画素に入力され、その電位によって各画素の発光、非発光が制御される。ビデオ信号の書き込みが完了した行においては、直ちにデータ保持期間Ｔｓ１へと移る。同じ動作が、最終行まで行われ、期間Ｔａ１が終了する。このとき、データ保持期間Ｔｓ１が終了した行から順に書き込み期間Ｔｂ２へ移る。   The operation will be described. First, in the writing period Tb1, the first scanning line is selected in order from the first row, and the switching transistor is turned on. Next, a video signal is input to each pixel from the signal line, and light emission and non-light emission of each pixel are controlled by the potential. In the row where the writing of the video signal is completed, the data holding period Ts1 is immediately started. The same operation is performed up to the last row, and the period Ta1 ends. At this time, the writing period Tb2 is sequentially shifted from the row in which the data holding period Ts1 ends.

ここで、書き込み期間よりも短いデータ保持期間を有するサブフレーム期間（ここではＴｓ４が該当する）においては、データ保持期間の終了後、直ちに次の期間が開始しないよう、消去期間２１０２を設ける。消去期間において発光素子は、強制的に非発光状態とされる。   Here, in a subframe period (here, Ts4 corresponds) having a data holding period shorter than the writing period, an erasing period 2102 is provided so that the next period does not start immediately after the end of the data holding period. In the erasing period, the light emitting element is forced to be in a non-light emitting state.

ここでは４ビット階調を表現する場合について説明したが、ビット数及び階調数はこれに限定されない。また、発光の順番はＴｓ１〜Ｔｓ４である必要はなく、ランダムでもよいし、複数に分割して発光をしてもよい。   Although the case of expressing a 4-bit gradation has been described here, the number of bits and the number of gradations are not limited to this. The order of light emission does not need to be Ts1 to Ts4, and may be random or may be divided into a plurality of light emission.

また、図１０（Ｂ）に書き込みパルス及び消去パルスの例を示す。前記消去パルスは消去パルス１に示すように、１行ずつパルスを入力し、消去期間中は容量手段等によって保持してもよいし、消去パルス２に示すように、消去期間中ずっと、Ｈレベルを入力しつづけてもよい。尚、図１０（Ｂ）に示すパルスはいずれもスイッチング用トランジスタ及び消去用トランジスタがＮ型である場合であり、前記スイッチング用トランジスタ及び前記消去用トランジスタがＰ型である場合は、図１０（Ｂ）のパルスはいずれもＨレベルとＬレベルが反転する。   FIG. 10B shows an example of a write pulse and an erase pulse. The erasing pulse may be input one row at a time as shown in the erasing pulse 1 and held by the capacitor means or the like during the erasing period, or at the H level throughout the erasing period as shown in the erasing pulse 2. May continue to be entered. Note that all the pulses shown in FIG. 10B are when the switching transistor and the erasing transistor are N-type, and when the switching transistor and the erasing transistor are P-type, the pulse shown in FIG. In both cases, the H level and the L level are inverted.

本発明の発光装置を用いた表示装置は様々な電子機器の表示部に用いることができる。特に低消費電力が要求されるモバイル機器には本発明の表示装置を用いることが望ましい。   A display device using the light-emitting device of the present invention can be used for display portions of various electronic devices. In particular, it is desirable to use the display device of the present invention for a mobile device that requires low power consumption.

具体的に前記電子機器として、携帯情報端末（携帯電話、モバイルコンピュータ、携帯型ゲーム機または電子書籍等）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、表示ディスプレイ、ナビゲーションシステム等が挙げられる。これら電子機器の具体例を図６に示す。   Specifically, examples of the electronic device include a portable information terminal (such as a mobile phone, a mobile computer, a portable game machine, or an electronic book), a video camera, a digital camera, a goggle type display, a display display, a navigation system, and the like. Specific examples of these electronic devices are shown in FIGS.

図６（Ａ）表示ディスプレイであり、筐体６００１、音声出力部６００２、表示部６００３等を含む。本発明の発光装置は表示部６００３に用いることができる。表示装置は、パソコン用、ＴＶ放送受信用、広告表示用など全ての情報表示装置が含まれる。   FIG. 6A shows a display, which includes a housing 6001, an audio output portion 6002, a display portion 6003, and the like. The light emitting device of the present invention can be used for the display portion 6003. The display device includes all information display devices such as a personal computer, a TV broadcast reception, and an advertisement display.

図６（Ｂ）はモバイルコンピュータであり、本体６１０１、スタイラス６１０２、表示部６１０３、操作ボタン６１０４、外部インターフェイス６１０５等を含む。本発明の発光装置は表示部６１０３に用いることができる。   FIG. 6B illustrates a mobile computer, which includes a main body 6101, a stylus 6102, a display portion 6103, operation buttons 6104, an external interface 6105, and the like. The light emitting device of the present invention can be used for the display portion 6103.

図６（Ｃ）はゲーム機であり、本体６２０１、表示部６２０２、操作ボタン６２０３等を含む。本発明の発光装置は表示部６２０２に用いることができる。   FIG. 6C illustrates a game machine, which includes a main body 6201, a display portion 6202, operation buttons 6203, and the like. The light emitting device of the present invention can be used for the display portion 6202.

図６（Ｄ）は携帯電話であり、本体６３０１、音声出力部６３０２、音声入力部６３０３、表示部６３０４、操作スイッチ６３０５、アンテナ６３０６等を含む。本発明の発光装置は表示部６３０４に用いることができる。   FIG. 6D illustrates a mobile phone, which includes a main body 6301, an audio output portion 6302, an audio input portion 6303, a display portion 6304, operation switches 6305, an antenna 6306, and the like. The light emitting device of the present invention can be used for the display portion 6304.

以上のように、本発明の発光装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。   As described above, the applicable range of the light-emitting device of the present invention is so wide that the light-emitting device can be used for electronic devices in various fields.

図１１を用いて、本発明の発光装置の、画素の断面構造について説明する。図１１に、基板７０００上に形成されている駆動用トランジスタ７００１を示す。駆動用トランジスタ７００１は第１の層間絶縁膜７００２で覆われており、第１の層間絶縁膜７００２上には樹脂等で形成されたカラーフィルタ７００３と、コンタクトホールを介して駆動用トランジスタ７００１のドレインと電気的に接続されている配線７００４が形成されている。なお、駆動用トランジスタ７００１と配線７００４の間に電流制御用トランジスタが設けられていても良い。   A cross-sectional structure of a pixel of the light-emitting device of the present invention will be described with reference to FIG. FIG. 11 shows a driving transistor 7001 formed over a substrate 7000. The driving transistor 7001 is covered with a first interlayer insulating film 7002, and a color filter 7003 formed of resin or the like is formed over the first interlayer insulating film 7002 and the drain of the driving transistor 7001 through a contact hole. A wiring 7004 that is electrically connected to is formed. Note that a current control transistor may be provided between the driving transistor 7001 and the wiring 7004.

そしてカラーフィルタ７００３及び配線７００４を覆うように、第１の層間絶縁膜７００２上に、第２の層間絶縁膜７００５が形成されている。なお、第１の層間絶縁膜７００２または第２の層間絶縁膜７００５は、プラズマＣＶＤ法またはスパッタ法を用い、酸化珪素、窒化珪素または酸化窒化珪素膜を単層でまたは積層して用いることができる。また酸素よりも窒素のモル比率が高い酸化窒化珪素膜上に、窒素よりも酸素のモル比率が高い酸化窒化珪素膜を積層した膜を第１の層間絶縁膜７００２または第２の層間絶縁膜７００５として用いても良い。或いは第１の層間絶縁膜７００２または第２の層間絶縁膜７００５として、有機樹脂膜を用いても良い。   A second interlayer insulating film 7005 is formed on the first interlayer insulating film 7002 so as to cover the color filter 7003 and the wiring 7004. Note that the first interlayer insulating film 7002 or the second interlayer insulating film 7005 can be formed using a single layer or a stacked layer of silicon oxide, silicon nitride, or silicon oxynitride films by a plasma CVD method or a sputtering method. . The first interlayer insulating film 7002 or the second interlayer insulating film 7005 is a film in which a silicon oxynitride film having a higher oxygen molar ratio than nitrogen is stacked over a silicon oxynitride film having a higher nitrogen molar ratio than oxygen. It may be used as Alternatively, an organic resin film may be used as the first interlayer insulating film 7002 or the second interlayer insulating film 7005.

第２の層間絶縁膜７００５上には、コンタクトホールを介して配線７００４に電気的に接続されている配線７００６が形成されている。配線７００６の一部は発光素子の陽極として機能している。配線７００６は、第２の層間絶縁膜７００５を間に挟んで、カラーフィルタ７００３と重なる位置に形成する。   Over the second interlayer insulating film 7005, a wiring 7006 that is electrically connected to the wiring 7004 through a contact hole is formed. A part of the wiring 7006 functions as an anode of the light emitting element. The wiring 7006 is formed at a position overlapping the color filter 7003 with the second interlayer insulating film 7005 interposed therebetween.

また第２の層間絶縁膜７００５上には隔壁として用いる有機樹脂膜７００８が形成されている。有機樹脂膜７００８は開口部を有しており、該開口部において陽極として機能する配線７００６と電界発光層７００９と陰極７０１０が重なり合うことで発光素子７０１１が形成されている。電界発光層７００９は、発光層単独かもしくは発光層を含む複数の層が積層された構成を有している。なお、有機樹脂膜７００８及び陰極７０１０上に、保護膜を成膜しても良い。この場合、保護膜は水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。   An organic resin film 7008 used as a partition is formed over the second interlayer insulating film 7005. The organic resin film 7008 has an opening, and a light-emitting element 7011 is formed by overlapping the wiring 7006 functioning as an anode, the electroluminescent layer 7009, and the cathode 7010 in the opening. The electroluminescent layer 7009 has a structure in which a plurality of layers including a light emitting layer alone or a light emitting layer are stacked. Note that a protective film may be formed over the organic resin film 7008 and the cathode 7010. In this case, the protective film is a film that is less likely to transmit a substance that causes deterioration of the light emitting element such as moisture and oxygen as compared with other insulating films. Typically, it is desirable to use, for example, a DLC film, a carbon nitride film, a silicon nitride film formed by an RF sputtering method, or the like. In addition, the above-described film that hardly transmits a substance such as moisture or oxygen and a film that easily allows a substance such as moisture or oxygen to pass through can be stacked to be used as a protective film.

また有機樹脂膜７００８は、電界発光層７００９が成膜される前に、吸着した水分や酸素等を除去するために真空雰囲気下で加熱しておく。具体的には、１００℃〜２００℃、０．５〜１時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、有機樹脂膜に真空雰囲気下で加熱処理を施した後に電界発光層を成膜する場合、成膜直前まで真空雰囲気下に保つことで、信頼性をより高めることができる。 The organic resin film 7008 is heated in a vacuum atmosphere before the electroluminescent layer 7009 is formed in order to remove adsorbed moisture, oxygen, and the like. Specifically, heat treatment is performed in a vacuum atmosphere at 100 ° C. to 200 ° C. for about 0.5 to 1 hour. Desirably, it is 3 × 10 −7 Torr or less, and if possible, it is most desirably 3 × 10 −8 Torr or less. And when forming an electroluminescent layer after heat-processing to an organic resin film in a vacuum atmosphere, reliability can be improved more by keeping in a vacuum atmosphere until just before film-forming.

また有機樹脂膜７００８の開口部における端部は、有機樹脂膜７００８上に一部重なって形成されている電界発光層７００９に、該端部において穴があかないように、丸みを帯びさせることが望ましい。具体的には、開口部における有機樹脂膜の断面が描いている曲線の曲率半径が、０．２〜２μｍ程度であることが望ましい。   In addition, the end portion of the opening of the organic resin film 7008 may be rounded so that the electroluminescent layer 7009 formed so as to partially overlap the organic resin film 7008 does not have a hole in the end portion. desirable. Specifically, it is desirable that the radius of curvature of the curve drawn by the cross section of the organic resin film in the opening is about 0.2 to 2 μm.

上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることができ、配線７００６と陰極７０１０が電界発光層７００９に形成された穴においてショートするのを防ぐことができる。また電界発光層７００９の応力を緩和させることで、発光領域が減少するシュリンクとよばれる不良を低減させることができ、信頼性を高めることができる。   With the above structure, coverage of an electroluminescent layer and a cathode to be formed later can be improved, and the wiring 7006 and the cathode 7010 can be prevented from being short-circuited in a hole formed in the electroluminescent layer 7009. Further, by relaxing the stress of the electroluminescent layer 7009, defects called shrink in which a light emitting region is reduced can be reduced, and reliability can be improved.

なお図１１では、有機樹脂膜７００８として、ポジ型の感光性のアクリル樹脂を用いた例を示している。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型の有機樹脂膜を用いても良い。また感光性のポリイミドを用いて有機樹脂膜７００８を形成しても良い。ネガ型のアクリルを用いて有機樹脂膜７００８を形成した場合、開口部における端部が、Ｓ字状の断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．２〜２μｍとすることが望ましい。   Note that FIG. 11 illustrates an example in which a positive photosensitive acrylic resin is used as the organic resin film 7008. The photosensitive organic resin includes a positive type in which a portion exposed to energy rays such as light, electrons, and ions is removed, and a negative type in which the exposed portion remains. In the present invention, a negative organic resin film may be used. Alternatively, the organic resin film 7008 may be formed using photosensitive polyimide. When the organic resin film 7008 is formed using negative acrylic, an end portion of the opening has an S-shaped cross-sectional shape. At this time, it is desirable that the radius of curvature at the upper end and the lower end of the opening is 0.2 to 2 μm.

配線７００６は透明導電膜を用いることができる。ＩＴＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。図１１では配線７００６としＩＴＯを用いている。配線７００６は、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体で拭浄して研磨しても良い。またＣＭＰ法を用いた研磨後に、配線７００６の表面に紫外線照射、酸素プラズマ処理などを行ってもよい。   The wiring 7006 can be formed using a transparent conductive film. In addition to ITO, a transparent conductive film in which indium oxide is mixed with 2 to 20% zinc oxide (ZnO) may be used. In FIG. 11, ITO is used as the wiring 7006. The wiring 7006 may be polished by polishing with a CMP method or a polyvinyl alcohol-based porous material so that the surface thereof is planarized. Further, after polishing using a CMP method, the surface of the wiring 7006 may be subjected to ultraviolet irradiation, oxygen plasma treatment, or the like.

また陰極７０１０は、光が透過する程度の膜厚とし、仕事関数の小さい導電膜であれば公知の他の材料を用いる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。なお陰極側から光を得るためには、膜厚を薄くする方法の他に、Ｌｉを添加することで仕事関数が小さくなったＩＴＯを用いる方法もある。本発明で用いる発光素子は、陽極側と陰極側の両方から光が発せられる構成であれば良い。   The cathode 7010 has a thickness enough to transmit light, and other known materials are used as long as the conductive film has a low work function. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. In order to obtain light from the cathode side, there is a method of using ITO whose work function is reduced by adding Li, in addition to a method of reducing the film thickness. The light-emitting element used in the present invention may be configured so that light is emitted from both the anode side and the cathode side.

なお、実際には図１１まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のカバー材７０１２でパッケージング（封入）することが好ましい。その際、カバー材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。そして本発明では、カバー材７０１２にカラーフィルタ７０１３を設けても良い。   In actuality, when completed up to FIG. 11, packaging is performed with a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting cover material 7012 that is highly airtight and less degassed so as not to be exposed to the outside air. (Encapsulation) is preferable. At that time, if the inside of the cover material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the light emitting element is improved. In the present invention, the cover material 7012 may be provided with a color filter 7013.

なお、本発明は上述した作製方法に限定されず、公知の方法を用いて作製することが可能である。   Note that the present invention is not limited to the manufacturing method described above, and can be manufactured using a known method.

本実施例では、図２に示した画素において、駆動用トランジスタ２０２と電流制御用トランジスタ２０３の位置を入れ替えた場合の、画素の構成について説明する。   In this embodiment, a configuration of the pixel in the pixel illustrated in FIG. 2 in the case where the positions of the driving transistor 202 and the current control transistor 203 are switched will be described.

図１２に本実施例の画素の回路図を示す。なお図２において既に示した素子や配線については、図１２においても同じ符号を付して示す。図１２に示した画素と図２に示した画素は、第１の電源線Ｖｉ（ｉ＝１〜ｘ）から供給される電流が、駆動用トランジスタ２０２及び電流制御用トランジスタ２０３のドレイン電流として、発光素子２０４に供給されるところは同じである。ただし図１２では、駆動用トランジスタ２０２のソースが第１の電源線Ｖｉ（ｉ＝１〜ｘ）に接続され、電流制御用トランジスタのドレインが発光素子２０４の画素電極に接続されている点において、図２に示す画素と異なっている。   FIG. 12 shows a circuit diagram of the pixel of this embodiment. The elements and wirings already shown in FIG. 2 are denoted by the same reference numerals in FIG. In the pixel shown in FIG. 12 and the pixel shown in FIG. 2, the current supplied from the first power supply line Vi (i = 1 to x) is the drain current of the driving transistor 202 and the current control transistor 203. The place supplied to the light emitting element 204 is the same. However, in FIG. 12, the source of the driving transistor 202 is connected to the first power supply line Vi (i = 1 to x), and the drain of the current control transistor is connected to the pixel electrode of the light emitting element 204. It differs from the pixel shown in FIG.

本実施例のように、駆動用トランジスタ２０２のソースを第１の電源線Ｖｉに接続することで、駆動用トランジスタ２０２のゲート・ソース間電圧Ｖｇｓが固定される。つまり、発光素子２０４が劣化しても、当然、飽和領域で動作する駆動用トランジスタ２０２のゲート・ソース間電圧Ｖｇｓは変動せずに固定されたままである。よって、本実施例では、発光素子２０４が劣化しても、飽和領域で動作する駆動用トランジスタ２０２のドレイン電流が変動するのを防ぐことができる。   As in this embodiment, the gate-source voltage Vgs of the driving transistor 202 is fixed by connecting the source of the driving transistor 202 to the first power supply line Vi. That is, even when the light emitting element 204 is deteriorated, the gate-source voltage Vgs of the driving transistor 202 operating in the saturation region is naturally fixed without being changed. Therefore, in this embodiment, even if the light emitting element 204 is deteriorated, the drain current of the driving transistor 202 operating in the saturation region can be prevented from changing.

本実施例では、図１２に示した画素の、上面図の一実施例について説明する。ただし本実施例では、図１２に示した画素において、発光素子２０４の画素電極と電流制御用トランジスタ２０３のドレインとの間に抵抗を設ける例について示す。図１３に本実施例の画素の上面図を示す。   In this embodiment, an example of a top view of the pixel shown in FIG. 12 will be described. However, in this embodiment, an example in which a resistor is provided between the pixel electrode of the light emitting element 204 and the drain of the current control transistor 203 in the pixel shown in FIG. FIG. 13 shows a top view of the pixel of this embodiment.

５１０１は信号線、５１０２は第１の電源線、５１１１は第２の電源線に相当し、５１０４は第１の走査線、５１０３は第２の走査線に相当する。本実施例では、信号線５１０１と第１の電源線５１０２と第２の電源線５１１１は同じ導電膜で形成し、第１の走査線５１０４と第２の走査線５１０３は同じ導電膜で形成する。また５１０５はスイッチング用トランジスタであり、第１の走査線５１０４の一部がそのゲート電極として機能する。また５１０６は消去用トランジスタであり、第２の走査線５１０３の一部がそのゲート電極として機能する。５１０７は駆動用トランジスタ、５１０８は電流制御用トランジスタに相当する。また５１１２は容量素子に相当し、５１１３は半導体膜で形成された抵抗に相当する。駆動用トランジスタ５１０７は、そのＬ／Ｗが電流制御用トランジスタ５１０８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ５１０７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ５１０８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。５１０９は画素電極に相当し、画素電極５１０９と、電界発光層（図示せず）と、陰極（図示せず）とが重なる領域（発光エリア）において、発光する。   5101 is a signal line, 5102 is a first power line, 5111 is a second power line, 5104 is a first scan line, and 5103 is a second scan line. In this embodiment, the signal line 5101, the first power supply line 5102, and the second power supply line 5111 are formed using the same conductive film, and the first scan line 5104 and the second scan line 5103 are formed using the same conductive film. . Reference numeral 5105 denotes a switching transistor, and a part of the first scanning line 5104 functions as its gate electrode. Reference numeral 5106 denotes an erasing transistor, and a part of the second scanning line 5103 functions as a gate electrode thereof. 5107 corresponds to a driving transistor, and 5108 corresponds to a current control transistor. 5112 corresponds to a capacitor element, and 5113 corresponds to a resistor formed of a semiconductor film. The active layer of the driving transistor 5107 is winding so that its L / W is larger than that of the current control transistor 5108. For example, the driving transistor 5107 has a size such as L = 200 [nm] and W = 4 [nm], and the current control transistor 5108 has a size such as L = 6 [nm] and W = 12 [nm]. Reference numeral 5109 denotes a pixel electrode, which emits light in a region (light emitting area) where the pixel electrode 5109 overlaps with an electroluminescent layer (not shown) and a cathode (not shown).

抵抗５１１３を設けることで、発光素子の画素電極５１０９として用いる導電膜を成膜した後、該導電膜をパターニングして画素電極を形成する前において、該導電膜に帯電した電荷により駆動用トランジスタ５１０７のドレインの電位が急激に変化し、駆動用トランジスタ５１０７が破壊されるのを防ぐことができる。また、ＥＬが蒸着されるまでの静電対策として用いることができる。   By providing the resistor 5113, after the conductive film used as the pixel electrode 5109 of the light-emitting element is formed, before the pixel electrode is formed by patterning the conductive film, the driving transistor 5107 is charged with the charge charged in the conductive film. This can prevent the drain potential of the transistor from changing abruptly and destroying the driving transistor 5107. Moreover, it can be used as a countermeasure against electrostatic until EL is deposited.

なお本発明の上面図は一実施例であり、本発明はこれに限定されないことは言うまでもない。   It should be noted that the top view of the present invention is an example, and the present invention is not limited thereto.

本実施例では、図２に示した画素において、第１走査線Ｇａｊ（ｊ＝１〜ｙ）または第２走査線Ｇｅｊ（ｊ＝１〜ｙ）を共有している画素が、さらに第２の電源線Ｗｉ（ｉ＝１〜ｘ）を共有している場合の、画素の構成について説明する。   In this embodiment, in the pixel shown in FIG. 2, the pixel sharing the first scanning line Gaj (j = 1 to y) or the second scanning line Gej (j = 1 to y) A configuration of a pixel when the power supply line Wi (i = 1 to x) is shared will be described.

図１４（Ａ）に本実施例の画素の回路図を示す。なお図２において既に示した素子や配線については、図１４（Ａ）においても同じ符号を付して示す。ただし図１４（Ａ）では、第１の走査線Ｇａｊ（ｊ＝１〜ｙ）と、第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）とを共有している画素が、さらに、第２の電源線Ｗｊ（ｊ＝１〜ｘ）を共有している。そして第２の電源線Ｗｊ（ｊ＝１〜ｘ）が、信号線Ｓｉ（ｉ＝１〜ｘ）及び第１の電源線Ｖｉ（ｉ＝１〜ｘ）と交差しており、同じ第２の走査線Ｇｅｊ（ｊ＝１〜ｙ）を共有している画素は、互いに異なる信号線Ｓｉ（ｉ＝１〜ｘ）を有している。   FIG. 14A shows a circuit diagram of the pixel of this embodiment. Note that elements and wirings already shown in FIG. 2 are denoted by the same reference numerals in FIG. However, in FIG. 14A, pixels sharing the first scan line Gaj (j = 1 to y) and the second scan line Gej (j = 1 to y) are further connected to the second scan line Gaj (j = 1 to y). The power supply line Wj (j = 1 to x) is shared. The second power supply line Wj (j = 1 to x) intersects the signal line Si (i = 1 to x) and the first power supply line Vi (i = 1 to x), and the same second Pixels sharing the scanning line Gej (j = 1 to y) have different signal lines Si (i = 1 to x).

次に図１４（Ｂ）に、図１４（Ａ）に示した画素において、駆動用トランジスタ２０２のゲートに印加される電圧を、赤色、緑色、青色の画素ごとに分けることで、ホワイトバランス調節する方法を採用した場合の、画素の構成を示す。図１４（Ｂ）では、赤色に対応した画素２１０において、赤色（Ｒ）用の第２の電源線Ｗｒｊが、駆動用トランジスタ２０２のゲートに接続されている。また、緑色に対応した画素２１１において、緑色（Ｇ）用の第２の電源線Ｗｇｊが、駆動用トランジスタ２０２のゲートに接続されている。また、青色に対応した画素２１２において、青色（Ｂ）用の第２の電源線Ｗｂｊが、駆動用トランジスタ２０２のゲートに接続されている。   Next, in FIG. 14B, in the pixel shown in FIG. 14A, the voltage applied to the gate of the driving transistor 202 is divided into red, green, and blue pixels to adjust the white balance. A configuration of a pixel when the method is adopted will be described. In FIG. 14B, in the pixel 210 corresponding to red, the second power line Wrj for red (R) is connected to the gate of the driving transistor 202. Further, in the pixel 211 corresponding to green, the second power line Wgj for green (G) is connected to the gate of the driving transistor 202. In the pixel 212 corresponding to blue, the second power line Wbj for blue (B) is connected to the gate of the driving transistor 202.

本実施例では、図１４（Ａ）、図１４（Ｂ）に示した画素において、発光素子と駆動用トランジスタ２０２のドレインとの間に抵抗を設けた場合の、画素の構成について説明する。   In this embodiment, a structure of a pixel in the case where a resistor is provided between the light emitting element and the drain of the driving transistor 202 in the pixel shown in FIGS. 14A and 14B will be described.

図１５（Ａ）に、図１４（Ａ）の画素に抵抗を設けた画素の構成を示す。なお図１４（Ａ）において既に示した素子や配線については、図１５（Ａ）においても同じ符号を付して示す。図１５（Ａ）は図１４（Ａ）と異なり、発光素子２０４の画素電極と駆動用トランジスタ２０２のドレインとの間に、抵抗２０９を有する。   FIG. 15A illustrates a structure of a pixel in which a resistor is provided for the pixel in FIG. Note that elements and wirings already shown in FIG. 14A are denoted by the same reference numerals in FIG. FIG. 15A is different from FIG. 14A in that a resistor 209 is provided between the pixel electrode of the light-emitting element 204 and the drain of the driving transistor 202.

次に図１５（Ｂ）に、図１５（Ａ）に示した画素において、駆動用トランジスタ２０２のゲートに印加される電圧を、赤色、緑色、青色の画素ごとに分けることで、ホワイトバランス調節する方法を採用した場合の、画素の構成を示す。図１５（Ｂ）では、赤色に対応した画素２１０において、赤色（Ｒ）用の第２の電源線Ｗｒｊが、駆動用トランジスタ２０２のゲートに接続されている。また、緑色に対応した画素２１１において、緑色（Ｇ）用の第２の電源線Ｗｇｊが、駆動用トランジスタ２０２のゲートに接続されている。また、青色に対応した画素２１２において、青色（Ｂ）用の第２の電源線Ｗｂｊが、駆動用トランジスタ２０２のゲートに接続されている。   Next, in FIG. 15B, in the pixel shown in FIG. 15A, the voltage applied to the gate of the driving transistor 202 is divided into red, green, and blue pixels to adjust the white balance. A configuration of a pixel when the method is adopted will be described. In FIG. 15B, in the pixel 210 corresponding to red, the second power supply line Wrj for red (R) is connected to the gate of the driving transistor 202. Further, in the pixel 211 corresponding to green, the second power line Wgj for green (G) is connected to the gate of the driving transistor 202. In the pixel 212 corresponding to blue, the second power line Wbj for blue (B) is connected to the gate of the driving transistor 202.

抵抗２０９を設けることで、発光素子２０４の画素電極として用いる導電膜を成膜した後、該導電膜をパターニングして画素電極を形成する前において、該導電膜に帯電した電荷により駆動用トランジスタ２０２のドレインの電位が急激に変化し、駆動用トランジスタ２０２が破壊されるのを防ぐことができる。また、ＥＬが蒸着されるまでの静電対策として用いることができる。   By providing the resistor 209, after the conductive film used as the pixel electrode of the light-emitting element 204 is formed, before the pixel electrode is formed by patterning the conductive film, the driving transistor 202 is charged by the charge charged in the conductive film. This can prevent the drain potential of the transistor from changing abruptly and destroying the driving transistor 202. Moreover, it can be used as a countermeasure against electrostatic until EL is deposited.

次に、図１５（Ａ）に示した画素の、上面図の一実施例について説明する。図１６に本実施例の画素の上面図を示す。   Next, an example of a top view of the pixel shown in FIG. 15A will be described. FIG. 16 shows a top view of the pixel of this embodiment.

５２０１は信号線、５２０２は第１の電源線、５２１１は第２の電源線に相当し、５２０４は第１の走査線、５２０３は第２の走査線に相当する。本実施例では、信号線５２０１と第１の電源線５２０２は同じ導電膜で形成し、第１の走査線５２０４と第２の走査線５２０３と第２の電源線５２１１は同じ導電膜で形成する。また５２０５はスイッチング用トランジスタであり、第１の走査線５２０４の一部がそのゲート電極として機能する。また５２０６は消去用トランジスタであり、第２の走査線５２０３の一部がそのゲート電極として機能する。５２０７は駆動用トランジスタ、５２０８は電流制御用トランジスタに相当する。また、５２１２は容量素子に相当し、５２１３は半導体膜で形成された抵抗に相当する。駆動用トランジスタ５２０７は、そのＬ／Ｗが電流制御用トランジスタ５２０８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ５２０７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ５２０８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。５２０９は画素電極に相当し、画素電極５２０９と、電界発光層（図示せず）と、陰極（図示せず）とが重なる領域（発光エリア）において、発光する。   5201 is a signal line, 5202 is a first power supply line, 5211 is a second power supply line, 5204 is a first scanning line, and 5203 is a second scanning line. In this embodiment, the signal line 5201 and the first power supply line 5202 are formed using the same conductive film, and the first scan line 5204, the second scan line 5203, and the second power supply line 5211 are formed using the same conductive film. . Reference numeral 5205 denotes a switching transistor, and a part of the first scanning line 5204 functions as its gate electrode. Reference numeral 5206 denotes an erasing transistor, and a part of the second scanning line 5203 functions as a gate electrode thereof. 5207 corresponds to a driving transistor, and 5208 corresponds to a current control transistor. 5212 corresponds to a capacitor, and 5213 corresponds to a resistor formed of a semiconductor film. The active layer of the driving transistor 5207 is winding so that its L / W is larger than that of the current control transistor 5208. For example, the driving transistor 5207 is L = 200 [nm] and W = 4 [nm], and the current control transistor 5208 is L = 6 [nm] and W = 12 [nm]. Reference numeral 5209 denotes a pixel electrode, which emits light in a region (light emitting area) where the pixel electrode 5209 overlaps with an electroluminescent layer (not shown) and a cathode (not shown).

次に、図１５（Ｂ）に示した画素の、上面図の一実施例について説明する。図１７に本実施例の画素の上面図を示す。   Next, an example of a top view of the pixel shown in FIG. 15B will be described. FIG. 17 shows a top view of the pixel of this embodiment.

５３０１は信号線、５３０２は第１の電源線、５３１１ｒは赤色の画素に対応する第２の電源線、５３１１ｇは緑色の画素に対応する第２の電源線、５３１１ｂは青色の画素に対応する第２の電源線に相当し、５３０４は第１の走査線、５３０３は第２の走査線に相当する。本実施例では、信号線５３０１と第１の電源線５３０２は同じ導電膜で形成し、第１の走査線５３０４と第２の走査線５３０３と第２の電源線５３１１ｒ、５３１１ｇ、５３１１ｂは同じ導電膜で形成する。また５３０５はスイッチング用トランジスタであり、第１の走査線５３０４の一部がそのゲート電極として機能する。また５３０６は消去用トランジスタであり、第２の走査線５３０３の一部がそのゲート電極として機能する。５３０７は駆動用トランジスタ、５３０８は電流制御用トランジスタに相当する。また、５３１２は容量素子に相当し、５３１３は半導体膜で形成された抵抗に相当する。駆動用トランジスタ５３０７は、そのＬ／Ｗが電流制御用トランジスタ５３０８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ５３０７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ５３０８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。５３０９は画素電極に相当し、画素電極５３０９と、電界発光層（図示せず）と、陰極（図示せず）とが重なる領域（発光エリア）において、発光する。   5301 is a signal line, 5302 is a first power line, 5311r is a second power line corresponding to a red pixel, 5311g is a second power line corresponding to a green pixel, and 5311b is a second power line corresponding to a blue pixel. 2304 corresponds to a first scanning line, 5303 corresponds to a second scanning line. In this embodiment, the signal line 5301 and the first power supply line 5302 are formed of the same conductive film, and the first scanning line 5304, the second scanning line 5303, and the second power supply lines 5311r, 5311g, and 5311b are the same conductive. Form with a film. Reference numeral 5305 denotes a switching transistor, and a part of the first scanning line 5304 functions as its gate electrode. Reference numeral 5306 denotes an erasing transistor, and a part of the second scanning line 5303 functions as a gate electrode thereof. Reference numeral 5307 corresponds to a driving transistor, and 5308 corresponds to a current control transistor. 5312 corresponds to a capacitor, and 5313 corresponds to a resistor formed of a semiconductor film. The active layer of the driving transistor 5307 is winding so that the L / W thereof is larger than that of the current control transistor 5308. For example, the driving transistor 5307 has a size such as L = 200 [nm] and W = 4 [nm], and the current control transistor 5308 has a size such as L = 6 [nm] and W = 12 [nm]. Reference numeral 5309 denotes a pixel electrode, which emits light in a region (light emitting area) where the pixel electrode 5309 overlaps with an electroluminescent layer (not shown) and a cathode (not shown).

なお本発明の上面図は一実施例であり、本発明はこれに限定されないことは言うまでもない。   It should be noted that the top view of the present invention is an example, and the present invention is not limited thereto.

本発明の発光装置は、画素が有するトランジスタの数が４つなので、例えば、対角４〜４．３インチ、隣接する発光素子を分離するための、隔壁として用いる層間膜の幅を２０μｍとし、ＶＧＡ（６４０×４８０）２００ｄｐｉで、画素のサイズを４５×１３５μｍとすることができる。   In the light emitting device of the present invention, the number of transistors included in the pixel is four. For example, the width of an interlayer film used as a partition for separating adjacent light emitting elements is 20 μm, for example, 4 to 4.3 inches diagonally. With VGA (640 × 480) 200 dpi, the pixel size can be 45 × 135 μm.

図１８（Ａ）に、駆動用トランジスタ９０１１がＮ型で、発光素子９０１２から発せられる光が陰極９０１３側に抜ける場合の、画素の断面図を示す。図１８（Ａ）では、駆動用トランジスタ９０１１のドレインと電気的に接続された透明導電膜９０１７上に、発光素子９０１２の陰極９０１３が成膜されており、陰極９０１３上に電界発光層９０１４、陽極９０１５が順に積層されている。そして陽極９０１５を覆うように、光を反射または遮蔽するための遮蔽膜９０１６が成膜されている。陰極９０１３は、仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極９０１３として用いることができる。そして電界発光層９０１４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極９０１５は光を透過する必要はないが、例えばＩＴＯ、ＩＴＳＯ、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ等の透明導電膜を用いても良いし、ＴｉまたはＴｉＮを用いても良い。そして遮蔽膜９０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。   FIG. 18A is a cross-sectional view of a pixel in the case where the driving transistor 9011 is N-type and light emitted from the light-emitting element 9012 is emitted to the cathode 9013 side. In FIG. 18A, a cathode 9013 of a light-emitting element 9012 is formed over a transparent conductive film 9017 electrically connected to a drain of a driving transistor 9011. An electroluminescent layer 9014 and an anode are formed over the cathode 9013. 9015 are stacked in order. A shielding film 9016 for reflecting or shielding light is formed so as to cover the anode 9015. As the cathode 9013, a known material can be used as long as it is a conductive film that has a small work function and reflects light. For example, Ca, Al, CaF, MgAg, AlLi, etc. are desirable. However, the film thickness is set so as to transmit light. For example, Al having a thickness of 20 nm can be used as the cathode 9013. The electroluminescent layer 9014 may be formed of a single layer or a plurality of layers stacked. The anode 9015 does not need to transmit light, but a transparent conductive film such as ITO, ITSO, or indium oxide mixed with 2 to 20% zinc oxide (ZnO) may be used, and Ti or TiN may be used. It may be used. The shielding film 9016 can be formed using, for example, a metal that reflects light, but is not limited to a metal film. For example, a resin to which a black pigment is added can also be used.

陰極９０１３と、電界発光層９０１４と、陽極９０１５とが重なっている部分が発光素子９０１２に相当する。図１８（Ａ）に示した画素の場合、発光素子９０１２から発せられる光は、白抜きの矢印で示すように陰極９０１３側に抜ける。   A portion where the cathode 9013, the electroluminescent layer 9014, and the anode 9015 overlap corresponds to the light-emitting element 9012. In the case of the pixel shown in FIG. 18A, light emitted from the light-emitting element 9012 passes to the cathode 9013 side as shown by a hollow arrow.

図１８（Ｂ）に、駆動用トランジスタ９０３１がＰ型で、発光素子９０３２から発せられる光が陰極９０３５側に抜ける場合の、画素の断面図を示す。図１８（Ｂ）では、駆動用トランジスタ９０３１のドレインと電気的に接続された配線９０３６上に、発光素子９０３２の陽極９０３３が成膜されており、陽極９０３３上に電界発光層９０３４、陰極９０３５が順に積層されている。上記構成によって、陽極９０３３において光が透過しても、該光は配線９０３６において反射される。陰極９０３５は、図１８（Ａ）の場合と同様に、仕事関数が小さい導電膜であれば公知の材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極９０３５として用いることができる。そして電界発光層９０３４は、図１８（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極９０３３は光を透過する必要はないが、図１８（Ａ）と同様に、透明導電膜を用いて形成することができるし、ＴｉＮまたはＴｉを用いることもできる。   FIG. 18B is a cross-sectional view of a pixel in the case where the driving transistor 9031 is P-type and light emitted from the light-emitting element 9032 is emitted to the cathode 9035 side. In FIG. 18B, the anode 9033 of the light-emitting element 9032 is formed over the wiring 9036 electrically connected to the drain of the driving transistor 9031, and the electroluminescent layer 9034 and the cathode 9035 are formed over the anode 9033. They are stacked in order. With the above structure, even when light is transmitted through the anode 9033, the light is reflected at the wiring 9036. As in the case of FIG. 18A, a known material can be used for the cathode 9035 as long as it is a conductive film having a low work function. However, the film thickness is set so as to transmit light. For example, Al having a thickness of 20 nm can be used as the cathode 9035. Similarly to FIG. 18A, the electroluminescent layer 9034 may be formed of a single layer or a stack of a plurality of layers. The anode 9033 does not need to transmit light, but can be formed using a transparent conductive film as in FIG. 18A, and TiN or Ti can also be used.

陽極９０３３と、電界発光層９０３４と、陰極９０３５とが重なっている部分が発光素子９０３２に相当する。図１８（Ｂ）に示した画素の場合、発光素子９０３２から発せられる光は、白抜きの矢印で示すように陰極９０３５側に抜ける。   A portion where the anode 9033, the electroluminescent layer 9034, and the cathode 9035 overlap corresponds to the light-emitting element 9032. In the case of the pixel shown in FIG. 18B, light emitted from the light-emitting element 9032 passes to the cathode 9035 side as shown by a hollow arrow.

なお本実施例では、駆動用トランジスタと発光素子が電気的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用トランジスタが接続されている構成であってもよい。   In this embodiment, an example in which the driving transistor and the light emitting element are electrically connected is shown. However, even in a configuration in which a current control transistor is connected between the driving transistor and the light emitting element. Good.

本実施例では、駆動用トランジスタと電流制御用トランジスタが共にボトムゲート型の場合の、画素の断面構造について説明する。   In this embodiment, a cross-sectional structure of a pixel in the case where both a driving transistor and a current control transistor are bottom gate types will be described.

なお本発明で用いることができるトランジスタは、アモルファスシリコンで形成されていても良い。アモルファスシリコンでトランジスタを形成すると、結晶化のプロセスを設けずに済むので、作製方法を簡略化することができ、低コスト化が図れる。ただしアモルファスシリコンで形成されたトランジスタはＰ型よりもＮ型の方が移動度は高く、発光装置の画素に用いるのにより適している。本実施例では、駆動用トランジスタがＮ型の場合における、画素の断面構造について説明する。   Note that a transistor that can be used in the present invention may be formed using amorphous silicon. When a transistor is formed using amorphous silicon, it is not necessary to provide a crystallization process, so that a manufacturing method can be simplified and cost can be reduced. However, a transistor formed of amorphous silicon has higher mobility in the N type than in the P type, and is more suitable for use in a pixel of a light emitting device. In this embodiment, a cross-sectional structure of a pixel in the case where an N-type driving transistor is described.

図１９（Ａ）に、本実施例の画素の断面図を示す。６５０１は駆動用トランジスタ、６５０２は電流制御用トランジスタに相当する。駆動用トランジスタ６５０１は、絶縁表面を有する基板６５００上に形成されたゲート電極６５０３と、ゲート電極６５０３を覆うように基板６５００上に形成されたゲート絶縁膜６５０４と、ゲート絶縁膜６５０４を間に挟んでゲート電極６５０３と重なる位置に形成された半導体膜６５０５とを有している。半導体膜６５０５は、ソース又はドレインとして機能する、導電型を付与する不純物が添加された２つの不純物領域６５０６ａ、６５０６ｂを有している。そして不純物領域６５０６ａは配線６５０８と接続されている。   FIG. 19A is a cross-sectional view of the pixel of this example. Reference numeral 6501 corresponds to a driving transistor, and reference numeral 6502 corresponds to a current control transistor. A driver transistor 6501 includes a gate electrode 6503 formed over a substrate 6500 having an insulating surface, a gate insulating film 6504 formed over the substrate 6500 so as to cover the gate electrode 6503, and a gate insulating film 6504 interposed therebetween. And a semiconductor film 6505 formed in a position overlapping with the gate electrode 6503. The semiconductor film 6505 includes two impurity regions 6506a and 6506b to which an impurity imparting a conductivity type, which functions as a source or a drain, is added. The impurity region 6506a is connected to the wiring 6508.

電流制御用トランジスタ６５０２は、駆動用トランジスタ６５０１と同様に、絶縁表面を有する基板６５００上に形成されたゲート電極６５１０と、ゲート電極６５１０を覆うように基板６５００上に形成されたゲート絶縁膜６５０４と、ゲート絶縁膜６５０４を間に挟んでゲート電極６５１０と重なる位置に形成された半導体膜６５１１とを有している。半導体膜６５１１は、ソース又はドレインとして機能する、導電型を付与する不純物が添加された２つの不純物領域６５１２ａ、６５１２ｂを有している。そして不純物領域６５１２ａは、配線６５１３を介して駆動用トランジスタ６５０１が有する不純物領域６５０６ｂと接続されている。   Similar to the driving transistor 6501, the current control transistor 6502 includes a gate electrode 6510 formed over the substrate 6500 having an insulating surface, and a gate insulating film 6504 formed over the substrate 6500 so as to cover the gate electrode 6510. The semiconductor film 6511 is formed in a position overlapping with the gate electrode 6510 with the gate insulating film 6504 interposed therebetween. The semiconductor film 6511 includes two impurity regions 6512a and 6512b to which an impurity imparting a conductivity type is added and functions as a source or a drain. The impurity region 6512a is connected to the impurity region 6506b included in the driving transistor 6501 through the wiring 6513.

駆動用トランジスタ６５０１及び電流制御用トランジスタ６５０２は、共に絶縁膜で形成された保護膜６５０７で覆われている。そして、保護膜６５０７に形成されたコンタクトホールを介して、配線６５０８が陽極６５０９と接続されている。また、駆動用トランジスタ６５０１及び電流制御用トランジスタ６５０２と、保護膜６５０７は層間絶縁膜６５２０で覆われている。層間絶縁膜６５２０は開口部を有しており、該開口部において陽極６５０９が露出している。陽極６５０９上には電界発光層６５２１と、陰極６５２２が形成されている。   Both the driving transistor 6501 and the current control transistor 6502 are covered with a protective film 6507 formed of an insulating film. A wiring 6508 is connected to the anode 6509 through a contact hole formed in the protective film 6507. Further, the driving transistor 6501, the current control transistor 6502, and the protective film 6507 are covered with an interlayer insulating film 6520. The interlayer insulating film 6520 has an opening, and the anode 6509 is exposed in the opening. An electroluminescent layer 6521 and a cathode 6522 are formed over the anode 6509.

なお、図１９（Ａ）では、駆動用トランジスタと電流制御用トランジスタが共にＮ型である場合について説明したが、Ｐ型であってもよい。この場合、駆動用トランジスタの閾値を制御するための不純物はＰ型を用いる。   Note that although FIG. 19A illustrates the case where both the driving transistor and the current control transistor are N-type, they may be P-type. In this case, P-type impurities are used for controlling the threshold value of the driving transistor.

本実施例では、図２に示した画素の、上面図の一実施例について説明する。図２０に本実施例の画素の上面図を示す。   In this embodiment, an example of a top view of the pixel shown in FIG. 2 will be described. FIG. 20 shows a top view of the pixel of this embodiment.

５４０１は信号線、５４０２は第１の電源線、５４１１ａ、５４１１ｂは第２の電源線に相当し、５４０４は第１の走査線、５４０３は第２の走査線に相当する。本実施例では、信号線５４０１と第１の電源線５４０２と第２の電源線５４１１ａは同じ導電膜で形成し、第１の走査線５４０４と第２の走査線５４０３と第２の電源線５４１１ｂは同じ導電膜で形成する。また５４０５はスイッチング用トランジスタであり、第１の走査線５４０４の一部がそのゲート電極として機能する。また５４０６は消去用トランジスタであり、第２の走査線５４０３の一部がそのゲート電極として機能する。５４０７は駆動用トランジスタ、５４０８は電流制御用トランジスタに相当する。また５４１２は容量素子に相当し、５４１３は半導体膜で形成された抵抗に相当する。駆動用トランジスタ５４０７は、そのＬ／Ｗが電流制御用トランジスタ５４０８よりも大きくなるように、活性層が曲がりくねっている。例えば、駆動用トランジスタ５４０７はＬ＝２００［ｎｍ］、Ｗ＝４［ｎｍ］、電流制御用トランジスタ５４０８はＬ＝６［ｎｍ］、Ｗ＝１２［ｎｍ］のようなサイズにする。５４０９は画素電極に相当し、画素電極５４０９と、電界発光層（図示せず）と、陰極（図示せず）と重なる領域（発光エリア）５４１０において、発光する。   5401 is a signal line, 5402 is a first power supply line, 5411a and 5411b are second power supply lines, 5404 is a first scan line, and 5403 is a second scan line. In this embodiment, the signal line 5401, the first power supply line 5402, and the second power supply line 5411a are formed using the same conductive film, and the first scan line 5404, the second scan line 5403, and the second power supply line 5411b are formed. Are formed of the same conductive film. Reference numeral 5405 denotes a switching transistor, and a part of the first scan line 5404 functions as its gate electrode. Reference numeral 5406 denotes an erasing transistor, and a part of the second scanning line 5403 functions as a gate electrode thereof. Reference numeral 5407 corresponds to a driving transistor, and 5408 corresponds to a current control transistor. 5412 corresponds to a capacitor, and 5413 corresponds to a resistor formed of a semiconductor film. The active layer of the driving transistor 5407 is winding so that the L / W thereof is larger than that of the current control transistor 5408. For example, the driving transistor 5407 has a size such as L = 200 [nm] and W = 4 [nm], and the current control transistor 5408 has a size such as L = 6 [nm] and W = 12 [nm]. Reference numeral 5409 denotes a pixel electrode, which emits light in a region (light emitting area) 5410 that overlaps the pixel electrode 5409, an electroluminescent layer (not shown), and a cathode (not shown).

なお本発明の上面図は一実施例であり、本発明はこれに限定されないことは言うまでもない。   It should be noted that the top view of the present invention is an example, and the present invention is not limited thereto.

図１は、本発明の一実施形態を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention. 図２は、本発明の一実施形態を示す図である。FIG. 2 is a diagram showing an embodiment of the present invention. 図３は、外部回路とパネルの概要を示す図である。FIG. 3 is a diagram showing an outline of the external circuit and the panel. 図４は、信号線駆動回路の一構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of the signal line driver circuit. 図５は、本発明の上面図の一例を示す図である。FIG. 5 is a diagram showing an example of a top view of the present invention. 図６は、本発明が適用可能な電子機器の例を示す図である。FIG. 6 is a diagram illustrating an example of an electronic apparatus to which the present invention can be applied. 図７は、従来例を示す図である。FIG. 7 is a diagram showing a conventional example. 図８は、本発明の上面図の一例を示す図である。FIG. 8 is a diagram showing an example of a top view of the present invention. 図９は、本発明の断面構造の一例を示す図である。FIG. 9 is a diagram showing an example of a cross-sectional structure of the present invention. 図１０は、本発明の動作タイミングの一例を示す図である。FIG. 10 is a diagram showing an example of the operation timing of the present invention. 図１１は、本発明の断面構造の一例を示す図である。FIG. 11 is a diagram showing an example of a cross-sectional structure of the present invention. 図１２は、本発明の一実施形態を示す図である。FIG. 12 is a diagram showing an embodiment of the present invention. 図１３は、本発明の上面図の一例を示す図である。FIG. 13 is a diagram showing an example of a top view of the present invention. 図１４は、本発明の一実施形態を示す図である。FIG. 14 is a diagram showing an embodiment of the present invention. 図１５は、本発明の一実施形態を示す図である。FIG. 15 is a diagram showing an embodiment of the present invention. 図１６は、本発明の上面図の一例を示す図である。FIG. 16 is a diagram showing an example of a top view of the present invention. 図１７は、本発明の上面図の一例を示す図である。FIG. 17 is a diagram showing an example of a top view of the present invention. 図１８は、本発明の断面構造の一例を示す図である。FIG. 18 is a diagram showing an example of a cross-sectional structure of the present invention. 図１９は、本発明の断面構造の一例を示す図である。FIG. 19 is a diagram showing an example of a cross-sectional structure of the present invention. 図２０は、本発明の上面図の一例を示す図である。FIG. 20 is a diagram showing an example of a top view of the present invention. 図２１は、本発明の画素の駆動方法を示す図である。FIG. 21 is a diagram showing a pixel driving method according to the present invention. 図２２は、アクティブマトリクス型の発光装置の駆動方法を示す図である。FIG. 22 illustrates a method for driving an active matrix light-emitting device. 図２３は、ビデオ信号が電圧を用いているのか、電流を用いているのかで分類した、駆動方法の一覧を示す図である。FIG. 23 is a diagram showing a list of driving methods classified according to whether the video signal uses voltage or current.

Claims (7)

発光素子と、第１乃至第３のトランジスタとを有し、
前記第１のトランジスタは、そのチャネル長がチャネル幅より長く、
前記第２のトランジスタは、そのチャネル長がチャネル幅と同じかそれより短く、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記発光素子に電流が流れているときには、前記第１のトランジスタは飽和領域で動作し、前記第２のトランジスタは線形領域で動作することを特徴とする発光装置。 A light emitting element and first to third transistors;
The first transistor has a channel length longer than a channel width,
The second transistor has a channel length equal to or shorter than a channel width;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
Wherein the other of the source and the drain of the first transistor is connected the light emitting element electrically,
Wherein the other of the source and the drain of the second transistor is a first wiring electrically connected to,
A gate of the first transistor is electrically connected to a second wiring;
A gate of the second transistor is electrically connected to one of a source and a drain of the third transistor;
The other of the source and the drain of the third transistor is electrically connected to a third wiring;
A gate of the third transistor is electrically connected to a fourth wiring;
When a current flows through the light emitting element, the first transistor operates in a saturation region, and the second transistor operates in a linear region. 発光素子と、第１乃至第３のトランジスタとを有し、A light emitting element and first to third transistors;
前記第１のトランジスタは、そのチャネル長がチャネル幅より長く、The first transistor has a channel length longer than a channel width,
前記第２のトランジスタは、そのチャネル長がチャネル幅と同じかそれより短く、The second transistor has a channel length equal to or shorter than a channel width;
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to the first wiring;
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the light emitting element,
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、A gate of the first transistor is electrically connected to a second wiring;
前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、A gate of the second transistor is electrically connected to one of a source and a drain of the third transistor;
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to a third wiring;
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、A gate of the third transistor is electrically connected to a fourth wiring;
前記発光素子に電流が流れているときには、前記第１のトランジスタは飽和領域で動作し、前記第２のトランジスタは線形領域で動作することを特徴とする発光装置。When a current flows through the light emitting element, the first transistor operates in a saturation region, and the second transistor operates in a linear region. 発光素子と、第１乃至第４のトランジスタとを有し、
前記第１のトランジスタは、そのチャネル長がチャネル幅より長く、
前記第２のトランジスタは、そのチャネル長がチャネル幅と同じかそれより短く、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、
前記発光素子に電流が流れているときには、前記第１のトランジスタは飽和領域で動作し、前記第２のトランジスタは線形領域で動作することを特徴とする発光装置。 A light-emitting element and first to fourth transistors;
The first transistor has a channel length longer than a channel width,
The second transistor has a channel length equal to or shorter than a channel width;
One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
Wherein the other of the source and the drain of the first transistor is connected the light emitting element electrically,
Wherein the other of the source and the drain of the second transistor is a first wiring electrically connected to,
A gate of the first transistor is electrically connected to a second wiring;
A gate of the second transistor is electrically connected to one of a source and a drain of the third transistor;
The other of the source and the drain of the third transistor is electrically connected to a third wiring;
A gate of the third transistor is electrically connected to a fourth wiring;
One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
The other of the source and the drain of the fourth transistor is electrically connected to the first wiring;
A gate of the fourth transistor is electrically connected to a fifth wiring;
When a current flows through the light emitting element, the first transistor operates in a saturation region, and the second transistor operates in a linear region. 発光素子と、第１乃至第４のトランジスタとを有し、A light-emitting element and first to fourth transistors;
前記第１のトランジスタは、そのチャネル長がチャネル幅より長く、The first transistor has a channel length longer than a channel width,
前記第２のトランジスタは、そのチャネル長がチャネル幅と同じかそれより短く、The second transistor has a channel length equal to or shorter than a channel width;
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、One of the source and the drain of the first transistor is electrically connected to one of the source and the drain of the second transistor;
前記第１のトランジスタのソース又はドレインの他方は、第１の配線と電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to the first wiring;
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子と電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the light emitting element,
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、A gate of the first transistor is electrically connected to a second wiring;
前記第２のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、A gate of the second transistor is electrically connected to one of a source and a drain of the third transistor;
前記第３のトランジスタのソース又はドレインの他方は、第３の配線と電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to a third wiring;
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、A gate of the third transistor is electrically connected to a fourth wiring;
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、One of a source and a drain of the third transistor is electrically connected to one of a source and a drain of the fourth transistor;
前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、The other of the source and the drain of the fourth transistor is electrically connected to the first wiring;
前記第４のトランジスタのゲートは、第５の配線と電気的に接続され、A gate of the fourth transistor is electrically connected to a fifth wiring;
前記発光素子に電流が流れているときには、前記第１のトランジスタは飽和領域で動作し、前記第２のトランジスタは線形領域で動作することを特徴とする発光装置。When a current flows through the light emitting element, the first transistor operates in a saturation region, and the second transistor operates in a linear region. 請求項１乃至４のいずれか一において、
前記第１のトランジスタ及び前記第２のトランジスタの極性が同じ極性であることを特徴とする発光装置。 In any one of Claims 1 thru | or 4 ,
The light-emitting device is characterized in that the first transistor and the second transistor have the same polarity. 請求項１乃至５のいずれか一において、
前記第１のトランジスタはディプリーション型であることを特徴とする発光装置。 In any one of Claims 1 thru | or 5 ,
The light emitting device is characterized in that the first transistor is a depletion type. 請求項１乃至６のいずれか一において、
前記第２の配線に固定電位が供給されていることを特徴とする発光装置。 In any one of Claims 1 thru | or 6 ,
A light-emitting device, wherein a fixed potential is supplied to the second wiring.
JP2007062082A 2003-03-26 2007-03-12 Light emitting device and element substrate Expired - Fee Related JP4174737B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007062082A JP4174737B2 (en) 2003-03-26 2007-03-12 Light emitting device and element substrate

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003086500 2003-03-26
JP2003139560 2003-05-16
JP2003174134 2003-06-18
JP2007062082A JP4174737B2 (en) 2003-03-26 2007-03-12 Light emitting device and element substrate

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005504008A Division JP4166783B2 (en) 2003-03-26 2004-03-17 Light emitting device and element substrate

Publications (2)

Publication Number Publication Date
JP2007219533A JP2007219533A (en) 2007-08-30
JP4174737B2 true JP4174737B2 (en) 2008-11-05

Family

ID=38496810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007062082A Expired - Fee Related JP4174737B2 (en) 2003-03-26 2007-03-12 Light emitting device and element substrate

Country Status (1)

Country Link
JP (1) JP4174737B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458911B1 (en) 2008-05-07 2014-11-12 삼성디스플레이 주식회사 Display device
EP2489075A4 (en) 2009-10-16 2014-06-11 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101750982B1 (en) 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
JP6077280B2 (en) * 2011-11-29 2017-02-08 株式会社半導体エネルギー研究所 Display device and electronic device
KR102234236B1 (en) 2013-09-13 2021-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device

Also Published As

Publication number Publication date
JP2007219533A (en) 2007-08-30

Similar Documents

Publication Publication Date Title
JP7235907B2 (en) light emitting device
JP4425574B2 (en) Element substrate and light emitting device
JP5222931B2 (en) Light emitting device
JP4174737B2 (en) Light emitting device and element substrate
JP4675584B2 (en) Driving method of light emitting device

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080805

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080806

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4174737

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110829

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120829

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120829

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130829

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees