JP5109269B2

JP5109269B2 - 半導体装置の製造方法

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Publication number: JP5109269B2
Application number: JP2006064726A
Authority: JP
Inventors: 憲彦高橋; 隆浩山崎; 千穂子金田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-09
Filing date: 2006-03-09
Publication date: 2012-12-26
Anticipated expiration: 2026-03-09
Also published as: JP2007242968A

Description

本発明は、ゲート絶縁膜に高誘電率材料を用いた半導体装置の製造方法に関し、特にシリコン酸化膜、シリコン窒化膜及び高誘電率材料膜を積層して構成されたゲート絶縁膜を有する半導体装置の製造方法に関する。

近年、半導体装置の高機能化及び高集積化が促進されており、それに伴って半導体装置を構成するＭＯＳトランジスタのより一層の微細化が要求されている。ＭＯＳトランジスタを微細化するためにはゲート絶縁膜の薄膜化が必須であり、そのため現在では厚さが２ｎｍ以下のゲート絶縁膜が要求されている。しかし、ＭＯＳトランジスタのゲート絶縁膜として一般的に用いられているシリコン酸化膜では、膜厚が２ｎｍ以下になるとトンネル効果によるリーク電流が著しく増大し、消費電力が大きくなって実用に耐えられなくなることが判明している。

このため、比誘電率がシリコン酸化膜の数倍〜数十倍の高誘電率材料（いわゆるHigh-k材料）によりゲート絶縁膜を形成することが提案されている。この種の用途に使用される高誘電率材料としては、例えばＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅及びＬａ₂Ｏ₃等がある。このような高誘電率材料によりゲート絶縁膜を形成すると、物理的な膜厚を厚くしたままで実効膜厚（ＳｉＯ₂膜に換算した膜厚）を薄くすることができる。これにより、リーク電流を抑制することができて、ＭＯＳトランジスタのより一層の微細化が可能になる。

ところで、ゲート絶縁膜には、リーク電流が少ないことに加えて、電子をトラップするような欠陥が少ないことが要求される。しかし、上述した高誘電率材料をシリコン基板上に直接成膜すると、シリコン基板と高誘電率材料膜との界面に多数の界面準位や欠陥準位（欠陥）が発生する。そして、これらの準位に電子がトラップされてゲート絶縁膜の電気的特性にばらつきが発生し、その結果ＭＯＳトランジスタの特性が著しく不安定になってしまう。

この問題を解消するために、例えば特許文献１には、シリコン基板と高誘電率材料膜との間にシリコン酸化膜を形成することが提案されている。このようにシリコン基板と高誘電率材料膜との間にシリコン酸化膜を介在させると、シリコン基板とゲート絶縁膜との界面（すなわち、シリコン基板とシリコン酸化膜との界面）が平坦になり、電子をトラップするような欠陥の数が減少する。この場合、ゲート絶縁膜（高誘電率材料膜＋シリコン酸化膜）の比誘電率の低下を回避するために、シリコン酸化膜は１ｎｍ以下の厚さに形成することが必要となる。

なお、本願発明に関係すると思われる他の先行技術文献として、特許文献２がある。この特許文献２には、半導体基板の上にシリコン酸化膜を形成した後、窒素ラジカルイオン活性種を用いた平滑化窒化処理を実施して半導体基板とシリコン酸化膜との間にシリコン窒化膜を形成し、結晶欠陥や界面準位を低減することが記載されている。
特許第３５１３０１８号公報特開２００５−８６０２３号公報

しかしながら、単にシリコン基板と高誘電率材料膜との間にシリコン酸化膜を配置した半導体装置では、ゲート絶縁膜形成後に実施される種々の熱処理工程において、高誘電率材料膜中の原子とシリコン酸化膜中の原子とが相互拡散してしまう。この原子の相互拡散により、高誘電率材料膜とシリコン酸化膜との界面の特性が劣化するとともに、高誘電率材料膜中の金属原子がシリコン基板に到達して、基板表面に金属シリサイドを生成するなどの問題が発生する。

以上から、本発明の目的は、実効膜厚が極めて薄いゲート絶縁膜を有するとともにゲート絶縁膜に起因する不具合の発生がなく、従来に比べてより一層の微細化が可能な半導体装置の製造方法を提供することにある。

本発明の一観点によれば、第１のシリコン基板の上にシリコン酸化膜を形成する工程と、表面が（１１１）の第２のシリコン基板の上にシリコン窒化膜を形成する工程と、前記シリコン酸化膜と前記シリコン窒化膜とを接触させて前記第１のシリコン基板の上に前記第２のシリコン基板を重ね合わせ、前記シリコン酸化膜と前記シリコン窒化膜とを結合させる工程と、前記第２のシリコン基板を除去する工程と、前記シリコン窒化膜上に高誘電率材料膜を積層して、前記シリコン酸化膜、前記シリコン窒化膜及び前記高誘電率材料膜により構成されるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記第１のシリコン基板の表面に不純物を導入してソース・ドレインを形成する工程とを有する半導体装置の製造方法が提供される。

一般的に、シリコン酸化膜の上に厚さが原子層オーダーのシリコン窒化膜を形成しようとしても、均一な厚さのシリコン窒化膜を形成することは極めて困難である。しかし、表面が（１１１）のシリコン基板の上であれば、例えばプラズマ窒化法により、１〜数原子層分の厚さの均一なシリコン窒化膜を比較的容易に形成することができる。そこで、本発明においては、表面が（１１１）のシリコン基板（第２のシリコン基板）を用いて、厚さが例えば１〜数原子層分のシリコン窒化膜を形成する。

一方、予め第１のシリコン基板の上にシリコン酸化膜を形成しておく。そして、第２のシリコン基板を第１のシリコン基板の上に、第１のシリコン基板のシリコン酸化膜と第２のシリコン基板のシリコン窒化膜とが接触するようにして重ね合わせ、その後例えば熱処理を実施して、シリコン酸化膜とシリコン窒化膜とを物理的に結合させる。次に、第２のシリコン基板を、研磨又はエッチング等により除去する。その後、シリコン窒化膜上に高誘電率材料膜を形成すると、シリコン酸化膜、シリコン窒化膜及び高誘電率材料膜により構成されるゲート絶縁膜が得られる。次いで、ゲート絶縁膜上にゲート電極を形成し、第１のシリコン基板の表面に不純物を導入してソース・ドレインを形成する。

本発明方法では、上述したように、表面が（１１１）のシリコン基板の上に窒化シリコン膜を形成するので、原子層オーダーの極めて薄いシリコン窒化膜を均一な厚さに形成することができる。また、このようにして形成したシリコン窒化膜をシリコン酸化膜と高誘電率材料膜との間に配置するので、シリコン酸化膜と高誘電率材料膜との間の原子の相互拡散が防止される。

更に、本発明方法では、上述したように、ゲート絶縁膜がシリコン酸化膜、シリコン窒化膜及び高誘電率材料膜により構成され、最下層のシリコン酸化膜がシリコン基板に接触する。シリコン酸化膜は、例えばスパッタリング法によりシリコン基板上に形成すると、シリコン基板との間に平坦で電子をトラップするような欠陥のない界面が得られる。これにより、特性が安定なＭＯＳトランジスタを形成することができる

更にまた、本発明方法では、高誘電率材料を用いてゲート絶縁膜を形成しているので、物理的な膜厚が厚いままで実効膜厚を薄くすることができる。これにより、ＭＯＳトランジスタのより一層の微細化が可能となる。

以下、本発明の実施形態について、添付の図面を参照して説明する。

図１〜図１０は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。

まず、図１に示すように、表面が（１００）のシリコン基板（第１の半導体基板）１１を用意する。そして、このシリコン基板１１の上に、スパッタリング法により、非晶質シリコン酸化膜１２を例えば０．５〜１ｎｍの厚さに形成する。この非晶質シリコン酸化膜１２の形成は、室温で行われる。このシリコン酸化膜１２は、電子をトラップするような欠陥（表面準位や欠陥準位）の発生を防止するために形成される。シリコン酸化膜１２の厚さが０．５ｎｍ未満の場合は欠陥の発生を防止する効果を十分に得ることができない。また、シリコン酸化膜１２の厚さが１ｎｍを超えると、ゲート絶縁膜の実効膜厚が厚くなって、ＭＯＳトランジスタの微細化が困難になる。従って、シリコン酸化膜１２の厚さは、上述したように０．５〜１ｎｍとすることが好ましい。

一方、図２に示すように、表面が（１１１）のシリコン基板（第２の半導体基板）１３を用意する。そして、プラズマ窒化法により、シリコン基板１３の上にシリコン窒化膜１４を１０原子層分以下（１〜数原子層分）の厚さに形成する。このシリコン窒化膜１４の形成は、例えば５００℃以下の比較的低温で行われる。このように表面が（１１１）のシリコン基板１３とプラズマ窒化法とを用いることにより、シリコン基板１３の上に極めて薄いシリコン窒化膜１４を均一の厚さで形成することができる。なお、シリコン窒化膜１４の厚さが厚くなると均一な膜質を得ることが困難になるので、上述の如くシリコン窒化膜１４の厚さは１０原子層分以下（より好ましくは１〜３原子層分）とする。

このようにして形成されたシリコン窒化膜１４の最表面には、窒素原子のダングリングボンド（未結合手）が存在する。このダングリングボンドが異物原子と結合することを防ぐために、シリコン窒化膜１４形成後のシリコン基板１３を室温の水素ガス雰囲気に晒して、水素原子による終端処理を行う。

次に、図３に示すように、非晶質シリコン酸化膜１２とシリコン窒化膜１４とが接触するようにしてシリコン基板１１，１３を重ね合わせる。そして、この状態で８００〜９００℃の温度で熱処理を施す。そうすると、終端処理によりシリコン窒化膜１４の最表面の窒素原子に結合していた水素原子が熱処理の初期段階で放出され、その後シリコン窒化膜１４の最表面の窒素原子と非晶質シリコン酸化膜１２の最表面のシリコン原子とが結合する。これにより、シリコン酸化膜１２とシリコン窒化膜１４とが物理的に接合して、均一で安定な界面が形成される。

次に、図４に示すように、化学機械研磨（ＣＭＰ）により、シリコン基板１３を裏面側（シリコン窒化膜１４形成面と反対側の面側）から研磨する。そして、シリコン基板１３が若干残る程度のところ、例えばシリコン基板１３の厚さが約２ｎｍになったところで研磨を終了する。その後、例えばＣＦ₄をエッチングガスとして使用するドライエッチングにより、図５に示すように残存するシリコン基板１３を除去して、シリコン窒化膜１４を露出させる。

このようにして、膜厚が０．５〜１ｎｍのシリコン酸化膜１２と、膜厚が１〜数原子層分のシリコン窒化膜１４とが積層されたシリコン基板１１が得られる。

次に、図６に示すように、スパッタリング法により、シリコン窒化膜１４の上にＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅又はＬａ₂Ｏ₃等の高誘電率材料のシリケート膜１５を１〜１．５ｎｍの厚さに形成する。このシリケート膜１５の形成は、室温で行われる。なお、高誘電率材料のシリケート膜１５に替えて、高誘電率材料のアルミネート膜を形成してもよい。

次に、スパッタリング法により、シリケート膜１５の上にＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅又はＬａ₂Ｏ₃等の高誘電率材料膜１６を１〜１．５ｎｍの厚さに形成する。このようにして、シリコン基板１１上に、シリコン酸化膜１２，シリコン窒化膜１４、シリケート膜１５及び高誘電率材料膜１６を積層してなるゲート絶縁膜１７が形成される。

なお、本実施形態では、上述の如く、シリコン窒化膜１４の上に高誘電率材料のシリケート膜１５（又は、アルミネート膜）と高誘電率材料膜１６とを形成しているが、図１１に示すように、シリコン窒化膜１４の上に厚さが２〜３ｎｍの高誘電率材料膜１６を直接形成してもよい。しかし、図６に示すように、シリコン窒化膜１４と高誘電率材料膜１６との間に高誘電率材料のシリケート膜１５（又は、アルミネート膜）を形成することにより、ゲート絶縁膜１７の絶縁特性が向上する。また、これらのシリケート膜１５（又は、アルミネート膜）及び高誘電率材料膜１６に窒素原子を添加した高誘電率材料を用いると、ゲート絶縁膜１７の絶縁特性がより一層向上する。

高誘電率材料膜１６とシリケート膜１５との合計の厚さ（シリケート膜１５がない場合は高誘電率材料膜１６のみの厚さ）が３ｎｍを超えると、ゲート絶縁膜の実効膜厚が厚くなってＭＯＳトランジスタの微細化が困難になる。このため、高誘電率材料膜１６とシリケート膜１５との合計の厚さ（シリケート膜１５がない場合は高誘電率材料膜１６のみの厚さ）は、３ｎｍ以下とすることが好ましい。

次に、図７に示すように、ゲート絶縁膜１７の上に、不純物を導入して導電性を付与したポリシリコン膜１８を例えば８０〜１００ｍの厚さに形成する。

次に、ポリシリコン膜１８をフォトリソグラフィ法によりパターニングして、図８に示すように、ゲート電極１９を形成する。そして、このゲート電極１９の両側に露出するゲート絶縁膜１７（シリコン酸化膜１２、シリコン窒化膜１４、シリケート膜１５及び高誘電率材料膜１６）をエッチングにより順次除去する。その後、ゲート電極１９をマスクとしてシリコン基板１１の表面に不純物を低濃度に導入して、ＬＤＤ（Lightly Doped Drain)となる低濃度不純物領域２０を形成する。

次に、シリコン基板１１の上側全面にシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックして、図９に示すように、ゲート電極１９及びゲート絶縁膜１７の側面を被覆するサイドウォール２１を形成する。そして、ゲート電極１９及びサイドウォール２１をマスクとしてシリコン基板１１の表面に不純物を高濃度に導入して、高濃度不純物領域２２を形成する。

次いで、例えば９５０〜１０００℃の温度で１０秒間熱処理を行い、図１０に示すように、低濃度不純物領域２０及び高濃度不純物領域２２中の不純物を活性化させて、ソース・ドレイン２３を形成する。このようにして、ＭＯＳトランジスタを有する半導体装置が完成する。

本実施形態においては、上述したように、表面が（１１１）のシリコン基板１３の上にプラズマ窒化法によりシリコン窒化膜１４を形成する。シリコン酸化膜上にシリコン窒化膜を直接形成する場合は、１〜数原子層分の均一な厚さのシリコン窒化膜を形成することは極めて困難である。しかし、本実施形態では、上述の如く、表面が（１１１）のシリコン基板１３の上にプラズマ窒化法を用いてシリコン窒化膜１４を形成するので、１〜数原子層分の均一な厚さのシリコン窒化膜１４を比較的容易に形成することができる。

また、本実施形態では、上述のようにして形成したシリコン窒化膜１４を、表面が（１００）のシリコン基板上１１に形成されたシリコン酸化膜１２に接合することにより、シリコン酸化膜１２と１〜数原子層分の厚さのシリコン窒化膜１４との積層構造を形成している。そして、シリコン窒化膜１４の形成に用いたシリコン基板１３を化学機械研磨及びエッチングにより除去した後、シリコン酸化膜１２とシリコン窒化膜１４との積層構造の上に高誘電率材料のシリケート膜１５と、高誘電率材料膜１６とを積層してゲート絶縁膜１７としている。このように、本実施形態により製造された半導体装置では、シリコン酸化膜１２、シリコン窒化膜１４、シリケート膜１５及び高誘電率材料膜１６を積層してなるゲート絶縁膜１７を有しているので、シリコン基板１１とゲート絶縁膜１７との界面（すなわち、シリコン基板１１とシリコン酸化膜１２との界面）が平坦になり、電子をトラップするような欠陥の発生が防止される。従って、ＭＯＳトランジスタの特性が安定し、半導体装置の信頼性が向上するという効果を奏する。

更に、本実施形態により製造された半導体装置では、高誘電率材料膜１６とシリコン酸化膜１２との間にシリコン窒化膜１４が介在しているので、高誘電率材料膜１６とシリコン酸化膜１２との間の原子の相互拡散が防止される。これにより、ゲート絶縁膜１７の良好な絶縁特性が維持される。

更にまた、本実施形態では、高誘電率材料膜１６を用いてゲート絶縁膜１７を形成しているので、ゲート絶縁膜１７の物理的な膜厚を厚くしたままで実効膜厚を薄くすることができる。これにより、リーク電流を抑制しつつ、ＭＯＳトランジスタのより一層の微細化が実現されるという効果を奏する。

以下、本発明の諸態様を、付記としてまとめて記載する。

（付記１）第１の半導体基板の上にシリコン酸化膜を形成する工程と、
表面が（１１１）の第２の半導体基板の上にシリコン窒化膜を形成する工程と、
前記シリコン酸化膜と前記シリコン窒化膜とを接触させて前記第１の基板の上に前記第２の基板を重ね合わせ、前記シリコン酸化膜と前記シリコン窒化膜とを結合させる工程と、
前記第２の半導体基板を除去する工程と、
前記シリコン窒化膜上に高誘電率材料膜を積層して、前記シリコン酸化膜、前記シリコン窒化膜及び前記高誘電率材料膜により構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第１の半導体基板の表面に不純物を導入してソース・ドレインを形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記２）前記第２の半導体基板の上に前記シリコン窒化膜を形成した後、前記シリコン窒化膜の表面を水素で終端処理する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）前記シリコン酸化膜と前記シリコン窒化膜とを結合させる工程は、８００乃至９００℃の温度で熱処理をすることによることを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）前記高誘電率材料膜を形成する工程の前に、前記シリコン窒化膜上に高誘電率材料のシリケート膜又はアルミネート膜を形成し、当該シリケート膜又はアルミネート膜の上に前記高誘電率材料膜を形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）前記高誘電率材料膜及び前記高誘電率材料のシリケート膜又はアルミネート膜の少なくとも一方を、窒素原子を添加した高誘電率材料により形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）前記第１の半導体基板の表面が（１００）面であることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。

（付記７）前記シリコン窒化膜は、プラズマ窒化法により形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。

（付記８）前記シリコン窒化膜は、１０原子層分以下の厚さに形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）前記シリコン酸化膜は、０．５ｎｍ以上且つ１．０ｎｍ以下の厚さに形成することを特徴とすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）前記高誘電率材料膜は、３ｎｍ以下の厚さに形成することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１１）前記高誘電率材料膜は、ＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅及びＬａ₂Ｏ₃からなる群から選択されたいずれか１種の化合物を主成分とすることを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。

図１は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。図２は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。図３は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。図４は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。図５は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。図６は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。図７は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。図８は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。図９は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。図１０は、本発明の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。図１１は、本発明の実施形態に係る半導体装置の製造方法において、シリコン窒化膜の上に高誘電率材料膜を直接形成した例を示す断面図である。

符号の説明

１１…シリコン基板（第１の半導体基板）、
１２…シリコン酸化膜、
１３…シリコン基板（第２の半導体基板）
１４…シリコン窒化膜、
１５…シリケート膜、
１６…高誘電率材料膜、
１７…ゲート絶縁膜、
１８…ポリシリコン膜、
１９…ゲート電極、
２０…低濃度不純物領域、
２１…サイドウォール、
２２…高濃度不純物領域
２３…ソース・ドレイン。

Claims

第１のシリコン基板の上にシリコン酸化膜を形成する工程と、
表面が（１１１）の第２のシリコン基板の上にシリコン窒化膜を形成する工程と、
前記シリコン酸化膜と前記シリコン窒化膜とを接触させて前記第１のシリコン基板の上に前記第２のシリコン基板を重ね合わせ、前記シリコン酸化膜と前記シリコン窒化膜とを結合させる工程と、
前記第２のシリコン基板を除去する工程と、
前記シリコン窒化膜上に高誘電率材料膜を積層して、前記シリコン酸化膜、前記シリコン窒化膜及び前記高誘電率材料膜により構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記第１のシリコン基板の表面に不純物を導入してソース・ドレインを形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記第２のシリコン基板の上に前記シリコン窒化膜を形成した後、前記シリコン窒化膜の表面を水素で終端処理する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
前記シリコン酸化膜と前記シリコン窒化膜とを結合させる工程は、８００乃至９００℃の温度で熱処理をすることによることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第１のシリコン基板の表面が（１００）面であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記高誘電率材料膜は、ＨｆＯ₂、ＺｒＯ₂、Ｔａ₂Ｏ₅及びＬａ₂Ｏ₃からなる群から選択されたいずれか１種の化合物を主成分とすることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。