JP5103363B2 - 回路検査装置 - Google Patents
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Description
2 クロック出力部
3 カウンタ
4 グレイコード変換部
5 テストデータ生成部
6 異常検出部
7 インバータ
Claims (4)
- クロックを出力するクロック出力部と、
前記クロック出力部により出力されるクロックの数を計測し、そのクロック計数値を予め定められたビット数のディジタル信号からなる信号列で出力するクロック計数部と、
前記クロック計数部から出力される信号列をグレイコードに変換するグレイコード変換部と、
前記グレイコード変換部から出力されるグレイコードをテストデータに変換して出力するテストデータ生成部と、
前記テストデータ生成部から出力されたテストデータを受信し、各ビットに対応する信号経路における異常の有無を検出する異常検出部と
を備え、
前記テストデータ生成部は、
前記グレイコード変換部から順次出力される複数のグレイコードについて、1つおきに、当該グレイコードにおける各ビットの数値を反転してなる信号列を前記テストデータとして生成し、
残りの1つおきに並ぶグレイコードをそのままテストデータとして設定し、
前記各テストデータを順次出力する回路検査装置。 - 前記テストデータ生成部は、前記グレイコード変換部から順次出力される複数のグレイコードについて、1つおきに、前記クロック計数値の信号列における最下位ビットの数値を用いて、当該グレイコードにおける各ビットの数値を反転してなる信号列を前記テストデータとして生成するものである請求項1に記載の回路検査装置。
- 前記グレイコード変換部は、前記クロック計数部から出力される信号列の各ビットのうち最上位のビットを除く各ビットに対応して設けられた複数の排他的論理和回路を有し、
前記各排他的論理和回路は、当該排他的論理和回路に対応するビットのディジタル信号が示す数値と、当該排他的論理和回路に対応するビットより1つ上位のビットのディジタル信号との排他的論理和をそれぞれ演算するものであり、
前記グレイコード変換部は、前記最上位のビットのディジタル信号と、前記各排他的理和回路から出力される各ディジタル信号とからなる信号列を前記グレイコードとして出力するものであり、
前記テストデータ生成部は、前記グレイコードの各ビットに対応して備えられた複数の排他的論理和回路を有し、それらの排他的論理和回路から出力される各ディジタル信号の信号列を前記テストデータとして出力するものであり、
前記テストデータ生成部に備えられる各排他的論理和回路は、当該排他的論理和回路に対応する、前記グレイコードのビットのディジタル信号が示す数値と、前記クロック計数部から出力される最下位のビットのディジタル信号が示す数値との排他的論理和をそれぞれ演算するものである請求項1又は2に記載の回路検査装置。 - 前記グレイコード変換部は、前記クロック計数部から出力される信号列の各ビットのうち最上位のビットを除く各ビットに対応して設けられた複数の排他的論理和回路を有し、
前記各排他的論理和回路は、当該排他的論理和回路に対応するビットのディジタル信号が示す数値と、当該排他的論理和回路に対応するビットより1つ上位のビットのディジタル信号との排他的論理和をそれぞれ演算するものであり、
前記グレイコード変換部は、前記最上位のビットのディジタル信号と、前記各排他的理和回路から出力される各ディジタル信号とからなる信号列を前記グレイコードとして出力するものであり、
前記テストデータ生成部は、前記クロック計数部から出力される最下位のビットのディジタル信号が示す数値を反転した数値を出力するインバータと、前記グレイコードの各ビットに対応して備えられた複数の排他的論理和回路とを有し、それらの排他的論理和回路から出力される各ディジタル信号の信号列を前記テストデータとして出力するものであり、
前記テストデータ生成部に備えられる各排他的論理和回路は、当該排他的論理和回路に対応する、前記グレイコードのビットのディジタル信号が示す数値と、前記インバータの出力値との排他的論理和をそれぞれ演算するものである請求項1又は2に記載の回路検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008292425A JP5103363B2 (ja) | 2008-11-14 | 2008-11-14 | 回路検査装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008292425A JP5103363B2 (ja) | 2008-11-14 | 2008-11-14 | 回路検査装置 |
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Publication Number | Publication Date |
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JP2010117316A JP2010117316A (ja) | 2010-05-27 |
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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JP (1) | JP5103363B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028409A (ja) * | 2015-07-17 | 2017-02-02 | 富士通セミコンダクター株式会社 | 不揮発性カウンタ回路、メモリ制御方法及びプログラム |
JP6580279B2 (ja) | 2017-01-25 | 2019-09-25 | 三菱電機株式会社 | テスト装置、テスト方法およびテストプログラム |
CN117560232B (zh) * | 2024-01-12 | 2024-04-02 | 深圳市纽创信安科技开发有限公司 | 一种检测装置和芯片 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61115141A (ja) * | 1984-11-09 | 1986-06-02 | Agency Of Ind Science & Technol | 自己検査性順序回路 |
JPH06242190A (ja) * | 1993-02-22 | 1994-09-02 | Hitachi Ltd | 論理回路の故障診断方法 |
JPH09204365A (ja) * | 1996-01-24 | 1997-08-05 | Sony Corp | メモリ検査符号発生回路 |
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2008
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Publication number | Publication date |
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JP2010117316A (ja) | 2010-05-27 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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