JP5102529B2 - Driver IC chip, driving device, print head, image forming apparatus, and display device - Google Patents
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Description
本発明は、被駆動素子の群、例えば電子写真プリンタにおけるLED(発光ダイオード)アレイなどの発光素子アレイ、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列などを選択的にかつサイクル的に駆動するドライバICチップ、及び該ドライバICチップを備えた駆動装置に関する。
本発明はまた、電子写真プロセスで用いられるLEDアレイや発熱抵抗体の列を駆動する駆動装置を備えたプリントヘッドに関する。
本発明はさらに、プリントヘッドを備えた画像形成装置に関する。
本発明はさらに、駆動装置を備えた表示装置に関する。
The present invention selectively and cycles a group of driven elements, for example, a light emitting element array such as an LED (light emitting diode) array in an electrophotographic printer, a row of heating resistors in a thermal printer, a row of display elements in a display device, and the like. TECHNICAL FIELD The present invention relates to a driver IC chip that is driven in general, and a driving device including the driver IC chip.
The present invention also relates to a print head provided with a driving device for driving a row of LED arrays and heating resistors used in an electrophotographic process.
The present invention further relates to an image forming apparatus provided with a print head.
The invention further relates to a display device comprising a drive device.
電子写真プロセスを用いたプリンタなどの画像形成装置では、露光装置としてLEDアレイなど複数の発光素子を多数直線状に配置して、これらを選択的に発光させて画像を形成する発光素子アレイヘッドと呼ばれるものがある。 In an image forming apparatus such as a printer using an electrophotographic process, a plurality of light emitting elements such as an LED array are linearly arranged as an exposure device, and a light emitting element array head that selectively emits light to form an image; There is what is called.
発光素子アレイヘッドでは、発光素子の点滅データ(駆動データ)を予めシフトレジスタを用いて一列分蓄えた後、発光素子の各々に対応するトランジスタなどで構成されるスイッチング素子をオン・オフさせていた(例えば特許文献1を参照)。 In the light emitting element array head, blinking data (driving data) of the light emitting elements is stored in advance for one column using a shift register, and then switching elements composed of transistors corresponding to each of the light emitting elements are turned on / off. (For example, refer to Patent Document 1).
以下、LEDアレイを用いて形成されたプリントヘッドを備えた電子写真プリンタについて説明し、従来技術の問題点を説明する。
以下の説明において、発光ダイオードをLED、モノリシック集積回路をIC、NチャンネルMOSトランジスタをNMOS、PチャンネルMOSトランジスタをPMOSと略称することがある。さらにチャネル型を意識せずMOSトランジスタを単に「MOS」と略称することもある。
また、信号レベルのHigh(「高」レベル)を論理値「1」に、Low(「低」レベル)を論理値「0」に対応させて記載することがある。
さらに、信号の論理を明確にする必要がある場合には、信号を表す符号の末尾に「−P」を付して正論理信号であることを、信号を表す符号の末尾に「−N」を付して負論理信号であることを示す。さらに、信号を表す符号として、信号が入力または出力される端子、或いは信号が出力される素子乃至回路と同じ符号が用いられることがある。
Hereinafter, an electrophotographic printer including a print head formed using an LED array will be described, and problems of the related art will be described.
In the following description, the light emitting diode may be abbreviated as LED, the monolithic integrated circuit as IC, the N channel MOS transistor as NMOS, and the P channel MOS transistor as PMOS. Furthermore, the MOS transistor may be simply abbreviated as “MOS” without being aware of the channel type.
Further, the signal level High (“high” level) may be described in association with the logical value “1”, and Low (“low” level) in association with the logical value “0”.
Furthermore, when it is necessary to clarify the logic of a signal, “−P” is added to the end of the code representing the signal to indicate that it is a positive logic signal, and “−N” is added to the end of the code representing the signal. To indicate a negative logic signal. Further, as a symbol representing a signal, the same symbol as that of a terminal to which a signal is input or output or an element or a circuit from which a signal is output may be used.
従来の電子写真プリンタにおいては、帯電した感光体ドラムを印刷情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行なってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。 In a conventional electrophotographic printer, an electrostatic latent image is formed by selectively irradiating light to a charged photosensitive drum according to printing information, and toner is attached to the electrostatic latent image and development is performed. An image is formed, and the toner image is transferred to a sheet and fixed.
図1は、従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。
図1において、1は印刷制御部であり、マイクロプロセッサ、ROM、RAM、入出力ポート、タイマなどによって構成される。
印刷制御部1は、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配置したもの)SG2などによって、プリンタ全体をシーケンス制御し、印刷動作を行なう。
FIG. 1 is a block diagram of a printer control circuit in a conventional electrophotographic printer.
In FIG. 1,
The
上記制御信号SG1によって印刷指示を受信すると、印刷制御部1は、まず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次にドライバ2を介して現像・転写プロセス用モータ(PM)3を回転させ、同時に帯電信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行なう。
When the print instruction is received by the control signal SG1, the
そして、図示しない用紙の有無(図示しない給紙部に用紙がセットされているかどうか)および種類が用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入ロセンサ6が検知するまで、セットされた用紙を予め設定された量だけ送り、続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送することができる。
The presence / absence of a sheet (not shown) (whether a sheet is set in a sheet feeding unit (not shown)) and the type thereof are detected by the sheet remaining
印刷制御部1は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対して夕イミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、ビデオ信号SG2を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部1に受信されたビデオ信号SG2は、印刷データ信号HD−DATA3〜HD−DATA0としてLEDヘッド19に転送される。LEDヘッド19はそれぞれ1ドット(ピクセル)の印刷のために設けられたLEDを複数個線状に配列したものであり、プリントヘッドとして用いられる。
When the
そして、印刷制御部1は1ライン分のビデオ信号SG2を受信すると、LEDヘッド19にラッチ信号HD−LOADを送信し(HD−LOADをHighにし)、印刷データ信号HD−DATAをLEDヘッド19内に保持させる。また、印刷制御部1は上位コントローラから次のビデオ信号SG2を受信している最中においても、LEDヘッド19に保持した印刷データ信号HD−DATA3〜HD−DATA0に基づいて印刷する(LEDを駆動する)ことができる。
HD−CLK−P、HD−CLK−Nは印刷データ信号HD−DATA3〜HD−DATA0をLEDヘッド19に送信するためのクロック信号であり、小振幅差動信号が用いられる。なお、特に区別する必要のない場合、差動信号HD−CLK−P、HD−CLK−Nを単にHD−CLKと記載する場合がある。
HD−HSYNC−Nは主走査同期信号、HD−STB−Nはストローブ信号である。
When the
HD-CLK-P and HD-CLK-N are clock signals for transmitting the print data signals HD-DATA3 to HD-DATA0 to the
HD-HSYNC-N is a main scanning synchronization signal, and HD-STB-N is a strobe signal.
ビデオ信号SG2の送受信は、印刷ライン毎に行われる。LEDヘッド19によって印刷される情報は、負電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、負電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写器28に送られ、一方、転写信号SG4によって正電位の転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間隔を通過する用紙上にトナー像を転写する。
Transmission / reception of the video signal SG2 is performed for each print line. Information printed by the
Thereafter, the toner image is sent to the
転写されたトナー像を有する用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出ロセンサ7を通過してプリンが外部に排出される。
The sheet having the transferred toner image is conveyed in contact with a
印刷制御部1は用紙サイズセンサ9、用紙吸入ロセンサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出ロセンサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像、転写プロセス用モータ3の回転を停止させる。
以後、上記の動作を繰り返す。
In response to detection by the
Thereafter, the above operation is repeated.
次に、LEDヘッド19について説明する。図2は従来の一般的なLEDヘッドの構造を示す図である。本従来例の説明や後述する実施の形態の説明においては、一例としてA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドを想定する。この場合、LED素子の総数は4992ドットであり、これを構成するために、例えば各々192個のLED素子を備えた26個のLEDアレイチップが直線状に配列されている。
Next, the
但し、図2では図示の簡略化のため、2個のLEDアレイチップCHP1、CHP2とこれらに対応して配置された2個のドライバICチップDIC1、DIC2のみが示されている。言い換えると、第3段乃至第26段のLEDアレイチップCHP3〜CHP26、及び第3段〜第26段のドライバICチップDIC3〜DIC26は図示が省略されている。LEDアレイチップCHP1〜CHP26は、互いに同一の回路により構成され、ドライバICチップDIC1〜DIC26は、互いに同一の回路により構成され、互いにカスケード接続されている。
なお、以下の説明において、すべてのドライバICチップ当てはまる説明においては、符号DICを用いることがある。同様に、すべてのLEDアレイチップに当てはまる説明においては、符号CHPを用いることがある。
However, in FIG. 2, only two LED array chips CHP1 and CHP2 and two driver IC chips DIC1 and DIC2 arranged corresponding to these are shown for simplification of illustration. In other words, the third to 26th LED array chips CHP3 to CHP26 and the third to 26th driver IC chips DIC3 to DIC26 are not shown. The LED array chips CHP1 to CHP26 are configured by the same circuit, and the driver IC chips DIC1 to DIC26 are configured by the same circuit and are cascade-connected to each other.
In the following description, the reference DIC may be used in descriptions that apply to all driver IC chips. Similarly, in the description that applies to all LED array chips, the symbol CHP may be used.
101〜108はLED素子であって、LEDアレイチップ毎に192個ずつ配置されている。
第1の共通スイッチを構成するパワーMOS109のドレーンはLED101、103、105、107等のカソードと接続され、第2の共通スイッチを構成するパワーMOS110のドレーンはLED102、104、106、108等のカソードと接続されている。パワーMOS109、110のソースはグランドに接続されている。
101-108 are LED elements, and 192 are arranged for each LED array chip.
The drain of the
このように、各LEDアレイCHP1、CHP2内の奇数番目のLED素子101、…103、105、…107はカソードが互いに接続され、即ちすべて共通カソードノードCCoに接続され、該共通カソードノードCCoは、パワーMOS109を介してグランドGNDに接続されている。一方、偶数番目のLED素子102、…104、106、…108はカソードが互いに接続され、即ちすべて共通カソードノードCCeに接続され、該共通カソードノードCCeは、パワーMOS110を介してグランドGNDに接続されており、パワーMOS109とパワーMOS110を異なるタイミングでオンさせることにより、奇数番目のLED素子101、…103、105、…107と、偶数番目のLED素子102、…104、106、…108が時分割駆動される。
Thus, the odd-numbered
また、パワーMOS109は、そのゲートが第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRと接続され、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR1により制御される。
パワーMOS110は、そのゲートが第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRと接続され、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR2により制御される。
The
The
図2に示す構成においては、4つ(4連)の印刷データ信号HD−DATA3〜0が入力され、それぞれのLED素子の駆動に用いられる。また、奇数番目のLED素子と偶数番目のLED素子は時分割的に駆動される。従って、隣接するLED素子8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号HD−CLK毎に同時に送出することができる。
In the configuration shown in FIG. 2, four (four) print data signals HD-
このため、印刷制御部1から出力される印刷データ信号HD−DATA3〜0はクロック信号HD−CLKと共にLEDヘッド19に入力され、後に図3を参照して説明する各ドライバICチップDIC1、DIC2内に設けられた4つの互いに並列的に設けられたシフトレジスタ中を、前記した4992ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット(2496個のドット)のドットデータが先に転送され、その後偶数番目のすべてのドット(2496個のドット)のドットデータが転送される。
For this reason, the print data signals HD-
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う(ラッチされた状態となると)、ドットデータと印刷駆動信号HD−STB−Nとによって、発光素子(今の例ではLEDである)のうち、High(高)レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、GNDはグランド(グランド電位ノード)である。
When the transfer of dot data of all odd-numbered dots is completed, the latch signal HD-LOAD is input to the LED head 19 (HD-LOAD is set to High), and these dot data are stored in a plurality of stages constituting the shift register. Latches are respectively latched by latch elements provided corresponding to the flip-flops.
When the transfer of dot data of all even-numbered dots is completed, the latch signal HD-LOAD is input to the LED head 19 (HD-LOAD is set to High), and these dot data are stored in a plurality of stages constituting the shift register. Latches are respectively latched by latch elements provided corresponding to the flip-flops.
When the dot data latches for all the odd-numbered dots and the dot-data latches for all the even-numbered dots are finished, the data for all the dots are aligned (when latched), the dot data and the print drive signal HD By -STB-N, among the light emitting elements (LEDs in this example), those corresponding to dot data at a high (high) level are turned on. Note that VDD is a power supply, and GND is a ground (ground potential node).
HD−HSYNC−Nは上記した主走査同期信号であり、この主走査同期信号HD−HSYNC−Nが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのLED素子の各々に1ビットの印刷データ、即ち全体で、26×24×4×2(=4996)ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための26×24×4(=2496)ビットの印刷データが転送され、後半で偶数番目のドットのための26×24×4(=2496)ビットの印刷データが転送される。 HD-HSYNC-N is the above-described main scanning synchronization signal, and a period from when this main scanning synchronization signal HD-HSYNC-N is generated once to when it is generated next can be called a main scanning period. In one main scanning period, 1-bit print data, that is, 26 × 24 × 4 × 2 (= 4996) bits in total is transferred to each of all LED elements. For example, 26 × 24 × 4 (= 2496) -bit print data for odd-numbered dots is transferred in the first half of each main scanning period, and 26 × 24 × 4 (= 2496) for even-numbered dots in the second half. ) Bit print data is transferred.
VREFはLED駆動のための駆動電流値を指令するための基準電圧であって、LEDヘッド19内に設けられた図示しない基準電圧発生回路により発生される。
VREF is a reference voltage for instructing a driving current value for LED driving, and is generated by a reference voltage generating circuit (not shown) provided in the
以上のような印刷の実行(印刷データの転送及び印刷データに基づくLEDの駆動)に先立って、印刷データの転送に用いられるのと同じシフトレジスタを用いて補正データが転送され、メモリに格納されており、印刷データに基づくLEDの駆動の際に、補正データに基づいて駆動電流値が補正される。 Prior to execution of printing as described above (transfer of print data and LED driving based on print data), correction data is transferred using the same shift register used for transfer of print data and stored in the memory. When the LED is driven based on the print data, the drive current value is corrected based on the correction data.
図3は図2において示したドライバICチップの詳細な構成を示すブロック図である。
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
FIG. 3 is a block diagram showing a detailed configuration of the driver IC chip shown in FIG.
FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are flip-flops, and constitute four mutually parallel shift registers SFRa, SFRb, SFRc, and SFRd.
LTA1 to LTD1,... LTA24 to LTD24 are latch elements, and constitute a latch circuit as a whole.
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたドット毎の補正データは、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。 MEM is a memory circuit (the same sign is assigned to (24 × 4) memory circuits), and the memory circuit MEM has correction data (dot correction data) for correcting the variation in the amount of light of the LEDs. Stored. The correction data for each dot stored in the memory circuit MEM is read out at the time of printing and used for correcting the LED drive current.
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。 Each of the memory circuits MEM stores correction data of odd-numbered and even-numbered LEDs (dots) adjacent to each other, and can be read from two sets of data output terminals Mo and Me.
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはドライバICチップ毎の補正データHcを格納し、データ出力端子Mcから読み出し可能になっている。 The MCM is a memory circuit that stores light amount correction data (chip correction data) for each LED array chip or correction data Hc for each driver IC chip, and can be read from the data output terminal Mc.
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づきLEDを駆動する際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。 The MOE is also a memory circuit, and the memory circuit MOE stores data (common switch control data) Hk for determining the value of the common switch control signal KDR output from the common switch control signal output terminal KDR of the driver IC chip. Is done. Data Hk stored in the memory circuit MOE is read at the time of printing (when the LED is driven based on the print data) and used to generate the common switch control signal KDR.
(24×4)個のメモリ回路MEMはそれぞれ、フリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のQ端子(データ出力端子)からの出力を受ける一方、メモリ回路MCMはフリップフロップFFD25のQ端子からの出力を受け、メモリ回路MOEは、フリップフロップFFC25のQ端子からの出力を受ける。 The (24 × 4) memory circuits MEM receive outputs from the Q terminals (data output terminals) of the flip-flops FFA1 to FFA24, FFB1 to FFB24, FFC1 to FFC24, and FFD1 to FFD24, respectively, while the memory circuit MCM is a flip-flop The memory circuit MOE receives the output from the Q terminal of the flip-flop FFC25.
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2組の出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHoと偶数番目のドットのための補正データHeを2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。 MUX is a multiplexer circuit (the same sign is assigned to (24 × 4) multiplexer circuits), each of which is read from two sets of output terminals Mo and Me of the corresponding memory circuit MEM. Two sets of correction data (that is, correction data Ho for odd-numbered dots and correction data He for even-numbered dots are received by two sets of input terminals Xo and Xe, and one of them is selected and output. Output from terminal XQ.
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。 DRV is an LED drive unit, and the latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 (with the same reference numerals attached to (24 × 4) LED drive units) Based on the blinking data from the corresponding one and the correction data supplied from the corresponding multiplexer circuit MUX, the LED driving current is output.
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御回路とも呼ばれる。
CTR1 is a first control circuit, and generates write command signals (memory cell selection signals W0 to W3 and enable signals E1 and E2) when correction data is written to the memory circuit MEM and the memory circuit MCM. As will be described later, the enable signal E2 is used to control the selection circuit SEL, but is also used to control memory writing, and is therefore referred to as an “enable signal” for convenience. The first control circuit CTR1 is also called a memory control circuit.
Writing of the common switch control data to the memory circuit MOE is controlled by any one of the memory cell selection signals W0 to W3, for example, W3.
CTR2 is a second control circuit, which is a data selection signal (switching command signal) S1P, S1N, S2P, S2N of data for odd-numbered dots and data for even-numbered dots to the multiplexer circuit MUX. Is generated. The second control circuit CTR2 is also called a multiplexer control circuit.
CTR3 is a third control circuit and generates a common switch control signal KDR. The third control circuit is also called a common switch control circuit.
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下が発生しないようになっている。 ADJ is a control voltage generation circuit that receives a reference voltage value VREF input from a reference voltage terminal VREF and generates a control voltage Vcont for LED driving. At this time, the value of the control voltage is corrected based on the correction data supplied from the memory circuit MCM via the terminal Mc. The reference voltage value VREF is generated by a regulator circuit (not shown), and the reference voltage VREF may be kept at a predetermined value even in a situation where the power supply voltage drops momentarily as in the case of driving all the LEDs on. The LED drive current is not reduced.
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の出力信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25からなるシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
A
203〜206は遅延回路であり、小振幅差動入力回路201、バッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
SELは選択回路、207〜210はバッファ回路であって、選択回路SELからの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。
Reference numeral SEL denotes a selection circuit, and
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。212、213はインバータ回路、214はNAND回路である。
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路203を介してフリップフロップFFA1のD端子(データ入力端子)に接続され、フリップフロップFFA24及びFFA25のQ端子からの出力はそれぞれ選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子A0、B0への入力のいずれかが選択されて出力される)出力端子Y0はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
The flip-flops FFA1 to FFA25 are cascade-connected, the data input terminal DATAI0 of the driver IC chip is connected to the D terminal (data input terminal) of the flip-flop FFA1 via the
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATAI3は遅延回路204〜206を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are also cascade-connected, and the data input terminals DATAI1, DATAI2, and DATAI3 of the driver IC chip are flip-flops FFB1 and FFC1 via the
フリップフロップFFB24及びFFB25、フリップフロップFFC24及びFFC25、フリップフロップFFD24及びFFD25のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
Outputs from the Q terminals of the flip-flops FFB24 and FFB25, flip-flops FFC24 and FFC25, flip-flops FFD24 and FFD25 are also connected to the input terminals A1, B1, A2, B2, A3, and B3 of the selection circuit SEL, and outputs corresponding thereto Terminals Y1, Y2, and Y3 are connected to data output terminals DATAO1, DATAO2, and DATAO3 of the driver IC chip through
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。 Accordingly, the flip-flops FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 constitute shift registers SFRa, SFRb, SFRc, and SFRd each having 25 stages of cascaded flip-flops. The number of shift stages can be switched between 24 and 25 by the circuit SEL.
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。 The selection circuit SEL performs the above selection operation under the control of the enable signal E2. That is, when the enable signal E2 is High, the input terminals B0 to B3 are connected to the output terminals Y0 to Y3, the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 25-stage shift register, and the enable signal E2 is When Low, the input terminals A0 to A3 are connected to the output terminals Y0 to Y3, and the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 24-stage shift register.
カスケード接続された26段のドライバICチップうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
Data output terminals DATAO0 to DATAO3 of the stages other than the last stage among the 26 stages of cascaded driver IC chips, that is, the i-th stage (i is any one of 1 to 25) driver IC chip DICi (I + 1) stage) driver IC chip DIC (i + 1) is connected to data input terminals DATAI0 to DATAI3, respectively.
Accordingly, the flip-flops FFA1 to FFA25 of the driver IC chips DIC1 to DIC26 shift the data signal HD-DATA0 input from the
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 of the driver IC chips DIC1 to DIC26 are supplied with data signals HD-DATA1, HD-DATA2, and FFD1 to FFD25, which are input from the
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、その制御端子Gに入力されるラッチ信号LOAD−Pによりラッチ動作を行う。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA24に格納されたデータ信号HD−DATA0をラッチする。同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB24に格納されたデータ信号HD−DATA1をラッチする。ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC24に格納されたデータ信号HD−DATA2をラッチする。ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD24に格納されたデータ信号HD−DATA3をラッチする。 The latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 perform a latch operation by a latch signal LOAD-P input to the control terminal G. Latch elements LTA1 to LTA24 latch data signal HD-DATA0 stored in flip-flops FFA1 to FFA24. Similarly, the latch elements LTB1 to LTB24 latch the data signal HD-DATA1 stored in the flip-flops FFB1 to FFB24. The latch elements LTC1 to LTC24 latch the data signal HD-DATA2 stored in the flip-flops FFC1 to FFC24. The latch elements LTD1 to LTD24 latch the data signal HD-DATA3 stored in the flip-flops FFD1 to FFD24.
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
The
The drive timing signal DST is Low when both the strobe signal HD-STB-N and the latch signal LOAD-P are Low, and at this time, the LED is driven by the LED drive unit DRV.
図4は図3に示したドライバICチップDICの端子の配置を示す概略平面図である。
図4の構成においては、192個のLED素子を2回に分けて時分割駆動を行うため、96個のLED駆動端子DO1〜DO96を備え、該端子と一対一に対応して設けられた駆動部DRVを備えている。
4 is a schematic plan view showing the arrangement of terminals of the driver IC chip DIC shown in FIG.
In the configuration of FIG. 4, in order to perform time-division driving by dividing 192 LED elements into two, 96 LED driving terminals DO1 to DO96 are provided, and driving provided in one-to-one correspondence with the terminals. Part DRV.
図4において、121はドライバICチップDICの端子パッド(接続用パッド)が形成される面の外形(輪郭)を示す。図示のように、このドライバICチップDICは、端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第1の長辺121a及び第2の長辺121bと、一対の短辺、即ち第1の短辺121c及び第2の短辺121dを有する。
DO1〜DO96は被駆動素子としてのLEDに駆動電流を供給するための端子パッドであり、第1の長辺121aに沿って配列されている。
In FIG. 4,
DO1 to DO96 are terminal pads for supplying a driving current to the LEDs as driven elements, and are arranged along the first
122、123、124はVDD電源端子パッド、125はVDD電源配線であり、LED駆動用端子パッドDO1〜DO96に隣接して配置されたLED駆動部DRVの上に位置する絶縁層の上に配設された部分125aと、VDD電源端子パッド122、123、124に接続するための分岐部125b、125c、125dとを備え、全体として略E字状の帯状配線からなる。
126はVDD電源端子パッド122、123、124以外のパッド、即ち、DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのための端子パッド(制御端子パッド、電源端子パッド)の全体を指す。パッド122、123、124、及び126は、ドライバICチップDICの第2の長辺121bに沿って配置されている。
図5(a)乃至(c)は、図4の構成のLEDドライバを複数個カスケード接続することで構成されるLEDヘッドの構成を示す。
図5(a)はLEDヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図5(b)はドライバICチップとLEDアレイの接続状況を示す部分拡大概略平面図、図5(c)は図5(b)の5C−5C線に沿う概略断面図である。
FIGS. 5A to 5C show the configuration of an LED head configured by cascading a plurality of LED drivers having the configuration of FIG.
5A is a schematic plan view schematically showing the overall configuration of the printed circuit board of the LED head, FIG. 5B is a partially enlarged schematic plan view showing a connection state between the driver IC chip and the LED array, and FIG. (C) is a schematic sectional drawing which follows the 5C-5C line | wire of FIG.5 (b).
151はLEDヘッドの回路配線が形成されたプリント配線板、152はドライバICチップの列であって、ドライバICチップDIC1〜DIC26から成り、図5(b)においては3つのドライバICチップDIC1〜DIC3の部分が拡大されて示されている。
153はLEDアレイチップの列であって、図5(b)においてはLEDアレイチップCHP1〜CHP3の部分が拡大されて示されている。
150はLEDヘッドのコネクタ端子であって、LEDヘッドの制御信号や電源端子が含まれる。
154、155、156はボンディングワイヤであって、ボンディングワイヤ154はLED素子の共通カソードノード(図2のCCo、CCe)とプリント配線板151に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ155はLED素子のアノード端子パッドとドライバICチップの端子パッドが形成される面の、第1の長辺121aに沿って配列されたLED駆動端子パッドDO1〜DO96(図4)を接続し、ボンディングワイヤ156はドライバICチップのVDD電源端子パッド122、123、124、並びに符号DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのためのパッド(図4でその全体が符号126で示されるもの)、言い換えると、図4において、第2の長辺121bに沿って配列されたパッドと、プリント配線板151のパッド列157とを接続している。
The
158はプリント配線板151上に設けられた配線パターンであって、例えばドライバICチップDIC1のDATAO3〜DATAO0端子パッドに接続されたボンディングワイヤ156を一旦プリント配線板151の端子パッド157に接続し、該配線パターン158を経由してプリント配線板151の別の端子パッド157に接続し、再びボンディングワイヤ156によって、ドライバICチップDIC2のDATAI3〜DATAI0端子パッドに接続している。
図6は図3に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の要部を抜き出して記載した回路図である。説明の共通化のため、及び第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の関係を分かりやすくするため、符号を変えてある。また、各ドライバICチップ内の、並列的に設けられた4つのシフトレジスタSFRa、SFRb、SFRc、SFRdのうち、1つのみが示されている。 FIG. 6 is a circuit formed by cascading the driver IC chips DIC shown in FIG. 3. In order to make it easy to understand the outline of the operation in print data transfer, the first-stage driver IC chip DIC1 and the second-stage driver IC chip. It is the circuit diagram which extracted and described the principal part of DIC2. For the sake of common explanation, and in order to make the relationship between the first-stage driver IC chip DIC1 and the second-stage driver IC chip DIC2 easier to understand, the reference numerals are changed. Only one of four shift registers SFRa, SFRb, SFRc, and SFRd provided in parallel in each driver IC chip is shown.
第1段のドライバICチップDIC1のデータ入力端子がDATAIと略記されている。
第1段及び第2段のドライバICチップDIC1、DIC2のクロック信号端子はCLKP及びCLKNであり、それを駆動する信号はCLK−P、CLK−Nの2本であるが、互いに相補的な差動信号であるため片方のみ取ってCLK−Pと略記している。
The data input terminal of the first-stage driver IC chip DIC1 is abbreviated as DATAI.
The clock signal terminals of the first-stage and second-stage driver IC chips DIC1 and DIC2 are CLKP and CLKN, and the signals for driving them are CLK-P and CLK-N. Since it is a motion signal, only one of them is taken and abbreviated as CLK-P.
DTI1はドライバICチップDIC1のデータ入力端子の遅延回路であって、図3において符号203〜206で示されるもののいずれかに相当する。DTI2も同様にドライバICチップDIC2のデータ入力端子の遅延回路である。
CK1はドライバICチップDIC1の、図3に示されるクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。CK2も同様にドライバICチップDIC2のクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。
DTI1 is a delay circuit of a data input terminal of the driver IC chip DIC1, and corresponds to any one of those indicated by
CK1 corresponds to the combination of the
FF1〜FF24はフリップフロップであって、図3におけるフリップフロップFFA1〜FFA24、FFB1〜FFB24、FFCI〜FFC24、又はFFD1〜FFD24に相当する。 FF1 to FF24 are flip-flops and correspond to the flip-flops FFA1 to FFA24, FFB1 to FFB24, FFCI to FFC24, or FFD1 to FFD24 in FIG.
SEL1はドライバICチップDIC1の選択回路であって、図3における選択回路SELに相当する。同様にSEL2もドライバICチップDIC2の選択回路SELに相当する選択回路である。 SEL1 is a selection circuit for the driver IC chip DIC1, and corresponds to the selection circuit SEL in FIG. Similarly, SEL2 is a selection circuit corresponding to the selection circuit SEL of the driver IC chip DIC2.
なお、図3には、フリップフロップFFA25、FFB25、FFC25、及びFFD25が示されているが、印刷データの転送の際には、フリップフロップFFA24、FFB24、FFC24、FFD24の出力が選択回路SELで選択されて出力されるので、フリップフロップFFA25、FFB25、FFC25、FFD25は図6には図示されていない。 FIG. 3 shows the flip-flops FFA25, FFB25, FFC25, and FFD25. When print data is transferred, the output of the flip-flops FFA24, FFB24, FFC24, and FFD24 is selected by the selection circuit SEL. Therefore, the flip-flops FFA25, FFB25, FFC25, and FFD25 are not shown in FIG.
図6においては、バッファ回路CK1により24個のフリップフロップFF1〜FF24のクロック端子を駆動するように簡略化して描かれているが、実際には全部で100個のフリップフロップ素子がバッファ回路CK1により駆動される。 In FIG. 6, the clock circuit of 24 flip-flops FF1 to FF24 is simplified so as to be driven by the buffer circuit CK1, but actually 100 flip-flop elements in total are formed by the buffer circuit CK1. Driven.
同様に、FF25〜FF48もドライバICチップDIC2に備えられたフリップフロップであって、図3におけるフリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1又はFFD24に相当する。 Similarly, FF25 to FF48 are flip-flops provided in the driver IC chip DIC2, and correspond to the flip-flops FFA1 to FFA24, FFB1 to FFB24, FFC1 to FFC24, FFD1 or FFD24 in FIG.
DTO1はドライバICチップDIC1の出力バッファであって、図3において符号207〜210で示されるもののいずれかに相当する。DTO2も同様にドライバICチップDIC2の出力バッファ207〜210のいずれかに相当する出力バッファである。
DTO1 is an output buffer of the driver IC chip DIC1, and corresponds to any one of those indicated by
図7は図6の回路の動作を示すタイムチャートである。
図7において、LEDヘッドのデータ入力信号であるDATAI端子に時刻taAに、データd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻taBに、データがシフトレジスタ中に取り込まれる。
FIG. 7 is a time chart showing the operation of the circuit of FIG.
In FIG. 7, data d48 is input to the DATAI terminal, which is a data input signal of the LED head, at time taA, followed by data d49, d50,.
Further, the transfer clock signal of the data string composed of the data d48, d49, d50,... Is CLK-P, and the time taB of the falling edge of the transfer clock signal CLK-P for every cycle TCLK of the transfer clock signal CLK-P. In addition, data is taken into the shift register.
このときのデータ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。即ち、転送クロック信号CLK−Pの立ち下がりエッジの時刻taBを基準として、所定のセットアップ時間Ts0及びホールド時間Th0をもってデータ信号が入力される。 The setup time of the data input signal DATAI at this time is shown in the drawing as Ts0 and hold time Th0. That is, the data signal is input with a predetermined setup time Ts0 and hold time Th0 with reference to the time taB of the falling edge of the transfer clock signal CLK-P.
LEDヘッドの印刷データ転送高速化のためには、これらDATAI信号のセットアップ時間Ts0やホールド時間Th0はできるだけ小さい値であることが望ましい。しかし、実際にはこれらの時間をゼロとすることは不可能なので、入力データDATAI信号が確定した後にクロック信号を遷移させ、これによりシフトレジスタ内のフリップフロップ素子に前記データを読み込み、読み込み動作が完了するまでデータDATAI信号を保持させる必要がある。 In order to increase the print data transfer speed of the LED head, it is desirable that the setup time Ts0 and hold time Th0 of these DATAI signals be as small as possible. However, since it is actually impossible to set these times to zero, after the input data DATAI signal is determined, the clock signal is transited, whereby the data is read into the flip-flop elements in the shift register, and the read operation is performed. It is necessary to hold the data DATAI signal until completion.
このためセットアップ時間Ts0やホールド時間Th0を共にゼロとはせず、LEDヘッドの使用条件として正常動作できるための最小値が規定される。 For this reason, neither the setup time Ts0 nor the hold time Th0 is set to zero, and a minimum value for normal operation is defined as a use condition of the LED head.
ドライバICチップDIC1へ入力されたデータ入力信号DATAIは遅延回路DTI1により時間TDI遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCK時間だけ遅延してフリップフロップFF1〜FF24へ入力される。
The data input signal DATAI input to the driver IC chip DIC1 is delayed by time TDI by the delay circuit DTI1. The output DTI1 of the delay circuit DTI1 is sequentially input to the flip-flop FF1 as a data string including data d48, d49, d50,.
On the other hand, the clock signal CLK-P is delayed by a certain time TCK by the buffer circuit CK1 and input to the flip-flops FF1 to FF24.
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDIとTCKで示される時間遅延されることになり、フリップフロップFF1におけるクロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がTs1、Th1となる。 At the input portion of the flip-flop FF1, the data signal and the clock signal are delayed by the time indicated by TDI and TCK, respectively, and the setup time and hold time of the data signal with respect to the falling edge of the clock signal in the flip-flop FF1. Becomes Ts1 and Th1.
LEDヘッドの信号入力部(入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻taAを起点として考えると、次式(1)を得る。
Ts0+TCK−Ts1−TDI=0 …(1)
また、時刻taBを起点として考え次式(2)を得る。
Th0+TDI−Th1−TCK=0 …(2)
これらを整理することで、次式(3)及び(4)を得る。
Ts1=Ts0+TCK−TDI …(3)
Th1=Th0+TDI−TCK …(4)
In order to obtain the relationship between the setup time Ts0 and the hold time Th0 in the signal input section (input connector section) of the LED head, the following expression (1) is obtained when the time taA is considered as a starting point.
Ts0 + TCK-Ts1-TDI = 0 (1)
Further, considering the time taB as a starting point, the following equation (2) is obtained.
Th0 + TDI-Th1-TCK = 0 (2)
By arranging these, the following equations (3) and (4) are obtained.
Ts1 = Ts0 + TCK−TDI (3)
Th1 = Th0 + TDI−TCK (4)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図7においては、フリップフロップFF1の出力データ列としてデータd47、d48、d49、d50、…が、FF24の出力データ列としてデータd24、d25、d26、d27、…が記載されている。 On the other hand, the output signal of the flip-flop changes after a certain time TFF from the clock signal CK1 in the driver IC chip DIC1. 7, data d47, d48, d49, d50,... Are described as output data strings of the flip-flop FF1, and data d24, d25, d26, d27,.
フリップフロップFF24の出力信号は選択回路SEL1によりある時間TSEL遅延して出力される。 The output signal of the flip-flop FF24 is output with a delay of TSEL by the selection circuit SEL1.
図7においては選択回路SEL1の出力SEL1として、データd24、d25、d26、…から成るデータ列が記載されている。 In FIG. 7, a data string composed of data d24, d25, d26,... Is described as the output SEL1 of the selection circuit SEL1.
選択回路SEL1(図3のSELに対応)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図3の207〜210))によりTDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI遅延して出力される。
The output signal of the selection circuit SEL1 (corresponding to SEL in FIG. 3) is output as an output waveform DTO1 with a TDO delay by the output buffer circuit DTO1 (207 to 210 in FIG. 3) of the driver IC chip DIC1.
This signal is input to the driver IC chip DIC2 at the next stage, and is output with a delay of time TDI by the delay circuit DTI2 in the driver IC chip DIC2.
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりTCK遅延して、フリップフロップFF25〜FF48へ入力される。 On the other hand, the clock signal input to the driver IC chip DIC2 is delayed by TCK by the buffer circuit CK2 and input to the flip-flops FF25 to FF48.
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻taBを起点として考え次式(5)を得る。
TCK+TFF+TSEL+TDO+TDI+Ts2−TCLK−TCK
=0 …(5)
整理すると、
Ts2=TCLK−(TFF+TSEL+TDO+TDI) …(6)
となる。
When the data setup time Ts2 at the input part of the flip-flop FF25 of the driver IC chip DIC2 is obtained, the following equation (5) is obtained with the time taB as a starting point.
TCK + TFF + TSEL + TDO + TDI + Ts2-TCLK-TCK
= 0 (5)
Organize
Ts2 = TCLK− (TFF + TSEL + TDO + TDI) (6)
It becomes.
なお、図6におけるドライバICチップDIC1、DIC2は同一の回路構成から成る素子であり、個々の素子ごとに多少の特性のばらつきを持っているものの、同一のLEDヘッドのユニット内で見ればその特性差は小さい。そのため、図6におけるバッファ回路CK1、CK2の遅延時間も略同じであるとして簡略化し、図6ではTCKとして記載している。 Note that the driver IC chips DIC1 and DIC2 in FIG. 6 are elements having the same circuit configuration, and although there are some variations in characteristics for each element, the characteristics are seen in the same LED head unit. The difference is small. For this reason, the delay times of the buffer circuits CK1 and CK2 in FIG. 6 are simplified as being substantially the same, and are indicated as TCK in FIG.
フリップフロップを正常動作させるためには所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TSEL+TDO+TDI …(7)
となり、TFF+TSEL+TDO+TDIよりも短いクロック周期のもとではデータ転送を行うことができないことが判る。
In order to operate the flip-flop normally, it is necessary to secure a desired setup time Ts and hold time Th.
In data transfer between the first-stage driver IC chip DIC1 and the second-stage driver IC chip DIC2, it is necessary to give a desired setup time to the flip-flop at the shift register input stage of the second-stage driver IC chip DIC2. Yes, if Ts2> 0,
TCLK> TFF + TSEL + TDO + TDI (7)
Thus, it can be seen that data transfer cannot be performed under a clock cycle shorter than TFF + TSEL + TDO + TDI.
遅延回路203〜206の代わりに単なるバッファ回路(遅延時間を持たないと仮定する)を用いた場合には、小振幅差動入力回路201とバッファ回路202等による信号遅延の合計値が前記バッファ回路の遅延時間よりも大きくなる。
When a simple buffer circuit (assuming no delay time) is used instead of the
このような構成においては、ICの入力端子であるデータ端子(DATAI0〜DATAI3)の信号をクロック端子(CLKP、CLKN)信号の有効な信号遷移(いまの場合ではクロックの立下りエッジ)に対して、所定のセットアップ時間とホールド時間とを与えて入力した場合、フリップフロップ(FFA1〜FFD1)においては、クロック信号よりもデータ信号の方が早めに到達することになる。このような状況においては、フリップフロップのD入力端子から見ると、セットアップ時間が増加し、ホールド時間が減少する側にタイミングのずれが生じる。このようなタイミングのずれによる誤動作を防止するためには、印刷制御部1の側であらかじめクロック信号(CLKP、CLKN)に対してデータ端子(DATAI0〜DATAI3)側に遅延時間を与えておく必要があるが、上記の遅延時間はドライバICの製造ばらつき等に原因して様々であるので、印刷制御部1の側で適切な値をあらかじめ設定することは困難である。そこで、ドライバICの製造ばらつきに起因するタイミングのずれが発生しないように、クロック信号の遅延時間に応じた遅延時間をデータ信号の側にも与えることが行われる。このようにすることで、クロック信号の遅延時間がドライバICの製造ばらつきに起因して変動したとしても、データ信号側の遅延時間も同率で変動することが期待できるので、ドライバICのクロック端子やデータ端子とに生じるタイミングのずれは相殺可能になる。
In such a configuration, the signal of the data terminal (DATAI0 to DATAI3) which is the input terminal of the IC is changed with respect to the effective signal transition (in this case, the falling edge of the clock) of the clock terminal (CLKP, CLKN) signal. When the predetermined setup time and hold time are input, the data signal arrives earlier than the clock signal in the flip-flops (FFA1 to FFD1). In such a situation, when viewed from the D input terminal of the flip-flop, the setup time increases and a timing shift occurs on the side where the hold time decreases. In order to prevent such malfunction due to timing shift, it is necessary to give a delay time to the data terminals (DATAI0 to DATAI3) in advance with respect to the clock signals (CLKP and CLKN) on the
従来構成におけるドライバICチップにおいては、カスケード接続されたフリップフロップの後段に選択回路SELと出力バッファ回路207〜210が設けられており、ドライバICチップをカスケードに接続する場合に、
TCLK>TFF+TSEL+TDO+TDI …(7)
を満足する必要を生じ、TFF+TSEL+TDO+TDIの合計値よりも短いクロック周期のもとではデータ転送を行うことができなかった。
In the driver IC chip in the conventional configuration, the selection circuit SEL and the
TCLK> TFF + TSEL + TDO + TDI (7)
Therefore, data transfer could not be performed under a clock cycle shorter than the total value of TFF + TSEL + TDO + TDI.
即ち、上記した小振幅差動クロック信号の入力回路201やバッファ回路202においては、入出力間の遅延時間が大きく、クロック信号のフリップフロップFFへの供給とデータ信号のフリップフロップFFへの供給のタイミング(位相)関係を適切にするため、データ信号経路に伝搬遅延時間の調整のために遅延回路203〜206を設ける必要があり、このような遅延回路203〜206の遅延時間TDIが、フリップフロップの縦続接続の出力側の選択回路SELにおける遅延TSELと、出力バッファ207〜210における遅延TDOに加わり、一つのドライバICチップの最終段のフリップフロップFFから次のドライバICチップの初段のフリップフロップにデータ信号が伝送される間の遅延時間をそれ以上短くすることができず、この理由から、クロック信号の周期の下限が制限される。
That is, in the
一方、ドライバICチップを搭載するLEDヘッドにおいては、LEDヘッドのコネクタ端子部(入力コネクタ部)154における信号タイミングにおいて、クロック信号に対するデータ信号のタイミングを同期のとれたものとすることか望ましく、クロック信号に対するホールド時間として大きな値を要請されたりすると、ホールド時間を経過した後でないと次のデータ送出に移れない。 On the other hand, in the LED head on which the driver IC chip is mounted, it is desirable that the timing of the data signal with respect to the clock signal is synchronized with the signal timing in the connector terminal portion (input connector portion) 154 of the LED head. If a large value is requested as a hold time for a signal, the next data transmission cannot be started until the hold time has elapsed.
この理由から、LEDヘッドの初段のドライバICチップの入力部には、比較的大きな遅延時間を有する遅延回路203〜206を設ける必要があり、第2段以降のドライバICチップは初段のドライバICチップと同一の回路構成を有し、同じ製造プロセスで製造されることが望ましい(特性のばらつきを最小限にするため及び製造コスト抑制のため)ので、第2段以降のドライバICチップの入力部の遅延回路203〜206も初段のドライバICチップの入力部の遅延回路203〜206と同じ遅延回路を有する。
For this reason, it is necessary to provide
この結果、プリンタ装置での1ライン分の印刷データ転送にも長時間を要することになり、プリンタでの印刷速度が低速となってしまうという課題があった。 As a result, it takes a long time to transfer the print data for one line in the printer apparatus, and there is a problem that the printing speed in the printer becomes low.
以上、駆動装置によりLEDアレイを駆動する駆動装置について説明したが、LED以外の発光素子の列、サーマルプリンタで用いられる発熱抵抗体の列、表示装置における表示素子の列なども同様の駆動装置で駆動可能であり、同様の問題がある。 The drive device for driving the LED array by the drive device has been described above. However, a row of light emitting elements other than LEDs, a row of heating resistors used in a thermal printer, a row of display elements in a display device, and the like are also the same drive device. It can be driven and has similar problems.
本発明は、
アレイを構成する被駆動素子を、駆動データ信号に基づいて駆動する駆動部と、前記駆動データ信号を転送するためのシフトレジスタとを有するドライバICチップにおいて、
前記シフトレジスタは、
第1段乃至第N段(Nは3以上の整数)のフリップフロップと選択回路とを備え、
第1段のフリップフロップのデータ入力端子は当該ドライバICチップのデータ入力端子に接続され、
第2段乃至第(N−1)段のフリップフロップのデータ入力端子は、それぞれ第1段乃至第(N−2)段のフリップフロップの出力端子に接続され、
前記選択回路の第1及び第2の入力端子は、それぞれ第(N−2)段のフリップフロップの出力端子及び第(N−1)段のフリップフロップの出力端子に接続され、
第N段のフリップフロップのデータ入力端子は、前記選択回路の出力端子に接続され、
前記N段のフリップフロップの出力は当該ドライバICチップのデータ出力端子に接続されており、
前記選択回路が前記第1の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続された(N−1)段のシフトレジスタとして作用し、
前記選択回路が前記第2の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続されたN段のシフトレジスタとして作用する
ことを特徴とするドライバICチップを提供する。
The present invention
In a driver IC chip having a drive unit for driving driven elements constituting an array based on a drive data signal and a shift register for transferring the drive data signal,
The shift register is
A flip-flop of a first stage to an N-th stage (N is an integer of 3 or more) and a selection circuit,
The data input terminal of the first stage flip-flop is connected to the data input terminal of the driver IC chip,
The data input terminals of the second to (N-1) th stage flip-flops are connected to the output terminals of the first to (N-2) th stage flip-flops, respectively.
The first and second input terminals of the selection circuit are connected to the output terminal of the (N-2) th stage flip-flop and the output terminal of the (N-1) th stage flip-flop, respectively.
The data input terminal of the Nth flip-flop is connected to the output terminal of the selection circuit,
The output of the N-stage flip-flop is connected to the data output terminal of the driver IC chip,
When the selection circuit selects an input to the first input terminal and outputs from the output terminal, the shift register acts as a cascade-connected (N−1) stage shift register,
When the selection circuit selects an input to the second input terminal and outputs from the output terminal, the shift register acts as an N-stage shift register connected in cascade. provide.
本発明によれば、選択回路を最終段のフリップフロップよりも前に配置することで、選択回路におけるデータ信号の伝送遅延の影響がシフトレジスタの出力側には及ばなくなり、ドライバICチップを通過するデータ信号に対する遅延時間を短くすることができ、その結果、フリップフロップの動作周波数を高くすることができ、印刷データの転送に要する時間を短縮することができる。このため、本発明の駆動装置を備えた画像形成装置においては、画像形成の速度が向上する。 According to the present invention, by arranging the selection circuit before the flip-flop at the final stage, the influence of the data signal transmission delay in the selection circuit does not reach the output side of the shift register and passes through the driver IC chip. The delay time for the data signal can be shortened. As a result, the operating frequency of the flip-flop can be increased, and the time required for transferring the print data can be shortened. For this reason, in the image forming apparatus provided with the driving device of the present invention, the image forming speed is improved.
実施の形態1.
図8は実施の形態1によるドライバICチップの詳細な構成を示すブロック図である。
図8に示されるドライバICチップは図3に示されるドライバICチップの代わりに用いることができるものであり、図8に示されるドライバICチップを複数個カスケード接続したものを用いて、図2及び図5を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図8に示されるドライバICチップは、概して図3に示されるドライバICチップと同じであるが以下の説明から理解されるような違いがある。なお、従来例と同一である点については、一部説明を省略している。
FIG. 8 is a block diagram showing a detailed configuration of the driver IC chip according to the first embodiment.
The driver IC chip shown in FIG. 8 can be used in place of the driver IC chip shown in FIG. 3, and a plurality of driver IC chips shown in FIG. An LED head similar to that described with reference to FIG. 5 can be configured, and an image forming apparatus similar to that described with reference to FIG. 1 is configured using such an LED head. You can also. The driver IC chip shown in FIG. 8 is generally the same as the driver IC chip shown in FIG. 3, but there are differences as will be understood from the following description. In addition, about the point same as a prior art example, some description is abbreviate | omitted.
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。 FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are flip-flops, and constitute four mutually parallel shift registers SFRa, SFRb, SFRc, and SFRd.
SELは選択回路である。第23段のフリップフロップ素子FFA23、FFB23、FFC23、FFD23の出力又は第24段のフリップフロップ素子FFA24、FFB24、FFC24、FFD24の出力を選択して、第25段のフリップフロップ素子FFA25、FFB25、FFC25、FFD25に供給する。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
SEL is a selection circuit. The output of the 23rd stage flip-flop elements FFA23, FFB23, FFC23, and FFD23 or the output of the 24th stage flipflop elements FFA24, FFB24, FFC24, and FFD24 is selected, and the 25th stage flip-flop elements FFA25, FFB25, and FFC25 are selected. , Supplied to the
LTA1 to LTD1,... LTA24 to LTD24 are latch elements, and constitute a latch circuit as a whole.
ラッチ素子LTA1〜LTD1、…LTA23〜LTD23はそれぞれ、フリップフロップFFA1〜FFA23、FFB1〜FFB23、FFC1〜FFC23、FFD1〜FFD23のQ端子からの出力を受ける一方、ラッチ素子LTA24〜LTD24はそれぞれ、フリップフロップFFA25〜FFD25のQ端子からの出力を受ける。 The latch elements LTA1 to LTD1,... LTA23 to LTD23 receive outputs from the Q terminals of the flip-flops FFA1 to FFA23, FFB1 to FFB23, FFC1 to FFC23, and FFD1 to FFD23, respectively, while the latch elements LTA24 to LTD24 respectively The output from the Q terminal of FFA25-FFD25 is received.
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたドット毎の補正データは、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。 MEM is a memory circuit (the same sign is assigned to (24 × 4) memory circuits), and the memory circuit MEM has correction data (dot correction data) for correcting the variation in the amount of light of the LEDs. Stored. The correction data for each dot stored in the memory circuit MEM is read out at the time of printing and used for correcting the LED drive current.
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。データ出力端子の組Moは、後に図9を参照して説明するように、端子Mo0、Mo1、Mo2、Mo3から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に出力する。データ出力端子の組Meは、端子Me0、Me1、Me2、Me3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に出力する。 Each of the memory circuits MEM stores correction data of odd-numbered and even-numbered LEDs (dots) adjacent to each other, and can be read from two sets of data output terminals Mo and Me. The data output terminal set Mo is composed of terminals Mo0, Mo1, Mo2, and Mo3 and outputs 4-bit dot correction data Ho3, Ho2, Ho1, and Ho0 in parallel, as will be described later with reference to FIG. . The set Me of data output terminals includes terminals Me0, Me1, Me2, and Me3, and outputs 4-bit dot correction data He3, He2, He1, and He0 in parallel.
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはドライバICチップ毎の補正データ(チップ補正データ)Hcを格納し、データ出力端子Mcから読み出し可能になっている。データ出力端子の組Mcは、後に図10を参照して説明するように、端子Mc0、Mc1、Mc2、Mc3から成り、4ビットのチップ補正データHc3、Hc2、Hc1、Hc0を並列的に出力する。メモリ回路MCMに格納されたチップ補正データHcも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。 The MCM is a memory circuit that stores light amount correction data (chip correction data) for each LED array chip or correction data (chip correction data) Hc for each driver IC chip, and can be read from the data output terminal Mc. The data output terminal set Mc is composed of terminals Mc0, Mc1, Mc2, and Mc3, as will be described later with reference to FIG. 10, and outputs 4-bit chip correction data Hc3, Hc2, Hc1, and Hc0 in parallel. . The chip correction data Hc stored in the memory circuit MCM is also read out at the time of printing and used for correcting the LED driving current.
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づきLEDを駆動する際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。 The MOE is also a memory circuit, and the memory circuit MOE stores data (common switch control data) Hk for determining the value of the common switch control signal KDR output from the common switch control signal output terminal KDR of the driver IC chip. Is done. Data Hk stored in the memory circuit MOE is read at the time of printing (when the LED is driven based on the print data) and used to generate the common switch control signal KDR.
(24×4)個のメモリ回路MEMはそれぞれ、フリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のQ端子からの出力を受ける一方、メモリ回路MCMはフリップフロップFFD25のQ端子からの出力を受け、メモリ回路MOEは、フリップフロップFFC25のQ端子からの出力を受ける。 The (24 × 4) memory circuits MEM receive outputs from the Q terminals of the flip-flops FFA1 to FFA24, FFB1 to FFB24, FFC1 to FFC24, and FFD1 to FFD24, respectively, while the memory circuit MCM receives the Q terminal of the flip-flop FFD25. The memory circuit MOE receives the output from the Q terminal of the flip-flop FFC25.
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2つの出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHo(4ビットのHo3、Ho2、Ho1、Ho0から成る)と偶数番目のドットのための補正データHe(4ビットのHe3、He2、He1、He0から成る)を2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。 MUX is a multiplexer circuit (the same sign is assigned to (24 × 4) multiplexer circuits), each of which is read from the two output terminals Mo and Me of the corresponding memory circuit MEM. A set of correction data (that is, correction data Ho for odd-numbered dots (consisting of 4-bit Ho3, Ho2, Ho1, Ho0) and correction data He for even-numbered dots (4-bit He3, He2, Are received by two sets of input terminals Xo and Xe, and one of them is selected and output from the output terminal XQ.
データ入力端子の組Xoは、後に図12を参照して説明するように、4つの端子Xo3、Xo2、Xo1、Xo0から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に入力する。データ入力端子の組Xeは、4つの端子Xe0、Xe1、Xe2、Xe3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に入力する。
データ出力端子の組XQは、4つの端子XQ3、XQ2、XQ1、XQ0から成り、選択された4ビットのドット補正データを並列的に出力する。
The data input terminal set Xo is composed of four terminals Xo3, Xo2, Xo1, and Xo0, as will be described later with reference to FIG. 12. The 4-bit dot correction data Ho3, Ho2, Ho1, and Ho0 are arranged in parallel. input. The data input terminal set Xe is composed of four terminals Xe0, Xe1, Xe2, and Xe3, and inputs 4-bit dot correction data He3, He2, He1, and He0 in parallel.
The data output terminal set XQ includes four terminals XQ3, XQ2, XQ1, and XQ0, and outputs selected 4-bit dot correction data in parallel.
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。 DRV is an LED drive unit, and the latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 (with the same reference numerals attached to (24 × 4) LED drive units) Based on the blinking data from the corresponding one and the correction data supplied from the corresponding multiplexer circuit MUX, the LED driving current is output.
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。 CTR1 is a first control circuit, and generates write command signals (memory cell selection signals W0 to W3 and enable signals E1 and E2) when correction data is written to the memory circuit MEM and the memory circuit MCM. As will be described later, the enable signal E2 is used to control the selection circuit SEL, but is also used to control memory writing, and is therefore referred to as an “enable signal” for convenience. The first control circuit CTR1 is also called a memory control circuit.
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御信号発生回路とも呼ばれる。
Writing of the common switch control data to the memory circuit MOE is controlled by any one of the memory cell selection signals W0 to W3, for example, W3.
CTR2 is a second control circuit, which is a data selection signal (switching command signal) S1P, S1N, S2P, S2N of data for odd-numbered dots and data for even-numbered dots to the multiplexer circuit MUX. Is generated. The second control circuit CTR2 is also called a multiplexer control circuit.
CTR3 is a third control circuit and generates a common switch control signal KDR. The third control circuit is also called a common switch control signal generation circuit.
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下が発生しないようになっている。 ADJ is a control voltage generation circuit that receives a reference voltage value VREF input from a reference voltage terminal VREF and generates a control voltage Vcont for LED driving. At this time, the value of the control voltage is corrected based on the correction data supplied from the memory circuit MCM via the terminal Mc. The reference voltage value VREF is generated by a regulator circuit (not shown), and the reference voltage VREF may be kept at a predetermined value even in a situation where the power supply voltage drops momentarily as in the case of driving all the LEDs on. The LED drive current is not reduced.
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25から成るシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
A
203〜206は遅延回路であり、小振幅差動入力回路201、バッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
207〜210はバッファ回路であって、フリップフロップFFA25、FFB25、FFC25、FFD25のQ端子からの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。 207 to 210 are buffer circuits, which receive output signals from the Q terminals of the flip-flops FFA25, FFB25, FFC25, and FFD25, and drive the data output terminals DATAO3 to DATAO0.
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。
212、213はインバータ回路、214はNAND回路である。
212 and 213 are inverter circuits, and 214 is a NAND circuit.
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路203を介してフリップフロップFFA1のD端子に接続され、フリップフロップFFA23のQ端子からの出力(フリップフロップFFA24のD端子への入力)及びフリップフロップFFA24のQ端子から出力は選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子への入力のいずれかが選択されて出力される)出力端子YOはフリップフロップFFA25のD端子と接続され、フリップフロップFFA25のQ端子からの出力はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
The flip-flops FFA1 to FFA25 are cascade-connected, the data input terminal DATAI0 of the driver IC chip is connected to the D terminal of the flip-flop FFA1 via the
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATA13は遅延回路204〜206を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are also cascade-connected, and the data input terminals DATAI1, DATAI2, and DATA13 of the driver IC chip are connected to the flip-flops FFB1 and FFC1 via the
フリップフロップFFB23及びFFB24、フリップフロップFFC23及びFFC24、フリップフロップFFD23及びFFD24のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれフリップフロップFFB25、FFC25、FFD25のD端子と接続され、フリップフロップFFB25、FFC25、FFD25のQ端子からの出力はバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
Outputs from the Q terminals of the flip-flops FFB23 and FFB24, flip-flops FFC23 and FFC24, and flip-flops FFD23 and FFD24 are also connected to the input terminals A1, B1, A2, B2, A3, and B3 of the selection circuit SEL, and outputs corresponding thereto. The terminals Y1, Y2, and Y3 are connected to the D terminals of the flip-flops FFB25, FFC25, and FFD25, respectively, and the output from the Q terminal of the flip-flops FFB25, FFC25, and FFD25 is output to the driver IC chip through the
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。 Accordingly, the flip-flops FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 constitute shift registers SFRa, SFRb, SFRc, and SFRd each having 25 stages of cascaded flip-flops. The number of shift stages can be switched between 24 and 25 by the circuit SEL.
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。 The selection circuit SEL performs the above selection operation under the control of the enable signal E2. That is, when the enable signal E2 is High, the input terminals B0 to B3 are connected to the output terminals Y0 to Y3, the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 25-stage shift register, and the enable signal E2 is When Low, the input terminals A0 to A3 are connected to the output terminals Y0 to Y3, and the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 24-stage shift register.
カスケード接続された26段のドライバICチップのうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
Data output terminals DATAO0 to DATAO3 of the stages other than the last stage among the 26 stages of cascaded driver IC chips, i.e., the i-th stage (i is any one of 1 to 25) driver IC chip DICi are connected to the next stage ( The driver IC chip DIC (i + 1) of the (i + 1) th stage is connected to the data input terminals DATAI0 to DATAI3.
Accordingly, the flip-flops FFA1 to FFA25 of the driver IC chips DIC1 to DIC26 shift the data signal HD-DATA0 input from the
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 of the driver IC chips DIC1 to DIC26 are supplied with data signals HD-DATA1, HD-DATA2, and FFD1 to FFD25, which are input from the
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、その制御端子Gに入力されるラッチ信号LOAD−Pによりラッチ動作を行なう。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA23、FFA25に格納されたデータ信号HD−DATA0をラッチする。同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB23、FFB25に格納されたデータ信号HD−DATA1をラッチする。ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC23、FFC25に格納されたデータ信号HD−DATA2をラッチする。ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD23、FFD25に格納されたデータ信号HD−DATA3をラッチする。 The latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 perform a latch operation in response to a latch signal LOAD-P input to the control terminal G. The latch elements LTA1 to LTA24 latch the data signal HD-DATA0 stored in the flip-flops FFA1 to FFA23 and FFA25. Similarly, the latch elements LTB1 to LTB24 latch the data signal HD-DATA1 stored in the flip-flops FFB1 to FFB23 and FFB25. The latch elements LTC1 to LTC24 latch the data signal HD-DATA2 stored in the flip-flops FFC1 to FFC23 and FFC25. The latch elements LTD1 to LTD24 latch the data signal HD-DATA3 stored in the flip-flops FFD1 to FFD23 and FFD25.
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
The
The drive timing signal DST is Low when both the strobe signal HD-STB-N and the latch signal LOAD-P are Low, and at this time, the LED is driven by the LED drive unit DRV.
図9は図8に示すメモリ回路MEMの回路構成図である。
なお、本実施の形態の構成においては、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。
FIG. 9 is a circuit configuration diagram of the memory circuit MEM shown in FIG.
In the configuration of the present embodiment, the dot correction data for LED light amount correction is 4 bits, and light amount correction is performed by adjusting the LED drive current in 16 steps for each dot.
図9に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、インバータ222と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
The memory circuit MEM shown in FIG. 9 stores correction data for two adjacent LEDs (2 dots), and includes a first
第1のメモリセル回路251は奇数番目のドット(例えばk番目(kは奇数)のドット)の補正データを格納するものであり、第2のメモリセル回路252は偶教番目のドット(例えば(k+1)番目のドット)の補正データを格納するためのものである。
The first
バッファ回路221は、補正データ入力端子MDを介して入力される補正データを受け、インバータ222は、バッファ回路221の出力と相補的なデータ信号を発生する。
第1のメモリセル回路251は、インバータ223〜230と、NMOS231〜246とを備えている。第2のメモリセル回路252も同様に構成されている。
The
The first
メモリセル選択端子W0〜W3には、メモリ制御回路CTR1からのメモリセル選択信号W0〜W3が、それぞれ入力され、
メモリ回路MEMの書き込みイネーブル端子E1、E2には、メモリ制御回路CTR1からの書き込みイネーブル信号E1、E2が入力される。
Memory cell selection terminals W0 to W3 are supplied with memory cell selection signals W0 to W3 from the memory control circuit CTR1, respectively.
Write enable signals E1 and E2 from the memory control circuit CTR1 are input to the write enable terminals E1 and E2 of the memory circuit MEM.
バッファ回路221の出力端子は、上記のようにインバータ222に接続されているのみならず、NMOS231、235、239、243の第1の主端子(ソース、ドレーンの一方)に接続されている。インバータ222の出力端子はNMOS234、238、242、246の第1の主端子(ソース、ドレーンの一方)に接続されている。
The output terminal of the
NMOS231、235、239、243、234、238、242、246の他方の主端子(ソース、ドレーンの他方)は、NMOS232、236、240、244、233、237、241、245の第1の主端子と接続され、それぞれ、NMOS231とNMOS232、NMOS235とNMOS236、NMOS239とNMOS240、NMOS243とNMOS244、NMOS234とNMOS233、NMOS238とNMOS237、NMOS242とNMOS241、NMOS246とNMOS245が互いに直列に接続され、インバータ223の入力及びインバータ224の出力がNMOS233の他方の主端子に接続され、インバータ223の出力及びインバータ224の入力がNMOS232の他方の主端子に接続され、このようにして、インバータ223及び224は各々の出力が他方の入力に接続されて、メモリセルを構成している。
The other main terminal (the other of the source and drain) of the
同様に、インバータ225及び226、インバータ227及び228、インバータ229及び230も、それぞれNMOS236及び237、NMOS240及び241、NMOS244及び245の第2の主端子間に接続され、各々の出力が他方の入力に接続されて、メモリセルを構成している。
Similarly,
NMOS232、233の制御端子(ゲート端子)は、メモリセル選択端子W0に接続されている。NMOS236、237の制御端子(ゲート端子)は、メモリセル選択端子W1に接続されている。NMOS240、241の制御端子(ゲート端子)は、メモリセル選択端子W2に接続されている。NMOS244、245の制御端子(ゲート端子)は、メモリセル選択端子W3に接続されている。
The control terminals (gate terminals) of the
イネーブル端子E1はNMOS231、234、235、238、239、242、243、246のゲート端子に接続されている。
インバータ224、226、228及び230の出力は、それぞれ補正データ出力端子Mo0、Mo1、Mo2及びMo3に接続されている。
The enable terminal E1 is connected to the gate terminals of
Outputs of the
以上第1のメモリセル回路251について説明したが、第2のメモリセル回路252についても、接続されたイネーブル端子がE2、出力される信号が符号Me0〜Me3で表されるものとなる他は全く同様の構成となっている。
Although the first
図10は、メモリ回路MCMを示す。図示のメモリ回路MCMは、図9のうち、第1のメモリセル回路251、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E1により書込み、読み出しが可能になる構成されている。なお、メモリ回路MCMを、上記のように構成する代わりに、第2のメモリセル回路252、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E2により書込み、読み出しが可能になるように構成しても良い。
FIG. 10 shows the memory circuit MCM. The memory circuit MCM shown in FIG. 9 includes the first
図11は、メモリ回路MOEを示す。図示のメモリ回路MOEは、図9のうち、第1のメモリセル回路251の一つのメモリセル、例えばメモリセル選択信号W3で選択されるメモリセル(229、230)及びこのメモリセルへのデータの伝達を行うMOS(243〜246)、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E1により書込み、読み出しが可能になる構成されている。なお、メモリ回路MOEを、上記のように構成する代わりに、第2のメモリセル回路252のうちの一つのメモリセル、及びこのメモリセルへのデータの伝達を行うMOS、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E2により書込み、読み出しが可能になるように構成しても良い。
FIG. 11 shows the memory circuit MOE. The memory circuit MOE shown in FIG. 9 is one memory cell of the first
図12は図8のマルチプレクサ回路MUXを示す。マルチプレクサ回路MUXは、印刷の際に、メモリ回路MEM内の奇数番目のドットのための補正データHo3〜Ho0と、偶数番目のドットのための補正データHe3〜He0のいずれかを選択してLED駆動部DRVに供給する。図示のマルチプレクサ回路MUXは、4個のマルチプレクサ260〜263を備える。マルチプレクサ260〜263は、それぞれbit0〜bit3(第0乃至第3ビット)用の選択のために用いられる。
FIG. 12 shows the multiplexer circuit MUX of FIG. During printing, the multiplexer circuit MUX selects either correction data Ho3 to Ho0 for odd-numbered dots or correction data He3 to He0 for even-numbered dots in the memory circuit MEM to drive LEDs. Supply to the section DRV. The illustrated multiplexer circuit MUX includes four
マルチプレクサ260は、PMOS264、265、268、269、及びNMOS266、267、270、271を備える。
PMOS264の第1の主端子は電源VDDと接続され、PMOS264の第2の主端子はPMOS265の第1の主端子と接続され、PMOS265の第2の主端子はNMOS266の第2の主端子と接続され、NMOS266の第1の主端子はNMOS267の第2の主端子と接続され、NMOS267の第1の主端子はグランドと接続されている。
PMOS265及びNMOS266の制御端子(ゲート端子)はマルチプレクサ回路MUXのデータ入力端子Xe0と接続され、PMOS265の第2の主端子と、NMOS266の第2の主端子とを接続するノードは、マルチプレクサ回路MUXのデータ出力端子XQ0と接続されている。
The
The first main terminal of the
The control terminals (gate terminals) of the
PMOS268及び269、並びにNMOS270及び271からなる回路も同様に構成されており、PMOS269及びNMOS270の制御端子(ゲート端子)はマルチプレクサ回路MUXのデータ入力端子Xo0と接続され、PMOS269の第2の主端子とNMOS270の第2の主端子を接続するノードはマルチプレクサ回路MUXのデータ出力端子XQ0と後続される。
The circuits composed of the
また、PMOS264、及びNMOS267の制御端子(ゲート端子)にはマルチプレクサ回路MUXのデータ選択信号S2N、S2Pが接続され、PMOS268及びNMOS271の制御端子(ゲート端子)にはマルチプレクサ回路MUXのデータ選択信号S1N、S1Pがそれぞれ接続されている。
Further, the data selection signals S2N and S2P of the multiplexer circuit MUX are connected to the control terminals (gate terminals) of the
マルチプレクサ260のMOS264、265、266、267で偶数番目のドットのためのデータを選択する回路260eが構成され、MOS268、269、270、271で奇数番目のドットのためのデータを選択する回路260oが構成されている。
A circuit 260e for selecting data for even-numbered dots is configured by the
マルチプレクサ261、262、263もマルチプレクサ260と同様に構成されている。但し、データ入力端子Xe0、Xo0からのデータの代わりに、それぞれデータ入力端子Xe1、Xo1、Xe2、Xo2、Xe3、Xo3からのデータを受ける。
The
図13は図8に符号DRVで示したLED駆動部を示す。図示のLED駆動部は、PMOS280〜284、286と、NMOS287と、NAND回路290〜293と、NOR回路285と、印刷データ入力端子PDNと、LED駆動のタイミングを定める信号(駆動タイミング信号)DSTを受ける入力端子Sと、制御電圧入力端子Vと、補正データ入力端子DQ(DQ0〜DQ3から成る)と、駆動電流出力端子DOとを備えている。
FIG. 13 shows the LED driving unit indicated by DRV in FIG. The illustrated LED driving unit includes
LED駆動部DRVの印刷データ入力端子PDNには、図8におけるラッチ素子(LTA1〜LTD1、LTA12〜LTD12等)のQN端子(反転データ出力端子)が接続されており、該当するラッチ素子から印刷データPDNが供給される。
補正データ入力端子DQ(DQ3〜DQ0から成る)は、図8に示すマルチプレクサ回路MUXの補正データ出力端子XQ(XQ3〜XQ0から成る)に接続されている。
The print data input terminal PDN of the LED driver DRV is connected to the QN terminals (inverted data output terminals) of the latch elements (LTA1 to LTD1, LTA12 to LTD12, etc.) in FIG. PDN is supplied.
The correction data input terminal DQ (consisting of DQ3 to DQ0) is connected to the correction data output terminal XQ (consisting of XQ3 to XQ0) of the multiplexer circuit MUX shown in FIG.
端子Sには、図8のNAND回路214から出力されるLED駆動のタイミングを定める信号(駆動タイミング信号)DSTが入力される。
端子Vには、図8の制御電圧発生回路ADJからの制御電圧Vcontが入力される。
駆動電流出力端子DOは、図示しないボンディングワイヤによりLED素子のアノードと接続されている。
NOR回路285の2つの入力端子は、それぞれ端子Sおよび端子PDNに接続されている。
NAND回路290〜293の第1の入力端子は、NOR回路285の出力端子に接続されている。NAND回路293〜290の第2の入力端子は、それぞれ補正データ入力端子DQ3〜DQ0に接続されている。
A signal (drive timing signal) DST for determining the LED drive timing output from the
A control voltage Vcont from the control voltage generation circuit ADJ of FIG.
The drive current output terminal DO is connected to the anode of the LED element by a bonding wire (not shown).
The two input terminals of the NOR
The first input terminals of the
PMOS280〜283の制御端子(ゲート端子)は、それぞれNAND回路290〜293の出力端子に接続されている。
PMOS280〜284の第1の主端子(ソース端子)は電源VDDに接続され、PMOS280〜284の第2の主端子(ドレーン端子)は、駆動電流出力端子DOに接続されている。
一方、NAND回路290〜293およびNOR回路285の電源端子は電源VDDと接続され、これら回路のグランド端子は制御電圧端子Vと接続され、制御電圧Vcontに保たれる。
The control terminals (gate terminals) of the
The first main terminals (source terminals) of the
On the other hand, the power supply terminals of the
後述するように電源VDDの電位とVcont電位との電位差はPMOS280〜284がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでPMOS280〜284のドレーン電流を調整することが可能となる。図8の制御電圧発生回路ADJは基準電圧VREFを受けて、PMOS280〜284等のドレーン電流が所定値となるように制御電圧Vcontを制御するために設けられている。
As will be described later, the potential difference between the potential of the power supply VDD and the potential of Vcont is substantially equal to the gate-source voltage when the
印刷データHD−DATAがHighであり(端子PDNへ入力される印刷データPDNはLowであり)、LEDの駆動オン、オフの指令信号HD−STB−Nにより駆動オンが指令され、端子Sへの駆動タイミング信号DSTかLowとなっているとき、NOR回路285の出力はHighとなる。
このとき補正データ端子DQ3〜DQ0からの補正データに従いNAND回路290〜293の出力信号レベル、およびPMOS286とNMOS287とで構成されるインバータの出力は、VDD電位あるいはVcont電位となる。
PMOS284は、LEDに主たる駆動電流を供給する主駆動トランジスタであり、PMOS280〜283は、LEDの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
The print data HD-DATA is High (the print data PDN input to the terminal PDN is Low), and the drive ON is commanded by the LED drive ON / OFF command signal HD-STB-N, and the terminal S When the drive timing signal DST is Low, the output of the NOR
At this time, according to the correction data from the correction data terminals DQ3 to DQ0, the output signal level of the
The
主駆動トランジスタ284は印刷データPDNに従って駆動される。即ち、印刷データPDNがLowであり、かつ駆動タイミング信号DSTがLowのときに、NOR回路285の出力がHighなったときに、オンとなる。
補助駆動トランジスタ290〜293は、NOR回路285の出力がHighレベルであるときに、マルチプレクサ回路MUXの出力XQ3〜XQ0に従って駆動される。後述するように、マルチプレクサ回路MUXの出力XQ3〜XQ0はLED各ドットの発光バラツキの補正するための補正データが格納された、補正メモリ出力に対応している。
つまり、主駆動トランジスタ284とともに、補正データに従って補助駆動トランジスタ280〜283が選択的に駆動され、主駆動トランジスタ284のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子DOからLEDに供給される。
The
The
That is, the
PMOS280〜283が駆動されているとき、NAND回路290〜293の出力は、Lowレベル(すなわち、制御電圧Vcontに略等しいレベル)にあるので、PMOS280〜283のゲート電位は、制御電圧Vcontに略等しくなる。このとき、PMOS286はオフ状態にあり、NMOS267はオン状態にあって、PMOS284のゲート電位もまた制御電圧Vcontに略等しくなる。従って、PMOS280〜284のドレーン電流値を、制御電圧Vcontにより一括して調整することができる。
When the
このとき、NAND回路290〜293は、電源電位VDDとグランド電位Vcontを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位VDDとグランド電位Vcontに即したものであって良く、そのLowレベルは0Vでなくても良い。
At this time, since the
図14は図8に示したメモリ制御回路CTR1の構成を示す回路図である。図示のメモリ制御回路CTR1は、フリップフロップ301〜305と、NOR回路306と、AND回路307、308、310〜313とを備える。
フリップフロップ301〜305のリセット端子Rにはラッチ信号LOAD−Pが入力され、フリップフロップ301、302のクロック端子にはストローブ信号STB−Pか入力され、フリップフロップ301、302のQ出力はNOR回路306の入力と接続され、NOR回路306の出力は、フリップフロップ301のD入力と接続されている。
FIG. 14 is a circuit diagram showing a configuration of memory control circuit CTR1 shown in FIG. The illustrated memory control circuit CTR1 includes flip-
The reset pin R of the flip-
フリップフロップ303のクロック端子はフリップフロップ301のQ出力端子と接続され、フリップフロップ303のQN出力はフリップフロップ303のD入力端子と接続されている。
フリップフロップ303のQ出力はAND回路307の一方の入力端子と接続され、フリップフロップ303のQN出力瑞子はAND回路308の一方の入力端子と接続され、AND回路307及び308の他方の入力端子にはラッチ信号LOAD−P号が入力されている。
AND回路307及び308の出力は端子E1、E2と接続され、図8のメモリ回路MEMの書き込みイネーブル信号(奇数番目のドットのデータの書込みのイネーブルを指示する信号(E1)、偶数番目のドットのデータの書込みのイネーブルを指示する信号(E2))となる。
The clock terminal of the flip-
The Q output of the flip-
The outputs of the AND
フリップフロップ304、305のクロック端子はAND回路307の出力に接続され、フリップフロップ304のD端子はフリップフロップ305のQ出力端子と接続され、フリップフロップ305のD入力端子はフリップフロップ304のQN出力端子と接続されている。
The clock terminals of the flip-
AND回路313の第1の入力端子はフリップフロップ305のQ端子と、第2の入力端子はフリップフロップ304のQN端子と接続され、AND回路312の第1の入力端子はフリップフロップ305のQ端子と、第2の入力端子はフリップフロップ304のQ端子と、AND回路311の第1の入力端子はフリップフロップ305のQN端子と、第2の入力端子はフリップフロップ304のQ端子と、AND回路310の第1の入力端子はフリップフロップ305のQN端子と、第2の入力端子はフリップフロップ304のQN端子とそれぞれ接続され、AND回路310〜313の第3の入力端子はフリップフロップ302のQ出力と接続されている。
AND回路310〜313の出力端子はメモリセル選択端子W0〜W3端子と接続され、図8のメモリ回路MEMのメモリセル選択信号W0〜W3となる。
The first input terminal of the AND
The output terminals of the AND
フリップフロップ301及び302、並びにNOR回路306により3進の第1のカウンタCNTaが構成され、フリップフロップ304及び305で4進の第2のカウンタCNTbが構成されている。またフリップフロップ303は、トグル動作を行うもので、2進の第3のカウンタCNTcを構成している。
The flip-
第1、第2、第3のカウンタCNTa、CNTb、CNTcのフリップフロップのリセット端子Rに供給されるラッチ信号LOAD−Pは、シフトレジスタで補正データを転送する際は、Highに維持され、シフトレジスタで印刷データを転送する際には、概してLowであるが、ラッチ素子への印刷データの取込みの際にHighとなる。 The latch signal LOAD-P supplied to the reset terminal R of the flip-flops of the first, second, and third counters CNTa, CNTb, and CNTc is maintained high when the correction data is transferred by the shift register. When the print data is transferred by the register, it is generally Low, but becomes High when the print data is taken into the latch element.
以下、メモリ制御回路CTR1の動作を、図15を参照して説明する。
第1のカウンタCNTaは、フリップフロップ301のQ端子、フリップフロップ302のQ端子、NOR回路306の出力端子が第1のカウンタCNTaの3ビットの出力端子CQ1、CQ2、CQ3を構成する。図15には、出力端子CQ1、CQ2の信号レベルが示されている。
Hereinafter, the operation of the memory control circuit CTR1 will be described with reference to FIG.
In the first counter CNTa, the Q terminal of the flip-
第1のカウンタCNTaのフリップフロップ301、302は、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では出力端子CQ1、CQ2、CQ3がLow(論理値「0」)、Low、High(論理値「1」)となり、ラッチ信号LOAD−PがHighの状態では、ストローブ信号STB−Pの立ち上がりエッジ(HD−STB−Nの立下りエッジ)をカウントする。即ち、ストローブ信号STB−Pが一度立ち上がると、出力端子CQ1、CQ2、CQ3がそれぞれHigh、Low、Lowとなり、ストローブ信号STB−Pがもう一度立ち上がると、出力端子CQ1、CQ2、CQ3がそれぞれLow、High、Lowとなり、ストローブ信号STB−Pがもう一度立ち上がると、出力端子CQ1、CQ2、CQ3それぞれLow、Low、Highとなる。
The flip-
印刷制御部1は、一連の補正データ(LEDヘッドのすべての奇数番目のドットのためのそれぞれ1ビットの補正データ、またはすべての偶数番目のドットのためのそれぞれ1ビットの補正データ)の転送が終わる毎に、3個のストローブ信号HD−STB−Nを連続して3回Lowとする(Lowレベルのパルスを3回発生させる)ことで、第1のカウンタCNTaに上記のような一巡の動作を行わせ、信号CQ1、CQ2を発生させる。なお、メモリセル選択信号W3〜W0は信号CQ2に同期して発生されるが、3進の第1のカウンタを用いることで、メモリセル選択信号W3〜W0の発生(従って、メモリセルへの書き込み)を、イネーブル信号E1、E2の切り替わりより少し遅らせ、イネーブル信号が安定してからメモリセル選択信号W3〜W0を発生させることで、異なるメモリセルへの誤書き込みをより確実に防止することができる。
The
第1のカウンタCNTaの出力CQ1は第3のカウンタCNTcを構成するフリップフロップ303のクロック端子に供給される。第1のカウンタCNTaの出力CQ2はAND回路310〜313の各々の一つの入力となる。
The output CQ1 of the first counter CNTa is supplied to the clock terminal of the flip-
フリップフロップ303はそのQ端子が第3のカウンタCNTcの出力端子CQ6を構成する。フリップフロップ303は、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では、Q端子(図15の出力端子CQ)がLowであり、ラッチ信号LOAD−PがHighの状態では、カウンタCNTaの出力CQ1の立ち上がりエッジをカウントする。即ち、第1のカウンタCNTaの出力CQ1が一度立ち上がると、出力端子CQ6がHighとなり、第1のカウンタCNTaの出力CQ1がもう一度立ち上がると、出力端子CQ6がLowとなる。以後同様の動作を繰り返す。
The Q terminal of the flip-
このようにフリップフロップ303のトグル動作により交互にHighとなるQ端子(端子CQ6)及びQN端子の出力はAND回路307及び308を介してイネーブル信号E1、E2として出力される。
As described above, the outputs of the Q terminal (terminal CQ6) and the QN terminal which alternately become High by the toggle operation of the flip-
ドット補正データHb(Ho、He)及びチップ補正データHc、並びに共通スイッチ制御データHkの転送及びこれらのデータのメモリ回路MEM、MCM、MOEへの書込みの際は、ラッチ信号LOAD−PがHighに維持され、従って、フリップフロップ303のQ、QN端子の出力がそのままイネーブル信号E1、E2として出力される。
When the dot correction data Hb (Ho, He), the chip correction data Hc, and the common switch control data Hk are transferred and written to the memory circuits MEM, MCM, and MOE, the latch signal LOAD-P is set to High. Accordingly, the outputs of the Q and QN terminals of the flip-
ラッチ信号LOAD−PがLowからHighに変化した後最初に端子CQ1がHighとなるまでの期間Taにおいては、イネーブル信号E1がLow、イネーブル信号E2がHighであり、この期間Taに奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkが転送される。このときイネーブル信号E2がHighであるので、シフトレジスタは25段となっている。 In the period Ta from when the latch signal LOAD-P changes from Low to High until the terminal CQ1 becomes High for the first time, the enable signal E1 is Low and the enable signal E2 is High. Correction data Ho, chip correction data Hc, and common switch control data Hk are transferred. At this time, since the enable signal E2 is High, the shift register has 25 stages.
端子CQ1が立ち上がり、イネーブル信号E1がHigh、イネーブル信号E2がLowになってから、次に端子CQ1が立ち上がり、イネーブル信号E1がLow、イネーブル信号E2がHighになるまでの期間Tbにおいては、メモリセル選択W3が比較的短い時間だけHighとなって、そのとき奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkのメモリ回路MEM、MCM、MOEへの書込みが行なわれ、さらにそれに続いて偶数番目のドットのための補正データHeが転送される。このときイネーブル信号E2がLowであるので、シフトレジスタは24段となっている。 In the period Tb from when the terminal CQ1 rises, the enable signal E1 becomes High and the enable signal E2 becomes Low, and then the terminal CQ1 rises, the enable signal E1 becomes Low, and the enable signal E2 becomes High, the memory cell The selection W3 becomes High only for a relatively short time, and then the correction data Ho, the chip correction data Hc, and the common switch control data Hk for the odd-numbered dots are written to the memory circuits MEM, MCM, and MOE. Subsequently, correction data He for even-numbered dots is transferred. At this time, since the enable signal E2 is Low, the shift register has 24 stages.
期間Tbに続く、イネーブル信号E1がLow、イネーブル信号E2がHighの期間Tcにおいては、メモリセル選択W3が比較的短い時間だけHighとなって、そのとき偶数番目のドットのための補正データHoのメモリ回路MEMへの書込みが行なわれ、さらにそれに続いて奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkが転送される。このときイネーブル信号E2がHighであるので、シフトレジスタは25段となっている。
以下、同様の動作が繰り返され、期間Tjにおいては、偶数番目のドットのための補正データHeのメモリ回路MEMへの書込みが行なわれる。
In the period Tc following the period Tb in which the enable signal E1 is Low and the enable signal E2 is High, the memory cell selection W3 is High for a relatively short time, and at that time, the correction data Ho for the even-numbered dots is high. Writing to the memory circuit MEM is performed, and subsequently, correction data Ho, chip correction data Hc, and common switch control data Hk for odd-numbered dots are transferred. At this time, since the enable signal E2 is High, the shift register has 25 stages.
Thereafter, the same operation is repeated, and the correction data He for even-numbered dots is written into the memory circuit MEM in the period Tj.
印刷データの転送が行われる期間Tkにおいては、ラッチ信号LOAD−PがLowに維持されるので、イネーブル信号E1、E2ともにLowに維持され、シフトレジスタは24段となっている。
印刷データのラッチ回路へのラッチの際(時刻Tm)は、ラッチ信号LOAD−PがHighとなり、イネーブル信号E2がHighとなってシフトレジスタは25段となるが、このときは、データの転送は行なわれないので、影響がない。
In the period Tk during which the print data is transferred, the latch signal LOAD-P is kept low, so both the enable signals E1 and E2 are kept low, and the shift register has 24 stages.
When the print data is latched into the latch circuit (time Tm), the latch signal LOAD-P becomes High, the enable signal E2 becomes High, and the shift register has 25 stages. At this time, the data transfer is There is no effect because it is not done.
カウンタCNTbは、フリップフロップ305のQ端子、フリップフロップ304のQ端子がカウンタの4ビットの出力端子CQ4、CQ5を構成し、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では図15に示すように、出力端子CQ4、CQ5がLow、Lowとなり、ラッチ信号LOAD−PがHighの状態では、イネーブル信号E1の立ち上がりエッジをカウントする。即ちストローブ信号STB−Pが一度立ち上がると、出力端子CQ4、CQ5がそれぞれHigh、Lowとなり、イネーブル信号E1がもう一度立ち上がると、出力端子CQ4、CQ5がそれぞれHigh、Highとなり、イネーブル信号E1がもう立ち上がると、出力端子CQ4、CQ5がそれぞれLow、Highとなり、イネーブル信号E1がもう一度立ち上がると、出力端子CQ4、CQ5がそれぞれLow、Lowとなる。以後同様の動作を繰り返す。
The counter CNTb is reset when the Q terminal of the flip-
そして、出力端子CQ4、CQ5がそれぞれHigh、Lowである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれHigh、Highである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれLow、Highである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれLow、Lowである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなる。 The enable signals E1 and E2 alternately become High once while the output terminals CQ4 and CQ5 are High and Low, respectively, and the enable signals E1 and E2 while the output terminals CQ4 and CQ5 are High and High, respectively. Becomes alternately High once, while the output terminals CQ4 and CQ5 are Low and High, respectively, and the enable signals E1 and E2 are alternately High once and the output terminals CQ4 and CQ5 are Low and Low, respectively. The enable signals E1 and E2 are alternately High once each.
AND回路310〜313は、フリップフロップ305、304の出力Q、QNをデコードして、メモリセル選択信号W3〜W0を順にHighとする。即ち、カウンタCNTaの出力CQ2がHighであることを条件として、カウンタCNTbの出力CQ4、CQ5がそれぞれHigh、Lowであれば、メモリセル選択信号W3のみがHighとなり、出力CQ4、CQ5がそれぞれHigh、Highであれば、メモリセル選択信号W2のみがHighとなり、出力CQ4、CQ5がそれぞれLow、Highであれば、メモリセル選択信号W1のみがHighとなり、出力CQ4、CQ5がそれぞれLow、Lowであれば、メモリセル選択信号W0のみがHighとなる。
The AND
この結果、信号E1がHighである期間に信号CQ2に同期してメモリセル選択信号W3がHighになり、次に信号E2がHighである期間に信号CQ2に同期してメモリセル選択信号W3がHighになる。即ち、メモリセル選択信号W3は2度続けて発生する。そして1回目の発生の際、奇数番目のドットのための補正データが書き込まれ、2回目の発生の際、偶数番目のドットのための補正データが書き込まれる。メモリセル選択信号W2、W1、W0も同様に2回ずつ発生される。 As a result, the memory cell selection signal W3 becomes High in synchronization with the signal CQ2 during the period when the signal E1 is High, and then the memory cell selection signal W3 becomes High in synchronization with the signal CQ2 during the period when the signal E2 is High. become. That is, the memory cell selection signal W3 is generated twice in succession. Then, correction data for odd-numbered dots is written at the first occurrence, and correction data for even-numbered dots is written at the second occurrence. Similarly, the memory cell selection signals W2, W1, and W0 are generated twice.
図16は図8に示したマルチプレクサ制御回路CTR2の構成を示す回略図である。図示の制御回路CTR2は、マルチプレクサ回路MUXの選択動作を制御するためのものであり、フリップフロップ321と、バッファ回路322、323と、インバータ324、325とを備えている。
FIG. 16 is a schematic diagram showing the configuration of the multiplexer control circuit CTR2 shown in FIG. The illustrated control circuit CTR2 is for controlling the selection operation of the multiplexer circuit MUX, and includes a flip-
フリップフロップ321のクロック端子にはラッチ信号LOAD−Pが入力され、リセット端子Rには主走査同期信号HSYNC−Nが入力され、D端子はQN端子と接続され、バッファ回路322の入力端子はフリップフロップ321のQ端子と接続され、バッファ回路323の入力瑞子はフリップフロップ321のQN端子と接続されている。
インバータ324及び325の入力端子はそれぞれバッファ回路322、323の出力端子と接続されている。
The clock terminal of the flip-
The input terminals of the
バッファ回路322、323、インバータ324、325の出力は、それぞれ、データ選択信号出力端子S1P、S2P、S1N、S2Nと接続され、図8のマルチプレクサ回路MUXに対するデータ選択指令信号として供給される。
The outputs of the
以下、マルチプレクサ制御回路CTR2の動作を、図17を参照して説明する。図17は、図15の右端と同じであるが、関係する部分のみを示す。
図示の回路においては、図17に示されるように、主走査同期信号HSYNC−NがLowになると、フリップフロップ321がリセットされて、そのQ、QN端子の出力はそれぞれLow、Highとなり、データ選択信号S1PがLow、データ選択信号S1NがHigh、データ選択信号S2PがHigh、データ選択信号S2NがLowとなる。
Hereinafter, the operation of the multiplexer control circuit CTR2 will be described with reference to FIG. FIG. 17 is the same as the right end of FIG. 15, but shows only the relevant parts.
In the illustrated circuit, as shown in FIG. 17, when the main scanning synchronization signal HSYNC-N becomes Low, the flip-
そして、奇数番目のドットのための印刷データの転送が終わり、ラッチ信号LOAD−P(HD−LOADと同じ波形)が立ち上がって、シフトレジスタのデータがラッチ回路にラッチされると、同時に、フリップフロップ321が反転して、そのQ、QN端子の出力はそれぞれHigh、Lowとなり、データ選択信号S1PがHigh、データ選択信号S1NがLow、データ選択信号S2PがLow、データ選択信号S2NがHighとなる。 When the transfer of the print data for the odd-numbered dots is completed, the latch signal LOAD-P (the same waveform as HD-LOAD) rises, and when the shift register data is latched by the latch circuit, 321 is inverted, and the outputs of the Q and QN terminals are High and Low, respectively, the data selection signal S1P is High, the data selection signal S1N is Low, the data selection signal S2P is Low, and the data selection signal S2N is High.
その結果、図12に示されるマルチプレクサ回路MUX内の、奇数番目のドットのための補正データを選択する回路260o、261o、262o、263o内の、データ選択信号S1P、S1Nを受けるMOS(268、271など)がオンとなり、偶数番目のドットのための補正データを選択する回路260e、261e、262e、263e内の、データ選択信号S2P、S2Nを受けるMOS(264、267など)がオフとなる。この結果、端子Xo3、Xo2、Xo1、Xo0から供給される奇数番目のドットのための補正データHo3、Ho2、Ho1、Ho0を受けるインバータの出力が、選択されたデータXQ3、XQ2、XQ1、XQ0として出力される。
As a result, the MOSs (268, 271) that receive the data selection signals S1P, S1N in the
次に、偶数番目のドットのための印刷データの転送が行なわれた後、ラッチ信号LOAD−Pが立ち上がると、フリップフロップ321の状態が反転し、そのQ端子、及びQN端子の出力はそれぞれLow、Highとなり、データ選択信号S1PがLow、データ選択信号S1NがHigh、データ選択信号S2PがHigh、データ選択信号S2NがLowとなる。その結果、図12に示されるマルチプレクサ回路MUX内の、偶数番目のドットのための補正データを選択する回路260e、261e、262e、263e内の、データ選択信号S2P、S2Nを受けるMOS(264、267など)がオンとなり、奇数番目のドットのための補正データを選択する回路260o、261o、262o、263o内の、データ選択信号S1P、S1Nを受けるMOS(268、271など)がオフとなる。この結果、端子Xe3、Xe2、Xe1、Xe0から供給される偶数番目のドットのための補正データHe3、He2、He1、He2を受けるインバータの出力が、選択されたデータXQ3、XQ2、XQ1、XQ0として出力される。
Next, after the print data is transferred for the even-numbered dots, when the latch signal LOAD-P rises, the state of the flip-
図18は、共通スイッチ制御回路CTR3の構成を示す回略図である。図示の共通スイッチ制御回路CTR3は、印刷に当たり(印刷データに基づきLED素子を駆動する際)、奇数番目のLED素子に接続された第1の共通スイッチ109と偶数番目のLED素子に接続された第2の共通スイッチ110のいずれか一方のみをオンにするため制御信号KDR(KDR1、KDR2)を発生する。即ち、第1段のドライバICチップDIC1内の共通スイッチ制御回路CTR3は、印刷に当たり、奇数番目のLED素子に接続された共通スイッチ109をオン、オフを制御する制御信号KDR1を生成し、第2段のドライバICチップDIC2内の共通スイッチ制御回路CTR3は、印刷に当たり、偶数番目のLED素子に接続された共通スイッチ110をオン、オフを制御する制御信号KDR2を生成する。
FIG. 18 is a schematic diagram showing the configuration of the common switch control circuit CTR3. The illustrated common switch control circuit CTR3 performs printing (when driving the LED elements based on the print data), and the first
図示の共通スイッチ制御回路CTR3は、フリップフロップ401と、選択回路402とを有する。
フリップフロップ401はHSYNC−N信号がLowのときにリセットされ、リセット状態では、Q端子がLowである。HSYNC−N信号がHighの状態では、LOAD−P信号の立ち上がりエッジが発生するごとに出力が反転する。
The illustrated common switch
The flip-
フリップフロップ401のQ端子、QN端子の出力が選択回路402に供給され、選択回路402は、メモリ回路MOEからの切り替え指令信号Hkに応じて、2つの入力の一方を選択して、制御信号として出力する。この制御信号は当該ドライバICチップの共通スイッチ制御信号出力端子KDRから出力される。
The outputs of the Q terminal and the QN terminal of the flip-
上記の例では、ドライバICチップDIC1内のメモリ回路MOEからはフリップフロップ401のQ端子の出力を選択させて、制御信号KDR1として出力させる切り替え指令信号Hkが供給され、ドライバICチップDIC2内のメモリ回路MOEからはフリップフロップ401のQN端子の出力を選択させて制御信号KDR2として出力させる切り替え指令信号Hkが供給される。
In the above example, the memory circuit MOE in the driver IC chip DIC1 selects the output of the Q terminal of the flip-
ドライバICチップDIC1及びDIC2以外のドライバICチップの共通スイッチ制御信号出力端子KDRは、共通スイッチ制御に接続されていないので、共通スイッチ制御回路CTR3がどのような信号を出力しても回路動作には影響がなく、どのような信号を出力するかを制御する必要がない。 Since the common switch control signal output terminal KDR of the driver IC chips other than the driver IC chips DIC1 and DIC2 is not connected to the common switch control, no matter what signal the common switch control circuit CTR3 outputs, the circuit operation is not performed. There is no influence, and there is no need to control what signal is output.
図19は、図8の構成のドライバICチップDICを26個カスケード接続して成るLEDヘッドを用いて印刷動作を行う場合の駆動装置の動作、即ち図15の時刻taN(図19のtbAに相当する)以降の動作を示すタイムチャートである。図20は図19におけるタイムチャートにおいて、ドライバICチップの数が1個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。 FIG. 19 shows the operation of the driving device when a printing operation is performed using an LED head formed by cascading 26 driver IC chips DIC configured as shown in FIG. 8, that is, time taN in FIG. 15 (corresponding to tbA in FIG. 19). It is a time chart showing subsequent operations. FIG. 20 is a time chart in which the number of driver IC chips in the time chart in FIG. 19 is simplified and the waveforms are shown in more detail.
LEDの時分割駆動の開始に先立ち、時刻tbAにおいて、主走査同期信号HD−HSYNC−N(図20では、HSYNC)が入力される。 Prior to the start of the LED time-division driving, at time tbA, the main scanning synchronization signal HD-HSYNC-N (HSYNC in FIG. 20) is input.
次いで期間tbBにおいて奇数番目のLEDの駆動データ(印刷データPDo:DOT1、DOT3、DOT5、DOT7、DOT9、…DOT191)を転送するため、クロック信号HD−CLK(図20ではCLKI)に同期してデータ信号HD−DATA3〜0が入力される。
Next, in order to transfer drive data (print data PDo: DOT1, DOT3, DOT5, DOT7, DOT9,... DOT191) of odd-numbered LEDs in the period tbB, the data is synchronized with the clock signal HD-CLK (CLKI in FIG. 20). Signals HD-
なお、本LEDヘッドにおいては上記のように26個のドライバICチップDICがカスケード接続され、各ドライバICチップDIC毎に96個のLED駆動端子DO0〜DO96を備えており、1パルスのクロック信号により4画素分の印刷データが一度に転送される。また、印刷データの転送中は、図14を参照して説明したように、また図19に示すように、イネーブル信号E2がLowとなるので、選択回路SELが第23段のフリップフロップの出力を選択して第25段のフリップフロップに供給し、24段のシフトレジスタが構成される。このため一度のデータ転送に必要なクロックパルス数は(96/4)×26=24×26=624であり、図19には期間tbBにおいて、24×26個のクロックパルスが供給されることを示している。一方、図20では、ドライバICチップの数が1個であるものとして簡略化しているので、期間tbBにおいて、24個のクロックパルスが供給される。 In this LED head, 26 driver IC chips DIC are cascade-connected as described above, and each driver IC chip DIC is provided with 96 LED drive terminals DO0 to DO96. Print data for four pixels is transferred at a time. During the transfer of the print data, as described with reference to FIG. 14 and as shown in FIG. 19, the enable signal E2 is Low, so that the selection circuit SEL outputs the output of the 23rd flip-flop. This is selected and supplied to the 25th stage flip-flop to form a 24 stage shift register. Therefore, the number of clock pulses necessary for one data transfer is (96/4) × 26 = 24 × 26 = 624, and FIG. 19 shows that 24 × 26 clock pulses are supplied in the period tbB. Show. On the other hand, in FIG. 20, since the number of driver IC chips is simplified as one, 24 clock pulses are supplied in the period tbB.
期間tbBにおいて1ライン分のデータのうち、奇数番目のドットのためのデータの転送が完了すると、時刻tbCに示すようにラッチ信号HD−LOAD(図20では、LOAD)信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで期間tbDにおいて、LED駆動を指示するためのストローブ信号HD−STB一N(図20ではSTB)が入力される(ストローブ信号HT−STB−NのレベルがLowとされる)。
When the transfer of data for odd-numbered dots of data for one line is completed in the period tbB, a latch signal HD-LOAD (LOAD in FIG. 20) is input as shown at time tbC, and the shift register The data input via the is latched in the latch circuit.
Next, in a period tbD, a strobe signal HD-STB 1 N (STB in FIG. 20) for instructing LED driving is input (the level of the strobe signal HT-STB-N is set to Low).
この結果、図13に示されるLED駆動部DRVに供給される駆動タイミング信号DSTがLowとなり、印刷データPDNもLow(対応するLEDを点灯すべきことを示す値)であれば、NOR回路285の出力がHighとなり、PMOS284がオンとなるのみならず、端子DQ3〜DQ0から供給される補正データに応じてPMOS280〜283の一つ以上がオンとなり、或いはいずれもオンとならずに、これらのPMOSを流れる電流がDOからLEDに供給される。DOには奇数番目のLEDと偶数番目のLEDが接続されているが、制御信号KDR1、KDR2により共通スイッチ109、110(図2)のうちのいずれかが一方のみがオンがとなっており、奇数番目のLEDと偶数番目のLEDのうちの一方のみ(共通スイッチ制御のうちのオンとなっている方に接続されたもののみ)に駆動電流が流れる。
As a result, if the drive timing signal DST supplied to the LED drive unit DRV shown in FIG. 13 becomes Low and the print data PDN is also Low (a value indicating that the corresponding LED should be turned on), the NOR
また、時刻tbCにおいて、共通スイッチ109、110の制御信号KDR1、KDR2の状態が切り替えられて、奇数番目のLED素子の駆動が行われるようになっている。即ち、図19において、第1段のドライバICチップDIC1からの制御信号KDR1がHighレベル、第2段のドライバICチップDIC2から制御信号KDR2がLowレベルであるとき図2のMOS109がオン状態となり、MOS110がオフ状態となり、奇数番目のLED素子101、103、105、107のカソード端子からグランドGNDヘの流路が形成される。
At time tbC, the states of the control signals KDR1 and KDR2 of the
このとき、MOS110はオフ状態であって偶数番目のLED素子102、104、106、108等のカソード端子からグランドヘの流路は形成されない。このため、ドライバICチップDIC1の例えばDO1端子からLED駆動電流が流し出された場合、LED素子101のアノード、カソード端子を経てMOS109のドレーン、ソースを介してグランドヘと至る電流経路が形成され、LED素子101が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、LED素子102には電流流路が形成されないため、LED101の発光状態に支障を与えることはない。
At this time, the
図19(及び図20)に戻り、期間tbEにおいて偶数番目のLEDの駆動データ(印刷データPDe:DOT2、DOT4、DOT6、DOT8、DOT10、…DOT192)を転送するため、クロック信号HD−CLK(図20ではCLKI)に同期してデータ信号HD−DATA3〜0が入力される。 Returning to FIG. 19 (and FIG. 20), in order to transfer drive data (print data PDe: DOT2, DOT4, DOT6, DOT8, DOT10,... DOT192) of even-numbered LEDs in the period tbE, the clock signal HD-CLK (FIG. 20, data signals HD-DATA3 to 0 are input in synchronization with CLKI).
期間tbEにおいて1ライン分のデータのうち、偶数番目のドットのためのデータの転送が完了すると、時刻tbFに示すようにラッチ信号HD−LOAD(図20では、LOAD)信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで時刻tbGにおいて、LED駆動を指示するためのストローブ信号HD−STB−N(図20ではSTB)が入力される(ストローブ信号HD−STB−NがLowとされる)。
When the data transfer for the even-numbered dots is completed in the data for one line in the period tbE, the latch signal HD-LOAD (LOAD in FIG. 20) is input as shown at time tbF, and the shift register The data input via the is latched in the latch circuit.
Next, at time tbG, a strobe signal HD-STB-N (STB in FIG. 20) for instructing LED driving is input (strobe signal HD-STB-N is Low).
また、時刻tbFにおいて、共通スイッチMOS109、110の制御信号KDR1、KDR2の状態が切り替えられて、偶数番目のLED素子の駆動が行われるようになっている。即ち、図19において、第2段のドライバICチップDIC2からの制御信号KDR2がHighレベル、第1段のドライバICチップDIC1からの制御信号KDR1がLowレベルであるとき図2のMOS110はオン状態となり、MOS109はオフ状態となり、偶数番目のLED素子102、104、106、108のカソード端子からグランドGNDヘの流路が形成される。
At time tbF, the states of the control signals KDR1 and KDR2 of the
一方、奇数番目のLED素子101、103、105、107等のカソード端子からグランドヘの流路は形成されない。このため、ドライバICチップDIC1の例えばDO1端子からLED駆動電流が流し出された場合、LED素子102のアノード、カソード端子を経てMOS110のドレーン、ソースを介してグランドヘと至る電流経路が形成され、LED素子102が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、LED素子101には電流経路が形成されないため、LED102の発光状態に支障を与えることはない。
On the other hand, the flow path from the cathode terminals of the odd-numbered
このように、LED素子列のうち、奇数番目のLED素子と偶数番目のLED素子とを順に、時分割的に駆動することで、1ラインのLED素子の数の半分の数の駆動素子により、1ライン分のLEDの駆動を行うことができる。 In this way, by driving the odd-numbered LED elements and the even-numbered LED elements in order in a time-division manner in the LED element array, by the number of drive elements that is half the number of LED elements in one line, One line of LEDs can be driven.
図21は図8の構成のドライバICチップを24個カスケード接続して成るLEDヘッドに補正データを供給し、駆動装置内の補正メモリ回路MEMヘデータ書き込みを行う場合の駆動装置の動作、即ち、図15の時刻taM(図21にも同じ符号taMで示されている)までの動作を示すタイムチャートである。 FIG. 21 shows the operation of the driving apparatus when supplying correction data to the LED head formed by cascading 24 driver IC chips having the configuration of FIG. 8 and writing data to the correction memory circuit MEM in the driving apparatus. It is a time chart which shows the operation | movement to 15 time taM (it is also shown with the same code | symbol taM also in FIG. 21).
図22〜図25は、図21に示すタイムチャートにおいて、ドライバICチップの数が1個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。図22は図21における期間tcA及び期間tcBの部分の詳細を示し、図23は図21における期間tcC及びtcDの部分の詳細を示し、図24は図21における期間tcE及びtcFの部分の詳細を示し、図25は図21における期間tcG及びtcHの部分の詳細を示す。 FIG. 22 to FIG. 25 are time charts showing the waveforms in more detail by simplifying the number of driver IC chips as one in the time chart shown in FIG. 22 shows details of the portions of the periods tcA and tcB in FIG. 21, FIG. 23 shows details of the portions of the periods tcC and tcD in FIG. 21, and FIG. 24 shows details of the portions of the periods tcE and tcF in FIG. FIG. 25 shows details of the portions of the periods tcG and tcH in FIG.
なお、差動クロックペア信号を図21においては代表してHD−CLKIとし、図22〜図25ではCLKIとして記載している。 The differential clock pair signal is representatively shown as HD-CLKI in FIG. 21 and CLKI in FIGS.
印刷制御部1は、補正データの転送及び書き込み動作の開始時にラッチ信号HD−LOAD(図22〜図25ではLOAD)信号をHighレベルとして (taD)、ラッチ信号HD−LOADがHighレベルである期間中に転送されるデータが補正データであることを示す。
補正データは、HD−DATAI3〜HD−DATAI0(図22〜図25ではDATAI3〜DATAI0)として、印刷制御部1からLEDヘッド19に供給される。
The
The correction data is supplied from the
補正データは1ドット当たり4ビットから成り、互いに隣接する奇数番目及び偶数番目のドットのための補正データが、同じシフトレジスタを用いて転送されるので、補正データの格納は、以下に説明する8ステップにより行われる。各ステップにおいては、奇数番目ドットの各々又は偶数番目のドットの各々に対して1ビットの補正データが転送され、対応するメモリ回路MEMに格納される。 The correction data is composed of 4 bits per dot, and correction data for odd-numbered and even-numbered dots adjacent to each other is transferred using the same shift register. This is done in steps. In each step, 1-bit correction data is transferred to each odd-numbered dot or each even-numbered dot and stored in the corresponding memory circuit MEM.
ドライバICチップDIC毎に設定されるチップ補正データは奇数番目のドットのための補正データの転送(例えば期間tcA)と偶数番目のドットのための補正データの転送(例えば期間tcB)のうち、どちらかで一回のみ行えば良い。同様に、共通スイッチ制御データHkは、奇数番目のドットのための補正データの転送期間(期間tcA、tcC、tcE、tcG)、及び偶数番目のドットのための補正データの転送期間(期間tcB、tcD、tcF、tcH)のうち、いずれかで一回のみ行なえば良い。本例では、奇数番目のドットのための補正データの転送の際、チップ補正データHc及び共通スイッチ制御データHkが一緒に転送される。 Chip correction data set for each driver IC chip DIC is either correction data transfer for odd-numbered dots (for example, period tcA) or correction data transfer for even-numbered dots (for example, period tcB). But it only needs to be done once. Similarly, the common switch control data Hk includes correction data transfer periods (periods tcA, tcC, tcE, tcG) for odd-numbered dots and correction data transfer periods (period tcB, tcG, even-numbered dots). tcD, tcF, tcH) may be performed only once. In this example, when correction data for odd-numbered dots is transferred, chip correction data Hc and common switch control data Hk are transferred together.
図8に示される例では、チップ補正データHcはシフトレジスタSFRdの最終段のフリップフロップFFD25に接続されたメモリ回路MCMに格納され、共通スイッチ制御データHkも第1段及び第2段のドライバICチップDIC1及びDIC2のそれぞれのシフトレジスタSFRcの最終段のフリップフロップFFC25に接続されたメモリ回路MOEに格納されるので、各ドライバICチップ内のすべての奇数番目のドットのための補正データHoの列の前にチップ補正データHc及び共通スイッチ制御データHk又はこれに代わる無効データDMYを位置させて順に転送する。そのため、奇数番目のドットのための補正データHoの転送時には、シフトレジスタの段数を1段多くして25段となる様に切り替えて、各ドライバICチップDICに対して各々25のデータビットから成る、4個のビット列を構成し、26個のドライバICチップ分を順に転送する(26個のドライバICチップに対して、各々25×26個のデータビットから成る、4個のビット列を転送する)。一方、偶数番目のドットのための補正データHeの列を転送する際は、シフトレジスタが24段に切り替えられ、各ドライバICチップに対して各々24個の補正データビットから成る、4個のビット列を構成し、26個のドライバICチップ分を順に転送する(26個のドライバICチップに対して、各々24×26個のデータビットから成る、4個のビット列を転送する)。 In the example shown in FIG. 8, the chip correction data Hc is stored in the memory circuit MCM connected to the flip-flop FFD25 in the final stage of the shift register SFRd, and the common switch control data Hk is also in the first and second stage driver ICs. Since it is stored in the memory circuit MOE connected to the flip-flop FFC25 at the final stage of each shift register SFRc of each of the chips DIC1 and DIC2, a column of correction data Ho for all odd-numbered dots in each driver IC chip The chip correction data Hc and the common switch control data Hk or invalid data DMY instead thereof are positioned and transferred in order. Therefore, at the time of transferring correction data Ho for odd-numbered dots, the number of shift register stages is increased by one to switch to 25 stages, and each driver IC chip DIC consists of 25 data bits. 4 bit strings are formed, and 26 driver IC chips are sequentially transferred (4 bit strings each consisting of 25 × 26 data bits are transferred to 26 driver IC chips). . On the other hand, when transferring the column of the correction data He for the even-numbered dots, the shift register is switched to 24 stages, and four bit sequences each including 24 correction data bits for each driver IC chip. The 26 driver IC chips are sequentially transferred (4 bit strings each consisting of 24 × 26 data bits are transferred to the 26 driver IC chips).
シフトレジスタの段数の切り替えは上記のように、イネーブル信号E2により選択回路SELを制御することにより行なわれる。奇数番目のドットのための補正データHoの転送の際は、図14及び図15を参照して説明したように、イネーブル信号E2がHighであり、これによりシフトレジスタは25段となるように切り替えられている。一方、偶数番目のドットのための補正データHeの転送の際は、図14及び図15を参照して説明したように、イネーブル信号E2がLowであり、これによりシフトレジスタは24段となるように切り替えられている。 As described above, the number of shift register stages is switched by controlling the selection circuit SEL with the enable signal E2. When the correction data Ho for the odd-numbered dots is transferred, as described with reference to FIGS. 14 and 15, the enable signal E2 is High, thereby switching the shift register to 25 stages. It has been. On the other hand, when the correction data He for the even-numbered dots is transferred, the enable signal E2 is Low as described with reference to FIGS. 14 and 15, so that the shift register has 24 stages. It has been switched to.
なお、図22〜図25において、DOTx−by(x=1〜192、y=0、1、2、3)は各ドライバICチップにより駆動されるx番目のドットのための第yビットの補正データを意味し、xが奇数のデータの集合、又はそのうちの任意のものが、記号Hoで表され、xが偶数のデータの集合、又はそのうちの任意のものが記号Heで表される。 22 to 25, DOTx-by (x = 1 to 192, y = 0, 1, 2, 3) is the correction of the yth bit for the xth dot driven by each driver IC chip. Means data, where x is an odd set of data, or any of them is represented by the symbol Ho, and x is an even set of data, or any of them is represented by the symbol He.
第1ステップ
期間tcAにおいて、チップ補正データHcのbit3の補正データHc3、共通スイッチ制御データHk、無効データDMY及び奇数番目のドットのための補正データHoのbit3の補正データHo3を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc3と、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
In the first step period tcA, bit3 correction data Hc3 of chip correction data Hc, common switch control data Hk, invalid data DMY and correction data Ho3 of bit3 of correction data Ho for odd-numbered dots are sent out.
More specifically, the data DATAI3 is a series of 26 driver IC chips, each of which includes a chip correction data Hc3 positioned at the head for each driver IC chip, followed by a sequence of 24 dot correction data Ho3. Is sent out. FIG. 22 shows only data for the first-stage driver IC chip DIC1.
第1段及び第2段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する共通スイッチ制御データHkと、それに続く24個のドット補正データHo3の列を送出し、第3段乃至第26段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI1としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI0としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
As the data DATAI2 for the first and second stage driver IC chips, the common switch control data Hk located at the head for each driver IC chip and the subsequent 24 dot correction data Ho3 are sent. The data DATAI2 for the third to 26th driver IC chips is sent as invalid data DMY located at the head for each driver IC chip, followed by a string of 24 dot correction data Ho3. To do. FIG. 22 shows only data for the first-stage driver IC chip DIC1.
As data DATAI1, the invalid data DMY positioned at the head for each driver IC chip and the subsequent 24 dot correction data Ho3 are continuously sent for 26 driver IC chips. FIG. 22 shows only data for the first-stage driver IC chip DIC1.
As data DATAI0, the invalid data DMY positioned at the head for each driver IC chip, followed by a series of 24 dot correction data Ho3, which are continuous for 26 driver IC chips, is transmitted. FIG. 22 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると3個のストローブ信号HD−STB−N(図22ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W3が発生されて、補正データHc3、制御データHk、及び補正データHo3の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。 While the above data transfer is performed, the enable signal E2 is High and the shift register is switched to 25 stages. When the transfer of these data by the shift register is completed, the three strobe signals HD-STB-N are transferred. (STB in FIG. 22) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to High and the enable signal E2 is switched to Low by the memory control circuit CTR1 in FIG. Then, the memory cell selection signal W3 is generated, and the correction data Hc3, the control data Hk, and the correction data Ho3 are stored. Further, the shift register is switched to 24 stages when the enable signal E2 is changed to Low.
第2ステップ:
期間tcBにおいて、偶数番目のドットのための補正データHeのbit3のデータHe3を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe3の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Second step:
In the period tcB, the
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図22ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W3が発生されて、補正データHe3の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。 While the above data transfer is being performed, the enable signal E2 is Low and the shift register is switched to 24 stages, but when the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 22). STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to Low and the enable signal E2 is switched to High by the memory control circuit CTR1 in FIG. A selection signal W3 is generated and correction data He3 is stored. Further, the shift register is switched to 25 stages when the enable signal E2 is changed to High.
第3ステップ:
期間tcCにおいて、チップ補正データHcのbit2の補正データHc2及び無効データDMY及び奇数番目のドットのための補正データHoのbit2のデータHo2を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc2と、それに続く24個のドット補正データHo2の列を、26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo2の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Third step:
In period tcC, bit2 correction data Hc2 of chip correction data Hc, invalid data DMY, and bit2 data Ho2 of correction data Ho for odd-numbered dots are transmitted.
More specifically, the data DATAI3 is a series of 26 driver IC chips in which the head correction data Hc2 positioned at the head for each driver IC chip and the subsequent 24 dot correction data Ho2 are continuously arranged. Is sent out. FIG. 23 shows only data for the first-stage driver IC chip DIC1.
As each of the data DATAI2, DATAI1, and DATAI0, the invalid data DMY located at the head for each driver IC chip and the subsequent 24 dot correction data Ho2 columns are continuously connected for 26 driver IC chips, respectively. To send out. FIG. 23 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図23ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W2が発生されて、補正データHc2及びHo2の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。 While the above data transfer is performed, the enable signal E2 is High and the shift register is switched to 25 stages, but when the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 23). STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to High and the enable signal E2 is switched to Low by the memory control circuit CTR1 in FIG. A selection signal W2 is generated, and correction data Hc2 and Ho2 are stored. Further, the shift register is switched to 24 stages when the enable signal E2 is changed to Low.
第4ステップ:
期間tcDにおいて、偶数番目のドットのための補正データHeのbit2のデータHe2を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe2の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Fourth step:
In period tcD, bit2 data He2 of correction data He for even-numbered dots is transmitted. More specifically, as the data DATAI3, DATAI2, DATAI1, and DATAI0, a series of 24 dot correction data He2 is continuously sent for each of 26 driver IC chips. FIG. 23 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図23ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W2が発生されて、補正データHe2の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。 While the above data transfer is performed, the enable signal E2 is Low and the shift register is switched to 24 stages, but when the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 23). STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to Low and the enable signal E2 is switched to High by the memory control circuit CTR1 in FIG. The selection signal W2 is generated and the correction data He2 is stored. Further, the shift register is switched to 25 stages when the enable signal E2 is changed to High.
第5ステップ:
期間tcEにおいて、チップ補正データHcのbit1の補正データHc1及び無効データDMY及び奇数番目のドットのための補正データHoのbit1のデータHo1を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc1と、それに続く24個のドット補正データHo1の列を、26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo1の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
5th step:
In period tcE, bit1 correction data Hc1 of chip correction data Hc, invalid data DMY, and bit1 data Ho1 of correction data Ho for odd-numbered dots are transmitted.
More specifically, the data DATAI3 is a series of the chip correction data Hc1 positioned at the head for each driver IC chip, followed by a series of 24 dot correction data Ho1 for 26 driver IC chips. Is sent out. FIG. 24 shows only data for the first-stage driver IC chip DIC1.
As each of the data DATAI2, DATAI1, and DATAI0, the invalid data DMY located at the head for each driver IC chip and the subsequent 24 dot correction data Ho1 columns are continuously connected for 26 driver IC chips, respectively. To send out. FIG. 24 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図24ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W1が発生されて、補正データHc1及びHo1の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。 While the above data transfer is being performed, the enable signal E2 is High and the shift register is switched to 25 stages, but when the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 24). STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to High and the enable signal E2 is switched to Low by the memory control circuit CTR1 in FIG. A selection signal W1 is generated, and correction data Hc1 and Ho1 are stored. Further, the shift register is switched to 24 stages when the enable signal E2 is changed to Low.
第6ステップ:
期間tcFにおいて、偶数番目のドットのための補正データHeのbit1のデータHe1を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe1の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Sixth step:
In the period tcF, bit1 data He1 of the correction data He for the even-numbered dots is transmitted. More specifically, as the data DATAI3, DATAI2, DATAI1, and DATAI0, a series of 24 dot correction data He1 is continuously sent for each of 26 driver IC chips. FIG. 24 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図24ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W1が発生されて、補正データHe1の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。 While the above data transfer is performed, the enable signal E2 is Low and the shift register is switched to 24 stages. When the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 24) are displayed. STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to Low and the enable signal E2 is switched to High by the memory control circuit CTR1 in FIG. The selection signal W1 is generated and the correction data He1 is stored. Further, the shift register is switched to 25 stages when the enable signal E2 is changed to High.
第7ステップ:
期間tcGにおいて、チップ補正データHcのbit0の補正データHc0及び無効データDMY及び奇数番目のドットのための補正データHoのbit0のデータHo0を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc0と、それに続く24個のドット補正データHo0の列を、26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo0の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Seventh step:
In period tcG, bit0 correction data Hc0 of chip correction data Hc, invalid data DMY, and bit0 data Ho0 of correction data Ho for odd-numbered dots are transmitted.
More specifically, the data DATAI3 is a series of 26 driver IC chips in which the head correction data Hc0 located at the head for each driver IC chip and the subsequent 24 dot correction data Ho0 are continuously arranged. Is sent out. FIG. 25 shows only data for the first-stage driver IC chip DIC1.
As each of the data DATAI2, DATAI1, and DATAI0, the invalid data DMY located at the head for each driver IC chip and the subsequent 24 dot correction data Ho0 are continuously connected for 26 driver IC chips. To send out. FIG. 25 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図25ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W0が発生されて、補正データHc0及びHo0の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。 While the above data transfer is being performed, the enable signal E2 is High and the shift register is switched to 25 stages, but when the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 25). STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to High and the enable signal E2 is switched to Low by the memory control circuit CTR1 in FIG. A selection signal W0 is generated, and correction data Hc0 and Ho0 are stored. Further, the shift register is switched to 24 stages when the enable signal E2 is changed to Low.
第8ステップ:
期間tcHにおいて、偶数番目のドットのための補正データHeのbit0のデータHe0を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe0の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
Eighth step:
In period tcH,
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図25ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W0が発生されて、補正データHe0の格納が行われる。 While the above data transfer is performed, the enable signal E2 is Low and the shift register is switched to 24 stages. When the transfer of these data is completed, three strobe signals HD-STB-N (FIG. 25) are transferred. STB) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to Low and the enable signal E2 is switched to High by the memory control circuit CTR1 in FIG. A selection signal W0 is generated, and correction data He0 is stored.
以上のようにして、8ステップの動作により、補正データHo、He、Hc及び共通スイッチ制御データHkの転送とメモリヘの格納(メモリ回路MEMへの各ドットのための4ビットの補正データ、メモリ回路MCMへの4ビットの補正データ、メモリ回路MOEへの1ビットの共通スイッチ制御データの書込み)が完了すると印刷制御部1はラッチ信号HD−LOAD信号をLowに戻し、一連のシーケンスが完了する。
As described above, the correction data Ho, He, Hc and the common switch control data Hk are transferred and stored in the memory by the 8-step operation (the 4-bit correction data for each dot in the memory circuit MEM, the memory circuit). When the 4-bit correction data to the MCM and the 1-bit common switch control data to the memory circuit MOE are written), the
クロックHD−CLKIの周波数は、補正データ転送時(図15の時刻taMまで)と、印刷データの転送時(図15の時刻taN以降)では、異なり、補正データの転送時は、印刷データの転送時に比べて1/2程度とされる。印刷データの転送は、印刷動作中繰り返し行なわれるのに対して、補正データの転送は電源投入時などに1回実施されるのみであるので、このようにしても、プリンタの動作速度という点はあまり問題とならない。 The frequency of the clock HD-CLKI differs between correction data transfer (until time taM in FIG. 15) and print data transfer (after time taN in FIG. 15). When correction data is transferred, print data is transferred. It is about ½ compared to the time. The print data transfer is repeated during the printing operation, whereas the correction data transfer is performed only once when the power is turned on. It doesn't matter much.
図26は図8に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の要部を抜き出して記載した回路図であり、従来例についての図6に対応する。説明の共通化のため、及び第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の関係をわかりやすくするため、符号を変えてある。また、各ドライバICチップ内の、並列的に設けられた4つのシフトレジスタSFRa、SFRb、SFRc、SFRdのうち、1つのみが示されている。 FIG. 26 is a circuit formed by cascading the driver IC chips DIC shown in FIG. 8. In order to make it easy to understand the outline of the operation in print data transfer, the first-stage driver IC chip DIC1 and the second-stage driver IC chip. It is the circuit diagram which extracted and described the principal part of DIC2, and respond | corresponds to FIG. 6 about a prior art example. For the sake of common explanation, and in order to make the relationship between the first-stage driver IC chip DIC1 and the second-stage driver IC chip DIC2 easier to understand, the reference numerals are changed. Only one of four shift registers SFRa, SFRb, SFRc, and SFRd provided in parallel in each driver IC chip is shown.
第1段のドライバICチップDIC1のデータ入力端子はDATAIと略記されている。
第1段及び第2段のドライバICチップDIC1、DIC2のクロック信号端子はCLKP及びCLKNであり、それを駆動する信号はCLK−P、CLK−Nの2本であるが、互いに相補的な差動信号であるため片方のみ取ってCLK−Pと略記している。
The data input terminal of the first stage driver IC chip DIC1 is abbreviated as DATAI.
The clock signal terminals of the first-stage and second-stage driver IC chips DIC1 and DIC2 are CLKP and CLKN, and the signals for driving them are CLK-P and CLK-N. Since it is a motion signal, only one of them is taken and abbreviated as CLK-P.
DTI1はドライバICチップDIC1のデータ入力端子の遅延回路であって、図8において符号203〜206で示されるもののいずれかに相当する。DTI2も同様にドライバICチップDIC2のデータ入力端子の遅延回路である。
CK1はドライバICチップDIC1の、図8に示されるクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。CK2も同様にドライバICチップDIC2のクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。
DTI1 is a delay circuit of a data input terminal of the driver IC chip DIC1, and corresponds to any one of those indicated by
CK1 corresponds to the combination of the
FF1〜FF24はフリップフロップであって、図8におけるフリップフロップFFA1〜FFA23及びFFA25、FFB1〜FFB23及びFFB25、FFC1〜FFC23及びFFC25、又はFFD1〜FFD23及びFFD25に相当する。 FF1 to FF24 are flip-flops, and correspond to the flip-flops FFA1 to FFA23 and FFA25, FFB1 to FFB23 and FFB25, FFC1 to FFC23 and FFC25, or FFD1 to FFD23 and FFD25 in FIG.
SEL1はドライバICチップDIC1の選択回路であって、図8における選択回路SELに相当する。同様にSEL2もドライバICチップDIC2の選択回路SELに相当する選択回路である。 SEL1 is a selection circuit for the driver IC chip DIC1, and corresponds to the selection circuit SEL in FIG. Similarly, SEL2 is a selection circuit corresponding to the selection circuit SEL of the driver IC chip DIC2.
なお、図8には、フリップフロップFFA24、FFB24、FFC24、FFD24が示されているが、印刷データの転送の際には、フリップフロップFFA23、FFB23、FFC23、FFD23の出力が選択回路SELで選択されてフリップフロップFFA25、FFB25、FFC25、FFD25に転送されるので、フリップフロップFFA24、FFB24、FFC24、FFD24は図26には図示されていない。 In FIG. 8, flip-flops FFA24, FFB24, FFC24, and FFD24 are shown. When print data is transferred, outputs from the flip-flops FFA23, FFB23, FFC23, and FFD23 are selected by the selection circuit SEL. Thus, the flip-flops FFA24, FFB24, FFC24, and FFD24 are not shown in FIG.
図26においては、バッファ回路CK1により24個のフリップフロップFF1〜FF24のクロック端子を駆動するように簡略化して描かれているが、実際には全部で100個のフリップフロップ素子がバッファ回路CK1により駆動される。 In FIG. 26, the buffer circuit CK1 is illustrated in a simplified manner so that the clock terminals of the 24 flip-flops FF1 to FF24 are driven. In practice, however, a total of 100 flip-flop elements are formed by the buffer circuit CK1. Driven.
同様に、FF25〜FF48もドライバICチップDIC2に備えられたフリップフロップであって、図8におけるフリップフロップFFA1〜FFA23及びFFA25、FFB1〜FFB23及びFFB25、FFC1〜FFC23及びFFC25、又はFFD1〜FFD23及びFFD25に相当する。 Similarly, FF25 to FF48 are flip-flops provided in the driver IC chip DIC2, and the flip-flops FFA1 to FFA23 and FFA25, FFB1 to FFB23 and FFB25, FFC1 to FFC23 and FFC25, or FFD1 to FFD23 and FFD25 in FIG. It corresponds to.
DTO1はドライバICチップDIC1の出力バッファであって、図8において符号207〜210で示されるもののいずれかに相当する。DT02も同様にドライバICチップDIC2の出力バッファ207〜210のいずれかに相当する出力バッファである。
DTO1 is an output buffer of the driver IC chip DIC1, and corresponds to any one of those indicated by
図27は図26に示される実施の形態1の回路の動作を示すタイムチャートである。
ドライバICチップDIC1内のバッファ回路CK1から生成されるクロックCK1とドライバICチップDIC2内のバッファ回路CK2から生成されるクロックCK2とは、同期していることが望ましいが、実際には回路の特性のばらつきのため、若干ずれている。このずれは例えば1nsec.程度であり、出力バッファDTO1又はDTO2における遅れTDO、及び入力バッファDTI1又はDTI2における遅れTDI、フリップフロップFFにおける遅れTFFの和(例えば10nsec.以上)に比べて十分に小さい。
FIG. 27 is a time chart showing the operation of the circuit of the first embodiment shown in FIG.
It is desirable that the clock CK1 generated from the buffer circuit CK1 in the driver IC chip DIC1 and the clock CK2 generated from the buffer circuit CK2 in the driver IC chip DIC2 are synchronized. Due to variations, there is a slight deviation. This deviation is, for example, 1 nsec. This is sufficiently smaller than the sum (for example, 10 nsec. Or more) of the delay TDO in the output buffer DTO1 or DTO2, the delay TDI in the input buffer DTI1 or DTI2, and the delay TFF in the flip-flop FF.
図27において、LEDヘッドのデータ入力信号であるDATAI端子に時刻tdAにデータd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻tdBに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。
27, data d48 is input to the DATAI terminal, which is a data input signal of the LED head, at time tdA, and subsequently data d49, d50,...
Further, the transfer clock signal of the data string composed of the data d48, d49, d50,... Is CLK-P, and the time tdB of the falling edge of the transfer clock signal CLK-P every cycle TCLK of the transfer clock signal CLK-P. In addition, data is taken into the shift register.
At this time, the setup time of the data input signal DATAI is shown in the drawing as Ts0 and hold time Th0.
ドライバICチップDIC1へ入力されたデータ入力信号DATAIは遅延回路DTI1により時間TDI遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。 The data input signal DATAI input to the driver IC chip DIC1 is delayed by time TDI by the delay circuit DTI1. The output DTI1 of the delay circuit DTI1 is sequentially input to the flip-flop FF1 as a data string including data d48, d49, d50,.
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCKだけ遅延してフリップフロップFF1〜FF24へ入力される。 On the other hand, the clock signal CLK-P is delayed by a certain time TCK by the buffer circuit CK1 and input to the flip-flops FF1 to FF24.
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDIとTCKで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時問とホールド時間がTs1、Th1となる。 At the input part of the flip-flop FF1, the data signal and the clock signal are delayed by the time indicated by TDI and TCK, respectively, and the setup time and hold time of the data signal with respect to the falling edge of the clock signal are Ts1, Th1.
LEDヘッドの信号入力部(入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻tdAを起点として考えると、従来例について図7を参照して説明したのと同様に、次式(1)を得る。
Ts0+TCK−Ts1−TDI=0 …(1)
また、時刻tdBを起点として考え、従来例について図7を参照して説明したのと同様に、次式(2)を得る。
Th0+TDI−Th1−TCK=0 …(2)
これらを整理することで、従来例について図7を参照して説明したのと同様に、次式(3)及び(4)を得る。
Ts1=Ts0+TCK−TDI …(3)
Th1=Th0+TDI−TCK …(4)
In order to obtain the relationship between the setup time Ts0 and the hold time Th0 in the signal input unit (input connector unit) of the LED head, considering the time tdA as a starting point, the conventional example is similar to that described with reference to FIG. The following formula (1) is obtained.
Ts0 + TCK-Ts1-TDI = 0 (1)
Further, considering the time tdB as a starting point, the following equation (2) is obtained in the same manner as the conventional example described with reference to FIG.
Th0 + TDI-Th1-TCK = 0 (2)
By arranging these, the following equations (3) and (4) are obtained in the same manner as the conventional example described with reference to FIG.
Ts1 = Ts0 + TCK−TDI (3)
Th1 = Th0 + TDI−TCK (4)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図27においては、フリップフロップFF1の出力データ列としてデータd47、d48、d49、d50、…が、フリップフロップFF24の出力データ列としてデータd24、d25、d26、d27、…が順に出力されることが示されている。 On the other hand, the output signal of the flip-flop changes after a certain time TFF from the clock signal CK1 in the driver IC chip DIC1. In FIG. 27, data d47, d48, d49, d50,... Are output as the output data string of the flip-flop FF1, and data d24, d25, d26, d27,. It is shown.
フリップフロップFF24(図8のFFA25、FFB25、FFC25、FFD25)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図8の207〜210)によりTDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI遅延して出力される。
The output signal of the flip-flop FF24 (FFA25, FFB25, FFC25, FFD25 in FIG. 8) is output as an output waveform DTO1 with a TDO delay by the output buffer circuit DTO1 (207 to 210 in FIG. 8) of the driver IC chip DIC1.
This signal is input to the driver IC chip DIC2 at the next stage, and is output with a delay of time TDI by the delay circuit DTI2 in the driver IC chip DIC2.
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりTCK遅延して、フリップフロップFF25〜FF48へ入力される。 On the other hand, the clock signal input to the driver IC chip DIC2 is delayed by TCK by the buffer circuit CK2 and input to the flip-flops FF25 to FF48.
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻tdBを起点として考え次式(8)を得る。
TCK+TFF+TDO+TDI+Ts2−TCLK−TCK=0 …(8)
整理すると、
Ts2=TCLK−(TFF+TDO+TDI) …(9)
となる。
When the data setup time Ts2 at the input part of the flip-flop FF25 of the driver IC chip DIC2 is obtained, the following equation (8) is obtained with the time tdB as a starting point.
TCK + TFF + TDO + TDI + Ts2-TCLK-TCK = 0 (8)
Organize
Ts2 = TCLK− (TFF + TDO + TDI) (9)
It becomes.
フリップフロップを正常動作させるためには所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TDO+TDI …(10)
となる。
第i段(iは2乃至24のいずれか)のドライバICチップ(と第(i+1)段)のドライバICチップの間におけるデータ転送においても同様である。
In order to operate the flip-flop normally, it is necessary to secure a desired setup time Ts and hold time Th.
In data transfer between the first-stage driver IC chip DIC1 and the second-stage driver IC chip DIC2, it is necessary to give a desired setup time to the flip-flop at the shift register input stage of the second-stage driver IC chip DIC2. Yes, if Ts2> 0,
TCLK> TFF + TDO + TDI (10)
It becomes.
The same applies to data transfer between the driver IC chips of the i-th stage (i is any one of 2 to 24) (and the (i + 1) -th) driver IC chip.
従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELか削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
Under the configuration according to the prior art, TCLK> TFF + TSEL + TDO + TDI (7)
Compared to the above, it can be seen that the delay time TSEL by the selection circuit is reduced, so that the limit value of the clock cycle can be shortened and the maximum operation clock frequency can be increased.
実施の形態1の構成おいてはドライバICチップをカスケード接続してなるLEDヘッドにおいては、データ転送時におけるクロック周期の満たすべき条件は
TCLK>TFF+TDO+TDI …(10)
となり、従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことでクロック同期の限界値を短くすることができ、最大動作クロック周波数を大幅に増加させることかできる。
In the LED head formed by cascading driver IC chips in the configuration of the first embodiment, the condition to be satisfied by the clock cycle at the time of data transfer is TCLK> TFF + TDO + TDI (10)
Under the configuration according to the prior art, TCLK> TFF + TSEL + TDO + TDI (7)
Compared to the above, since the delay time TSEL by the selection circuit is reduced, the limit value of clock synchronization can be shortened, and the maximum operating clock frequency can be greatly increased.
選択回路による遅延時間TSELが削減できるのは、フリップフロップがクロックCK1、CK2により一斉に動作するためである。即ち、本実施の形態でも選択回路SELには遅延時間TSELがあるが、選択回路の出力を入力とする第25段のフリップフロップFFA25、FFB25、FFC25、FFD25も、第1乃至第24段のフリップフロップと同じクロックで動作し、選択回路による遅延時間があっても、フリップフロップの動作には影響が及ばない。 The reason why the delay time TSEL by the selection circuit can be reduced is that the flip-flops are operated simultaneously by the clocks CK1 and CK2. That is, the selection circuit SEL also has a delay time TSEL in this embodiment, but the 25th stage flip-flops FFA25, FFB25, FFC25, and FFD25 that receive the output of the selection circuit are also the 1st to 24th stage flip-flops. Even if there is a delay time due to the selection circuit, the operation of the flip-flop is not affected.
以上、各ドライバICチップのドット(LED)を奇数番目のドットと偶数番目のドットに分け、奇数番目のドットのための共通のスイッチ109、偶数番目のドットのための共通のスイッチ110とをそれぞれ別のタイミングで駆動し、また奇数番目のドットのための補正データと偶数番目のドットのための補正データを別のタイミングで転送する場合について説明したが、ドットを上記のように分ける代わりに他の方法で2つの群に分ける場合にも本発明を適用することができる。
As described above, the dot (LED) of each driver IC chip is divided into odd-numbered dots and even-numbered dots, and the
実施の形態2.
図28は実施の形態2によるドライバICチップの詳細な構成を示すブロック図である。図28に示されるドライバICチップは図3に示されるドライバICチップの代わりに用いることができるものであり、図28に示されるドライバICチップを複数個カスケード接続したものを用いて、図2を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図28に示されるドライバICチップは、概して図3に示されるドライバICチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
FIG. 28 is a block diagram showing a detailed configuration of the driver IC chip according to the second embodiment. The driver IC chip shown in FIG. 28 can be used instead of the driver IC chip shown in FIG. 3, and a plurality of driver IC chips shown in FIG. An LED head similar to that described with reference to FIG. 1 can be configured, and an image forming apparatus similar to that described with reference to FIG. 1 can be configured using such an LED head. The driver IC chip shown in FIG. 28 is generally the same as the driver IC chip shown in FIG. 3, but there are differences as will be understood from the following description. In addition, about the point which is the same, some description is abbreviate | omitted.
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。
SELは選択回路である。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are flip-flops, and constitute four mutually parallel shift registers SFRa, SFRb, SFRc, and SFRd.
SEL is a selection circuit.
LTA1 to LTD1,... LTA24 to LTD24 are latch elements, and constitute a latch circuit as a whole.
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたチップ毎の補正データも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。 MEM is a memory circuit (the same sign is assigned to (24 × 4) memory circuits), and the memory circuit MEM has correction data (dot correction data) for correcting the variation in the amount of light of the LEDs. Stored. The correction data for each chip stored in the memory circuit MEM is also read at the time of printing and used for correcting the LED drive current.
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。データ出力端子の組Moは、図9に示すように、端子Mo0、Mo1、Mo2、Mo3から成り、4ビットのドット補正データHo3、Ho2、Ho1、He0を並列的に出力する。データ出力端子の組Meは、端子Me0、Me1、Me2、Me3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に出力する。 Each of the memory circuits MEM stores correction data of odd-numbered and even-numbered LEDs (dots) adjacent to each other, and can be read from two sets of data output terminals Mo and Me. As shown in FIG. 9, the set Mo of data output terminals comprises terminals Mo0, Mo1, Mo2, and Mo3, and outputs 4-bit dot correction data Ho3, Ho2, Ho1, and He0 in parallel. The set Me of data output terminals includes terminals Me0, Me1, Me2, and Me3, and outputs 4-bit dot correction data He3, He2, He1, and He0 in parallel.
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはチップ補正データHcを格納し、データ出力端子Mcから読み出し可能になっている。データ出力端子の組Mcは、先に図10を参照して説明したように、端子Mc0、Mc1、Mc2、Mc3から成り、4ビットの補正データHc3、Hc2、Hc1、Hc0を並列的に出力する。メモリ回路MCMに格納されたチップ補正データHcも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。 The MCM is a memory circuit that stores light amount correction data (chip correction data) or chip correction data Hc for each LED array chip, and can be read from the data output terminal Mc. As described above with reference to FIG. 10, the set of data output terminals Mc includes terminals Mc0, Mc1, Mc2, and Mc3, and outputs 4-bit correction data Hc3, Hc2, Hc1, and Hc0 in parallel. . The chip correction data Hc stored in the memory circuit MCM is also read out at the time of printing and used for correcting the LED driving current.
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づくLEDの駆動の際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。 The MOE is also a memory circuit, and the memory circuit MOE stores data (common switch control data) Hk for determining the value of the common switch control signal KDR output from the common switch control signal output terminal KDR of the driver IC chip. Is done. Data Hk stored in the memory circuit MOE is read at the time of printing (when the LED is driven based on the print data) and used to generate the common switch control signal KDR.
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2つの出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHo(Ho3、Ho2、Ho1、Ho0から成る)と偶数番目のドットのための補正データHe(He3、He2、He1、He0から成る)を2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。 MUX is a multiplexer circuit (the same sign is assigned to (24 × 4) multiplexer circuits), each of which is read from the two output terminals Mo and Me of the corresponding memory circuit MEM. A set of correction data (that is, correction data Ho (consisting of Ho3, Ho2, Ho1, Ho0) for odd-numbered dots and correction data He (consisting of He3, He2, He1, He0) for even-numbered dots Is received by two sets of input terminals Xo and Xe, and one of them is selected and output from the output terminal XQ.
図12に示されるように、データ入力端子の組Xoは、4つの端子Xo3、Xo2、Xo1、Xo0から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に入力する。データ入力端子の組Xeは、4つの端子Xe0、Xe1、Xe2、Xe3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に入力する。
データ出力端子の組XQは、4つの端子XQ3、XQ2、XQ1、XQ0から成り、選択された4ビットの補正データを並列的に出力する。
As shown in FIG. 12, the data input terminal set Xo includes four terminals Xo3, Xo2, Xo1, and Xo0, and inputs 4-bit dot correction data Ho3, Ho2, Ho1, and Ho0 in parallel. The data input terminal set Xe is composed of four terminals Xe0, Xe1, Xe2, and Xe3, and inputs 4-bit dot correction data He3, He2, He1, and He0 in parallel.
A set XQ of data output terminals includes four terminals XQ3, XQ2, XQ1, and XQ0, and outputs selected 4-bit correction data in parallel.
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。 DRV is an LED drive unit, and the latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 (with the same reference numerals attached to (24 × 4) LED drive units) Based on the blinking data from the corresponding one and the correction data supplied from the corresponding multiplexer circuit MUX, the LED driving current is output.
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御回路とも呼ばれる。
CTR1 is a first control circuit, and generates write command signals (memory cell selection signals W0 to W3 and enable signals E1 and E2) when correction data is written to the memory circuit MEM and the memory circuit MCM. As will be described later, the enable signal E2 is used to control the selection circuit SEL, but is also used to control memory writing, and is therefore referred to as an “enable signal” for convenience. The first control circuit CTR1 is also called a memory control circuit.
Writing of the common switch control data to the memory circuit MOE is controlled by any one of the memory cell selection signals W0 to W3, for example, W3.
CTR2 is a second control circuit, which is a data selection signal (switching command signal) S1P, S1N, S2P, S2N of data for odd-numbered dots and data for even-numbered dots to the multiplexer circuit MUX. Is generated. The second control circuit CTR2 is also called a multiplexer control circuit.
CTR3 is a third control circuit and generates a common switch control signal KDR. The third control circuit is also called a common switch control circuit.
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下は発生しないようになっている。 ADJ is a control voltage generation circuit that receives a reference voltage value VREF input from a reference voltage terminal VREF and generates a control voltage Vcont for LED driving. At this time, the value of the control voltage is corrected based on the correction data supplied from the memory circuit MCM via the terminal Mc. The reference voltage value VREF is generated by a regulator circuit (not shown), and the reference voltage VREF may be kept at a predetermined value even in a situation where the power supply voltage drops momentarily as in the case of driving all the LEDs on. The LED driving current is not reduced.
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25から成るシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
A
331〜334は遅延回路であり、小振幅差動入力回路201やバッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
207〜210はバッファ回路であって、フリップフロップFFA25、FFB25、FFC25、FFD25のQ端子からの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。 207 to 210 are buffer circuits, which receive output signals from the Q terminals of the flip-flops FFA25, FFB25, FFC25, and FFD25, and drive the data output terminals DATAO3 to DATAO0.
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。
335は抵抗であって、遅延時間選択信号端子DLYと電源VDDとの間に接続されて、プルアップ素子を構成している。
212、213はインバータ回路、214はNAND回路である。
Reference numeral 335 denotes a resistor, which is connected between the delay time selection signal terminal DLY and the power supply VDD to constitute a pull-up element.
212 and 213 are inverter circuits, and 214 is a NAND circuit.
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路331を介してフリップフロップFFA1のD端子に接続され、フリップフロップFFA23のQ端子からの出力(フリップフロップFFA24のD端子への入力)及びフリップフロップFFA24のQ端子から出力は選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子への入力のいずれかが選択されて出力される)出力端子YOはフリップフロップFFA25のD端子と接続され、フリップフロップFFA25のQ端子からの出力はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
The flip-flops FFA1 to FFA25 are cascade-connected, the data input terminal DATAI0 of the driver IC chip is connected to the D terminal of the flip-flop FFA1 via the
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATAI3は遅延回路332〜334を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 are also cascade-connected, and the data input terminals DATAI1, DATAI2, and DATAI3 of the driver IC chip are flip-flops FFB1, FFC1 via
フリップフロップFFB23及びFFB24、フリップフロップFFC23及びFFC24、フリップフロップFFD23及びFFD24のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれフリップフロップFFB25、FFC25、FFD25のD端子と接続され、フリップフロップFFB25、FFC25、FFD25のQ端子からの出力はバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
Outputs from the Q terminals of the flip-flops FFB23 and FFB24, flip-flops FFC23 and FFC24, and flip-flops FFD23 and FFD24 are also connected to the input terminals A1, B1, A2, B2, A3, and B3 of the selection circuit SEL, and outputs corresponding thereto. The terminals Y1, Y2, and Y3 are connected to the D terminals of the flip-flops FFB25, FFC25, and FFD25, respectively, and the output from the Q terminal of the flip-flops FFB25, FFC25, and FFD25 is output to the driver IC chip through the
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。 Accordingly, the flip-flops FFA1 to FFA25, FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 constitute shift registers SFRa, SFRb, SFRc, and SFRd each having 25 stages of cascaded flip-flops. The number of shift stages can be switched between 24 and 25 by the circuit SEL.
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。 The selection circuit SEL performs the above selection operation under the control of the enable signal E2. That is, when the enable signal E2 is High, the input terminals B0 to B3 are connected to the output terminals Y0 to Y3, the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 25-stage shift register, and the enable signal E2 is When Low, the input terminals A0 to A3 are connected to the output terminals Y0 to Y3, and the shift registers SFRa, SFRb, SFRc, and SFRd are operated as a 24-stage shift register.
カスケード接続された26段のドライバICチップのうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
Data output terminals DATAO0 to DATAO3 of the stages other than the last stage among the 26 stages of cascaded driver IC chips, i.e., the i-th stage (i is any one of 1 to 25) driver IC chip DICi are connected to the next stage ( The driver IC chip DIC (i + 1) of the (i + 1) th stage is connected to the data input terminals DATAI0 to DATAI3.
Accordingly, the flip-flops FFA1 to FFA25 of the driver IC chips DIC1 to DIC26 shift the data signal HD-DATA0 input from the
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
Similarly, the flip-flops FFB1 to FFB25, FFC1 to FFC25, and FFD1 to FFD25 of the driver IC chips DIC1 to DIC26 are supplied with data signals HD-DATA1, HD-DATA2, and FFD1 to FFD25, which are input from the
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、ラッチ信号LOAD−Pによりラッチ動作が行われる。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA23、FFA25に格納されたデータ信号HD−DATA0をラッチする。
同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB23、FFB25に格納されたデータ信号HD−DATA1をラッチする。
ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC23、FFC25に格納されたデー夕信号HD−DATA2をラッチする。
ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD23、FFD25に格納されたデー夕信号HD−DATA3をラッチする。
The latch elements LTA1 to LTA24, LTB1 to LTB24, LTC1 to LTC24, LTD1 to LTD24 are latched by a latch signal LOAD-P. The latch elements LTA1 to LTA24 latch the data signal HD-DATA0 stored in the flip-flops FFA1 to FFA23 and FFA25.
Similarly, the latch elements LTB1 to LTB24 latch the data signal HD-DATA1 stored in the flip-flops FFB1 to FFB23 and FFB25.
The latch elements LTC1 to LTC24 latch the data signal HD-DATA2 stored in the flip-flops FFC1 to FFC23 and FFC25.
The latch elements LTD1 to LTD24 latch the data signal HD-DATA3 stored in the flip-flops FFD1 to FFD23 and FFD25.
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
The
The drive timing signal DST is Low when both the strobe signal HD-STB-N and the latch signal LOAD-P are Low, and at this time, the LED is driven by the LED drive unit DRV.
また、遅延回路331〜334の制御端子は遅延時間選択信号端子DLYに接続されている。
The control terminals of the
図29は図28に示したドライバICチップを用いて成るLEDヘッドの構造を示す図である。
本実施の形態でも、A4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドを想定する。この場合、LED素子の総数は4992ドットであり、これを構成するために、例えば各々192個のLED素子を備えた26個のLEDアレイチップが直線状に配列されている。
FIG. 29 is a diagram showing the structure of an LED head using the driver IC chip shown in FIG.
Also in this embodiment, an LED head capable of printing at a resolution of 600 dots per inch on A4 size paper is assumed. In this case, the total number of LED elements is 4992 dots, and for example, 26 LED array chips each having 192 LED elements are arranged linearly.
但し、図29では図示の簡略化のため、2個のLEDアレイチップCHP1、CHP2とこれらに対応して配置された2個のドライバICチップDIC1、DIC2のみが示されている。言い換えると、第3段乃至第26段のLEDアレイチップCHP3〜CHP26、及び第3段〜第26段のドライバICチップDIC3〜DIC26は図示が省略されている。LEDアレイチップCHP1〜CHP26は、互いに同一の回路により構成され、ドライバICチップDIC1〜DIC26は、互いに同一の回路により構成され、互いにカスケード接続されている。 However, in FIG. 29, for simplification of illustration, only two LED array chips CHP1 and CHP2 and two driver IC chips DIC1 and DIC2 arranged corresponding to these are shown. In other words, the third to 26th LED array chips CHP3 to CHP26 and the third to 26th driver IC chips DIC3 to DIC26 are not shown. The LED array chips CHP1 to CHP26 are configured by the same circuit, and the driver IC chips DIC1 to DIC26 are configured by the same circuit and are cascade-connected to each other.
101〜108はLED素子であって、LEDアレイチップ毎に192個ずつ配置されている。
第1の共通スイッチを構成するパワーMOS109のドレーンはLED101、103、105、107等のカソードと接続され、第2の共通スイッチを構成するパワーMOS110のドレーンはLED102、104、106、108等のカソードと接続されている。パワーMOS109、110のソースはグランドに接続されている。
101-108 are LED elements, and 192 are arranged for each LED array chip.
The drain of the
このように各LEDアレイCHP1、CHP2内の奇数番目のLED素子101、…103、105、…107はカソードが互いに接続され、即ちすべて共通カソードノードCCoに接続され、該共通カソードノードCCoは、パワーMOS109を介してグランドGNDに接続されている。一方、偶数番目のLED素子102、…104、106、…108はカソードが互いに接続され、即ちすべて共通カソードノードCCeに接続され、該共通カソードノードCCeは、パワーMOS110を介してグランドGNDに接続されており、第1の共通スイッチ109と第2の共通スイッチ110を異なるタイミングでオンさせることにより、奇数番目のLED素子101、…103、105、…107と、偶数番目のLED素子102、…104、106、…108が時分割駆動される。
Thus, the odd-numbered
1段目のドライバICチップDIC1の遅延時間選択信号端子DLYはグランドに接続され、2段目以降のドライバICチップDIC2〜DIC26(図29にはDIC2のみが示されている)の遅延時間選択信号端子DLYは開放とされる。グランドGNDに接続されたドライバICチップDICの遅延時間選択信号端子DLY(遅延時間選択信号のレベル)はLowレベルとなる。一方、前述したようにドライバICチップDIC1〜DIC26の内部において遅延時間選択信号端子DLYの入力はVDDにプルアップされているので、遅延時間選択信号端子DLYが開放されたドライバICチップDICの遅延時間選択信号端子DLY(遅延時間選択信号のレベル)はHighとなる。 The delay time selection signal terminal DLY of the first-stage driver IC chip DIC1 is connected to the ground, and the delay time selection signals of the second and subsequent driver IC chips DIC2 to DIC26 (only DIC2 is shown in FIG. 29). The terminal DLY is opened. The delay time selection signal terminal DLY (the level of the delay time selection signal) of the driver IC chip DIC connected to the ground GND becomes the Low level. On the other hand, as described above, since the input of the delay time selection signal terminal DLY is pulled up to VDD inside the driver IC chips DIC1 to DIC26, the delay time of the driver IC chip DIC with the delay time selection signal terminal DLY opened. The selection signal terminal DLY (the level of the delay time selection signal) is High.
また、パワーMOS109は、そのゲートが第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRと接続され、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR1により制御される。
パワーMOS110は、そのゲートが第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRと接続され、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR2により制御される。
The
The
図29に示す構成においては、4つ(4連)の印刷データ信号HD−DATA3〜0が入力され、それぞれのLED素子の駆動に用いられる。また、奇数番目のLED素子と偶数番目のLED素子は時分割的に駆動される。従って、隣接するLED素子8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号HD−CLK毎に同時に送出することができる。
In the configuration shown in FIG. 29, four (four) print data signals HD-
このため、印刷制御部1から出力される印刷データ信号HD−DATA3〜0はクロック信号HD−CLKと共にLEDヘッド19に入力され、実施の形態1に関連して図8を参照して説明したのと同様に各ドライバICチップDIC1、DIC2内に設けられた4つの互いに並列的に設けられたシフトレジスタ中を、前記した4992ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット(2496個のドット)のドットデータが先に転送され、その後偶数番目のすべてのドット(2496個のドット)のドットデータが転送される。
Therefore, the print data signals HD-
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
When the transfer of dot data of all odd-numbered dots is completed, the latch signal HD-LOAD is input to the LED head 19 (HD-LOAD is set to High), and these dot data are stored in a plurality of stages constituting the shift register. Latches are respectively latched by latch elements provided corresponding to the flip-flops.
When the transfer of dot data of all even-numbered dots is completed, the latch signal HD-LOAD is input to the LED head 19 (HD-LOAD is set to High), and these dot data are stored in a plurality of stages constituting the shift register. Latches are respectively latched by latch elements provided corresponding to the flip-flops.
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う(ラッチされた状態となると)、ドットデータと印刷駆動信号(ストローブ信号)HD−STB−Nとによって、発光素子(今の例ではLEDである)のうち、High(高)レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、GNDはグランド(グランド電位ノード)である。 When the dot data latches for all the odd-numbered dots and the dot data for all the even-numbered dots are finished, the data for all the dots are aligned (when latched), the dot data and the print drive signal ( With the strobe signal HD-STB-N, among the light emitting elements (LEDs in the present example), those corresponding to dot data at a high (high) level are turned on. Note that VDD is a power supply, and GND is a ground (ground potential node).
HD−HSYNC−Nは上記した主走査同期信号であり、この主走査同期信号HD−HSYNC−Nが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのLED素子の各々に1ビットの印刷データ、即ち全体で、26×24×4×2(=4992)ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための26×24×4(=2496)ビットの印刷データが転送され、後半で偶数番目のドットのための26×24×4(=2496)ビットの印刷データが転送される。
VREFはLED駆動のための駆動電流値を指令するための基準電圧であって、LEDヘッド19内に設けられた図示しない基準電圧発生回路により発生される。
HD-HSYNC-N is the above-described main scanning synchronization signal, and a period from when this main scanning synchronization signal HD-HSYNC-N is generated once to when it is generated next can be called a main scanning period. In one main scanning period, 1-bit print data, that is, 26 × 24 × 4 × 2 (= 4992) bits in total is transferred to each of all LED elements. For example, 26 × 24 × 4 (= 2496) -bit print data for odd-numbered dots is transferred in the first half of each main scanning period, and 26 × 24 × 4 (= 2496) for even-numbered dots in the second half. ) Bit print data is transferred.
VREF is a reference voltage for instructing a driving current value for LED driving, and is generated by a reference voltage generating circuit (not shown) provided in the
図30は図28に示した遅延回路331〜334の各々の構成を示す回路図である。
351〜359はインバータ回路、360、361はAND回路、362はOR回路である。
インバータ回路351〜357は直列に接続されインバータチェーンを構成している。
遅延回路の入力端子Daはインバータ351の入力に接続されている。
AND回路360の一方の入力端子はインバータ357の出力に接続され、他方の入力端子はインバータ359の出力に接続されている。
AND回路361の一方の入力端子はインバータ351の出力に接続され、他方の入力端子は遅延回路の遅延時間選択信号端子DLYに接続されている。
インバータ359の入力端子は遅延回路の遅延時間選択信号端子DLYに接続されている。
OR回路362の2つの入力端子はAND回路360及び361の出力端子とそれぞれ接続されている。
OR回路362の出力端子はインバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
30 is a circuit diagram showing a configuration of each of
The
The input terminal Da of the delay circuit is connected to the input of the
One input terminal of the AND
One input terminal of the AND
The input terminal of the
Two input terminals of the
The output terminal of the
図31は、図28に示した遅延回路331〜334の各々として図30に示した遅延回路の代わりに用い得る遅延回路の一変形例を示す。
351〜359はインバータ回路であり、351〜357は直列に接続されインバータチェーンを構成している。
370、371はトランスミッションゲート回路である。
遅延回路の入力端子Daはインバータ351の入力に接続されている。
FIG. 31 shows a modification of the delay circuit that can be used in place of the delay circuit shown in FIG. 30 as each of the
351 to 359 are inverter circuits, and 351 to 357 are connected in series to constitute an inverter chain.
The input terminal Da of the delay circuit is connected to the input of the
トランスミッションゲート回路370の第1の主端子はインバータ357の出力端子と接続され、トランスミッションゲート回路371の第1の主端子はインバータ351の出力端子と接続され、トランスミッションゲート回路370及び371の第2の主端子同士は接続され、インバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
インバータ359の入力端子とトランスミッションゲート回路370のPMOS側ゲート端子とトランスミッションゲート回路371のNMOS側ゲート端子とは遅延回路の遅延時間選択信号端子DLYに接続され、トランスミッションゲート回路370のNMOS側ゲート端子とトランスミッションゲート回路371のPMOS側ゲート端子とはインバータ回路359の出力と接続されている。
The first main terminal of
The input terminal of the
図30、図31に示される遅延回路では、複数のインバータ回路が縦続接続され、その接続段数が切替可能に構成されているが、インバータ回路は、一種のバッファ回路であり、図30、図31に示される遅延回路は、インバータ回路以外のバッファ回路を縦続接続し、その段数が切り替え可能なもので構成することもできる。 In the delay circuit shown in FIG. 30 and FIG. 31, a plurality of inverter circuits are connected in cascade, and the number of connection stages thereof can be switched. However, the inverter circuit is a kind of buffer circuit, and FIG. The delay circuit shown in FIG. 6 can be configured by connecting the buffer circuits other than the inverter circuit in cascade and switching the number of stages.
図28に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップと第2段のドライバICチップの要部を抜き出して記載した回路図は図26と同じとなる。但し、第1段のドライバICチップ内の遅延回路DTI1と第2段のドライバICチップDIC2内の遅延回路DTI2とでは遅延時間が異なる。 In the circuit formed by cascading the driver IC chips DIC shown in FIG. 28, the main parts of the first stage driver IC chip and the second stage driver IC chip are shown in order to make it easy to understand the outline of the operation in print data transfer. The circuit diagram extracted and described is the same as FIG. However, the delay time is different between the delay circuit DTI1 in the first-stage driver IC chip and the delay circuit DTI2 in the second-stage driver IC chip DIC2.
図32は図26に示される実施の形態2の回路の動作を示すタイムチャートである。
また、図27とは異なり、遅延回路DTI1の遅延時間がTDI1で、遅延回路DTI2の遅延時間がTDI2で示されている。
FIG. 32 is a time chart showing the operation of the circuit of the second embodiment shown in FIG.
Unlike FIG. 27, the delay time of the delay circuit DTI1 is indicated by TDI1, and the delay time of the delay circuit DTI2 is indicated by TDI2.
図32において、LEDヘッドのデータ入力信号であるDATAI端子に時刻teAにデータd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻teBに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。
32, data d48 is input to the DATAI terminal, which is a data input signal of the LED head, at time teA, followed by data d49, d50,.
Further, the transfer clock signal of the data string composed of the data d48, d49, d50,... Is CLK-P, and the time teB of the falling edge of the transfer clock signal CLK-P for every cycle TCLK of the transfer clock signal CLK-P. In addition, data is taken into the shift register.
At this time, the setup time of the data input signal DATAI is shown in the drawing as Ts0 and hold time Th0.
ドライバICチップDIC1へ入力されたデータ入力信号DTAT1は遅延回路DTI1により時間TDI1遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。 The data input signal DTAT1 input to the driver IC chip DIC1 is delayed by time TDI1 by the delay circuit DTI1. The output DTI1 of the delay circuit DTI1 is sequentially input to the flip-flop FF1 as a data string including data d48, d49, d50,.
遅延回路の構成を示す図30から明らかなように、本実施の形態による遅延回路DTI1、DTI2においては遅延時間選択信号端子DLYの信号レベルがLowの場合にはインバータチェーンの段数を8段として、遅延時間を長くし、遅延時間選択信号端子DLYの信号レベルがHighの場合にはインバータチェーンの段数を2段として、遅延時間を短くすること、即ち切り替えが可能であり、これにより遅延回路DTI1、DTI2による信号遅延時間を2段階に切り替えることができる。各ドライバICチップDICの遅延時間選択信号端子DLYは、図28に示されるように、プルアップ抵抗335により電源VDDに接続されているので、遅延時間選択信号端子DLYが開放されているときは、その電位はHighとなり、遅延時間選択信号端子DLYが接地されているときは、その電位はLowとなる。本実施の形態では、上記のように、1段目のドライバICチップDIC1は、その遅延時間選択信号端子DLYが接地されて、遅延回路DT1(331〜334)の遅延時間を長くし、2段目以降のドライバICチップDIC2、DIC3、…は、その遅延時間選択信号端子DLYが開放されて、遅延回路DT2(331〜334)の遅延時間を短くしている。 As is apparent from FIG. 30 showing the configuration of the delay circuit, in the delay circuits DTI1 and DTI2 according to the present embodiment, when the signal level of the delay time selection signal terminal DLY is Low, the number of stages of the inverter chain is set to eight. When the delay time is lengthened and the signal level of the delay time selection signal terminal DLY is High, the number of stages of the inverter chain is set to two, so that the delay time can be shortened, that is, the switching can be performed, whereby the delay circuit DTI1, The signal delay time due to DTI2 can be switched between two stages. As shown in FIG. 28, the delay time selection signal terminal DLY of each driver IC chip DIC is connected to the power supply VDD by the pull-up resistor 335. Therefore, when the delay time selection signal terminal DLY is open, The potential becomes High, and when the delay time selection signal terminal DLY is grounded, the potential becomes Low. In the present embodiment, as described above, in the first-stage driver IC chip DIC1, the delay time selection signal terminal DLY is grounded, the delay time of the delay circuit DT1 (331 to 334) is increased, and the second stage In the driver IC chips DIC2, DIC3,... After the first, the delay time selection signal terminal DLY is opened to shorten the delay time of the delay circuit DT2 (331 to 334).
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCKだけ遅延してフリップフロップFF1〜FF24へ入力される。 On the other hand, the clock signal CLK-P is delayed by a certain time TCK by the buffer circuit CK1 and input to the flip-flops FF1 to FF24.
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDI1とTCKで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がTs1、Th1となる。 At the input portion of the flip-flop FF1, the data signal and the clock signal are delayed by the time indicated by TDI1 and TCK, respectively, and the setup time and hold time of the data signal with respect to the falling edge of the clock signal are Ts1, Th1. It becomes.
LEDヘッドの信号入力部 (入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻teAを起点として考えると、次式を得る。
Ts0+TCK−Ts1−TDI1=0 …(1A)
また、時刻teBを起点として考え次式(2A)を得る。
Th0+TDI1−Th1−TCK=0 …(2A)
これらを整理することで、次式(3A)及び(4A)を得る。
Ts1=Ts0+TCK−TDI1 …(3A)
Th1=Th0+TDI1−TCK …(4A)
In order to obtain the relationship between the setup time Ts0 and the hold time Th0 in the signal input portion (input connector portion) of the LED head, the following equation is obtained when the time teA is considered as the starting point.
Ts0 + TCK-Ts1-TDI1 = 0 (1A)
Further, considering the time teB as a starting point, the following equation (2A) is obtained.
Th0 + TDI1-Th1-TCK = 0 (2A)
By arranging these, the following equations (3A) and (4A) are obtained.
Ts1 = Ts0 + TCK−TDI1 (3A)
Th1 = Th0 + TDI1-TCK (4A)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図32においては、フリップフロップFF1の出力データ列としてd47、d48、d49、d50、…が、フリップフロップFF24の出力データ列としてd24、d25、d26、d27、…が順に出力されることが示されている。 On the other hand, the output signal of the flip-flop changes after a certain time TFF from the clock signal CK1 in the driver IC chip DIC1. 32, d47, d48, d49, d50,... Are output as the output data sequence of the flip-flop FF1, and d24, d25, d26, d27,. ing.
フリップフロップFF24(図28のFFA25、FFB25、FFC25、FFD25)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図28の207〜210)によりある時間TDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI2遅延して出力される。
The output signal of the flip-flop FF24 (FFA25, FFB25, FFC25, and FFD25 in FIG. 28) is output as an output waveform DTO1 after being delayed by a time TDO by the output buffer circuit DTO1 (207 to 210 in FIG. 28) of the driver IC chip DIC1. .
This signal is input to the driver IC chip DIC2 at the next stage, and is output with a delay of time TDI2 by the delay circuit DTI2 in the driver IC chip DIC2.
図29を用いて説明したように、ドライバICチップDIC1の遅延時間選択信号端子DLYはLowレベルとされ、ドライバICチップDIC2〜DIC26の遅延時間選択信号端子DLYはHighレベルに設定されている。
図30を用いて説明したように、ドライバICチップDIC2の遅延時間選択信号端子DLYをHighレベルとすることでその内部に備えたインバータチェーンの段数が2段に切り替えられる。
As described with reference to FIG. 29, the delay time selection signal terminal DLY of the driver IC chip DIC1 is set to the Low level, and the delay time selection signal terminals DLY of the driver IC chips DIC2 to DIC26 are set to the High level.
As described with reference to FIG. 30, by setting the delay time selection signal terminal DLY of the driver IC chip DIC2 to the high level, the number of stages of the inverter chain provided therein is switched to two.
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりある時間TCK遅延して、フリップフロップFF25〜FF48へ入力される。 On the other hand, the clock signal input to the driver IC chip DIC2 is delayed by a certain time TCK by the buffer circuit CK2, and input to the flip-flops FF25 to FF48.
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻teBを起点として考え次式(8B)を得る。
TCK+TFF+TDO+TDI2+Ts2−TCLK−TCK=0 …(8B)
整理すると、
Ts2=TCLK−(TFF+TDO+TDI2) …(9B)
となる。
When the data setup time Ts2 at the input part of the flip-flop FF25 of the driver IC chip DIC2 is obtained, the following equation (8B) is obtained with the time teB as a starting point.
TCK + TFF + TDO + TDI2 + Ts2-TCLK-TCK = 0 (8B)
Organize
Ts2 = TCLK− (TFF + TDO + TDI2) (9B)
It becomes.
なお、図26におけるドライバICチップDIC1、DIC2は同一の回路構成から成るチップであり、個々のチップごとに多少の特性ばらつきを持っているものの、同一ヘッドユニット内で見た時その特性差は小さい。
そのため、図26におけるバッファ回路CK1、CK2の遅延時間もほぼ同じであるとして簡略化し、図32ではTCKとして記載している。
Note that the driver IC chips DIC1 and DIC2 in FIG. 26 are chips having the same circuit configuration, and although there are some characteristic variations for each chip, the characteristic difference is small when viewed in the same head unit. .
Therefore, the delay times of the buffer circuits CK1 and CK2 in FIG. 26 are simplified to be substantially the same, and are shown as TCK in FIG.
同様に、ドライバICチップIC2のフリップフロップFF25の入力部におけるデータのホールド時間Th2を求めると、時刻teCを起点として考え次式(9C)を得る。
TFF+TDO+TDI2−Th2=0 … (9C)
整理して、
Th2=TFF+TDO+TDI2 …
(9D)
を得る。
Similarly, when the data hold time Th2 at the input part of the flip-flop FF25 of the driver IC chip IC2 is obtained, the following equation (9C) is obtained with the time teC as a starting point.
TFF + TDO + TDI2-Th2 = 0 (9C)
Organize
Th2 = TFF + TDO + TDI2 ...
(9D)
Get.
フリップフロップを正常動作させるためには、当該フリップフロップの入力部において所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TDO+TDI2 …(10B)
となる。
第i段(iは2乃至24のいずれか)のドライバICチップ(と第(i+1)段)のドライバICチップの間におけるデータ転送においても同様である。
In order to operate the flip-flop normally, it is necessary to secure a desired setup time Ts and hold time Th at the input portion of the flip-flop.
In data transfer between the first-stage driver IC chip DIC1 and the second-stage driver IC chip DIC2, it is necessary to give a desired setup time to the flip-flop at the shift register input stage of the second-stage driver IC chip DIC2. Yes, if Ts2> 0,
TCLK> TFF + TDO + TDI2 (10B)
It becomes.
The same applies to data transfer between the driver IC chips of the i-th stage (i is any one of 2 to 24) (and the (i + 1) -th) driver IC chip.
従来技術による構成のもとでは、
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
Under the configuration of the prior art,
TCLK> TFF + TSEL + TDO + TDI (7)
Compared to the above, it can be seen that the delay time TSEL by the selection circuit is reduced, so that the limit value of the clock cycle can be shortened and the maximum operation clock frequency can be increased.
それに加えて、実施の形態2の構成においてはカスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を少なく設定することで遅延時間TDI2を短くすることができ、クロック周期を短くすることができ、最大動作クロック周波数を増加させることができる。 In addition, in the configuration of the second embodiment, the delay time TDI2 can be shortened by setting the number of inverter chain stages of the delay circuit in the driver IC chips in the second and subsequent stages of the cascade connection, thereby shortening the clock cycle. The maximum operating clock frequency can be increased.
以上詳細に説明したように、実施の形態2の構成においては、カスケード接続されたドライバICチップ列によりデータ転送を行える条件は
TCLK>TFF+TDO+TDI2 …(10B)
となり、従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことでクロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させることができる。
それに加えて、実施の形態2の構成においてはカスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延時間TDI2を短くすることができ、クロック周期をさらに短くすることができ、最大動作クロック周波数をさらに増加させることができる。
As described above in detail, in the configuration of the second embodiment, the condition for data transfer by cascaded driver IC chip arrays is TCLK> TFF + TDO + TDI2 (10B)
Under the configuration according to the prior art, TCLK> TFF + TSEL + TDO + TDI (7)
Compared to the above, since the delay time TSEL by the selection circuit is reduced, the limit value of the clock cycle can be shortened, and the maximum operation clock frequency can be increased.
In addition, in the configuration of the second embodiment, the delay time TDI2 can be shortened by setting the number of inverter chain stages of the delay circuit in the driver IC chips in the second and subsequent stages of the cascade connection, thereby further reducing the clock cycle. The maximum operating clock frequency can be further increased.
実施の形態3.
実施の形態3は実施の形態2において示した駆動装置を備えたドライバICチップの端子配置に関するものである。
The third embodiment relates to the terminal arrangement of the driver IC chip provided with the driving device shown in the second embodiment.
図33は図28に示したドライバICチップDICの端子の配置を示す概略平面図である。
図33の構成においては、192個のLED素子を2回に分けて時分割駆動を行うため、96個のLED駆動端子DO1〜DO96を備え、該端子と一対一に対応して設けられた駆動部DRVを備えている。
FIG. 33 is a schematic plan view showing the arrangement of terminals of the driver IC chip DIC shown in FIG.
In the configuration of FIG. 33, in order to perform time-division driving by dividing 192 LED elements into two, 96 LED driving terminals DO1 to DO96 are provided, and driving provided in one-to-one correspondence with the terminals. Part DRV.
図28において、121はドライバICチップの端子パッドが形成される面の外形(輪郭)を示す。図示のように、このドライバICチップは端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第1の長辺121a及び第2の長辺121bと、一対の短辺、即ち第1の短辺121c及び第2の短辺121dとを有する。
DO1〜DO96はLED駆動端子パッドであり、第1の長辺121aに沿って配列されている。
122、123、124はVDD電源端子パッド、
125はVDD電源配線であり、LED駆動端子パッドDO1〜DO96に隣接して配置されたLED駆動部DRVの上に位置する絶縁層の上に配設された部分125aと、VDD電源端子パッド122、123、124に接続するための分岐部125b、125c、125dとを備え、略E字状の帯状配線からなる。
126はVDD電源端子パッド122、123、124以外のパッド、即ち、DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのための端子パッド(制御端子パッド、電源端子パッド)の全体を指す。パッド122、123、124、及び126は、ドライバICチップDICの第2の長辺121bに沿って配列されている。
データ入力端子DATAI0〜DATAI3は、第1の短辺121cに近い部分に配置され、データ出力端子DATAO0〜DATAO3は、第2の短辺121dに近い部分に配置されている。
In FIG. 28, 121 indicates the outer shape (contour) of the surface on which the terminal pads of the driver IC chip are formed. As illustrated, the surface of the driver IC chip on which the terminal pad is formed is generally rectangular, and a pair of long sides, that is, a first
DO1 to DO96 are LED drive terminal pads, which are arranged along the first
122, 123, and 124 are VDD power supply terminal pads,
The data input terminals DATAI0 to DATAI3 are arranged in a portion close to the first
また、DLYは遅延回路の遅延時間選択信号の入力端子であって、ドライバICチップ121の第1の短辺(データ入力端子DATAI0〜DATAI3が設けられた部分に近い方の短辺)121c配置されている。
このように配置すれば、複数のドライバICチップDICをカスケード接続したときに、入力端子DLYとグランドパッド382とを接続するボンディングワイヤが邪魔にならずに配置することができて好都合である。
DLY is an input terminal for a delay time selection signal of the delay circuit, and is arranged at the first short side of the driver IC chip 121 (the short side closer to the portion where the data input terminals DATAI0 to DATAI3 are provided) 121c. ing.
This arrangement is advantageous in that, when a plurality of driver IC chips DIC are cascade-connected, the bonding wires that connect the input terminal DLY and the
なお図33において、入力端子DLYはLED駆動端子DO1〜DO96の近傍に、即ち第1の長辺121aの側に配置されているが、LED駆動端子DO1〜DO96以外の端子パッド124の側、即ち第2の長辺121bの側に配置することも可能である。
In FIG. 33, the input terminal DLY is arranged in the vicinity of the LED drive terminals DO1 to DO96, that is, on the first
図34(a)乃至(c)は、図33の構成のLEDドライバ(即ち同一構成のドライバチップ)を複数個カスケード接続することで構成されるLEDヘッドの構成を示す。
図34(a)はLEDヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図34(b)はドライバICチップとLEDアレイの接続状況を示す部分拡大概略平面図、図34(c)は図34(b)の34C−34C線に沿う概略断面図である。
FIGS. 34A to 34C show the configuration of an LED head configured by cascading a plurality of LED drivers (that is, driver chips having the same configuration) shown in FIG.
34 (a) is a schematic plan view schematically showing the overall configuration of the printed circuit board of the LED head, FIG. 34 (b) is a partially enlarged schematic plan view showing a connection state between the driver IC chip and the LED array, and FIG. (C) is a schematic sectional drawing which follows the 34C-34C line | wire of FIG.34 (b).
151はLEDヘッドの回路配線が形成されたプリント配線板、152はドライバICチップの列であって、ドライバICチップDIC1〜DIC26から成り、図34(b)においては3つのドライバICチップDIC1〜DIC3の部分が拡大されて示されている。
153はLEDアレイチップの列であって、図34(b)におけるLEDアレイチップCHPI〜CHP3の部分が拡大されて示されている。
150はLEDヘッドのコネクタ端子であって、LEDヘッドの制御信号や電源端子が含まれる。
図34(a)に示されるように、カスケード接続のため、複数の、例えば26個のドライバICチップが直線を成すように配列するとき、最後の段以外の段のいずれか(第i段(26個のドライバICチップがカスケード接続される場合には、iは1乃至25))のドライバICチップの第2の短辺121dが次の段(第(i+1)段)のドライバICチップの第1の短辺121cと隣接し、第1段のドライバICチップの第1の短辺121cは、カスケード接続された複数のドライバICチップの列の第1の端部を構成し、最後の段、例えば第26段のドライバICチップの第2の短辺121dは、カスケード接続された複数のドライバICチップの列の第2の端部を構成する。
As shown in FIG. 34 (a), when a plurality of, for example, 26 driver IC chips are arranged in a straight line for cascade connection, any one of the stages other than the last stage (i-th stage ( When 26 driver IC chips are cascade-connected, i is 1 to 25)), and the second
154、155、156はボンディングワイヤであって、ボンディングワイヤ154はLED素子の共通カソードノード(図29のCCo、CCe)とプリント配線板151に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ155はLED素子のアノード端子パッドとドライバICチップの端子パッドが形成される面の、第1の長辺121aに沿って配列されたLED駆動端子パッドDO1〜DO96(図33)を接続し、ボンディングワイヤ156はドライバICチップのVDD電源端子パッド122、123、124、並びに符号DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのためのパッド(図33でその全体が符号126で示されるもの)、言い換えると、図33において、第2の長辺121bに沿って配列されたパッドと、プリント配線板151のパッド列157とを接続している。
The
158はプリント配線板151上に設けられた配線パターンであって、例えばドライバICチップDIC1のDATAO3〜DATAO0端子パッドに接続されたボンディングワイヤ156を一旦プリント配線板151の端子パッド157に接続し、該配線パターン158を経由してプリント配線板151の別の端子パッド157に接続し、再びボンディングワイヤ156によって、ドライバICチップDIC2のDATAI3〜DATAI0端子パッドに接続している。
382はプリント配線板151上に設けられた端子パッドであり、図示しない配線パターンによりグランドに接続されている。
383はボンディングワイヤであって、初段のドライバICチップDIC1の遅延時間選択信号端子DLYと配線板151上のグランドパッド382とを接続するよう付線されている。
382 is a terminal pad provided on the printed
第2段以降のドライバICチップDIC2〜DIC26の遅延時間選択信号端子DLYは開放とされ、図34においてもドライバICチップDIC2、DIC3の遅延時間選択信号端子DLYには、ボンディングワイヤは接続されていない。 The delay time selection signal terminals DLY of the driver IC chips DIC2 to DIC26 in the second and subsequent stages are opened, and no bonding wires are connected to the delay time selection signal terminals DLY of the driver IC chips DIC2 and DIC3 in FIG. .
以上のように、複数のドライバICチップのうち、初段のドライバICチップのみにおいて、その遅延時間選択信号端子DLYが配線板151上のグランドパッド382に接続されるので、遅延時間選択信号端子DLYの付加による配線板151上のボンディングパッドの増加数は1である。また、遅延時間選択信号端子DLYは、ドライバICチップの端子パッドが形成される面の短辺側に設けられているので、長辺に沿う端子パッドの数が増加せず、端子パッドの配置が容易となる。しかも、初段のドライバICチップにおいて、遅延時間選択信号端子DLYが、データ入力端子DATAI0〜DATAI3の側に即ち、ドライバICチップ列の一方の端部を構成する初段ドライバICチップの端部(他のドライバICチップと隣接していない端部)121cに設けられているので、ドライバICチップ上の遅延時間選択信号端子DLYと配線板151上のボンディングワイヤとの接続が容易である。
As described above, in only the first-stage driver IC chip among the plurality of driver IC chips, the delay time selection signal terminal DLY is connected to the
また、実施の形態2と同様、カスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延回路による遅延時間を小さくでき、クロック周期を小さくできることで最大動作クロック周波数を増加させることができる。これによって、LEDヘッドを用いるプリンタの印刷時におけるデータ転送時間も短縮され、高速に印刷処理を行うことが可能となった。 As in the second embodiment, the delay time by the delay circuit can be reduced by setting the number of inverter chain stages of the delay circuit in the driver IC chips in the second and subsequent stages of the cascade connection, and the maximum operation can be achieved by reducing the clock cycle. The clock frequency can be increased. As a result, the data transfer time at the time of printing by the printer using the LED head is shortened, and the printing process can be performed at high speed.
なお、上記の説明では、従来例についての図2や実施の形態2についての図29において、LEDアレイチップが2個、ドライバICチップが2個示され、共通スイッチ109及び110は、2個のLEDアレイチップに対してそれぞれ1個ずつ示されている。そして、LEDアレイチップが26個及びドライバICチップがそれぞれ26個設けられている場合に共通スイッチ109及び110は、LEDアレイチップに対してそれぞれ1個ずつ設けられており、即ち、第1の共通スイッチ109が26個のLEDアレイチップのすべての奇数番目のLEDに対して1個設けられ、第2の共通スイッチ110が26個のLEDアレイチップのすべての偶数番目のLEDに対して1個設けられており、奇数番目のLEDに対して設けられた第1の共通スイッチ109には、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから制御信号KDR1が供給され、偶数番目のLEDに対して設けられた第2の共通スイッチ110には、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから制御信号KDR2が供給されるものとして説明した。しかし、このようにする代わりに、全てのLEDアレイチップのうちの2n個(nは1以上13以下の整数)のLEDアレイチップに対してそれぞれ1個の共通スイッチ109、110を設けられるようにしても良い。その場合、2n個のLEDアレイチップの一つに対応するドライバICチップの共通スイッチ制御信号出力端子KDRから、奇数番目のLEDのための第1の共通スイッチ109に制御信号(KDR1、KDR3、KDR5、…)を供給し、2n個のLEDアレイチップの他の一つに対応するドライバICチップの共通スイッチ制御信号出力端子KDRから、偶数番目のLEDのための第2の共通スイッチ110に制御信号(KDR2、KDR4、KDR6、…)を供給するようにする。例えばnが1の場合、(2m+1)番目(mは0以上で12以下の整数)のドライバICチップの共通スイッチ制御信号出力端子KDRから、(2m+1)番目及び(2m+2)番目のLEDアレイチップの奇数番目のLEDのための共通スイッチ109に制御信号(KDR(2m+1))を供給し、(2m+2)番目のドライバICチップの共通スイッチ制御信号出力端子KDRから、(2m+1)番目及び(2m+2)番目のLEDアレイチップの偶数番目のLEDのための共通スイッチ109に制御信号(KDR(2m+2))を供給する構成とする。この場合には、共通スイッチに制御信号KDRを供給するすべてのドライバICチップ内のメモリ回路MOEに共通スイッチ制御データHkを転送し、格納する。
In the above description, in FIG. 2 for the conventional example and FIG. 29 for the second embodiment, two LED array chips and two driver IC chips are shown, and the
実施の形態4.
図35は、実施の形態4のドライバICチップの詳細な構成を示すブロック図である。図35に示されるドライバICチップは図3或いは図28に示されるドライバICチップの代わりに用いることができるものであり、図35に示されるドライバICチップを複数個カスケード接続したものを用いて、図2を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図35に示されるドライバICチップは、概して図28に示されるドライバICチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
FIG. 35 is a block diagram illustrating a detailed configuration of the driver IC chip according to the fourth embodiment. The driver IC chip shown in FIG. 35 can be used instead of the driver IC chip shown in FIG. 3 or FIG. 28, and a plurality of driver IC chips shown in FIG. An LED head similar to that described with reference to FIG. 2 can be configured, and an image forming apparatus similar to that described with reference to FIG. 1 is configured using such an LED head. You can also. The driver IC chip shown in FIG. 35 is generally the same as the driver IC chip shown in FIG. 28, but there are differences as will be understood from the following description. In addition, about the point which is the same, some description is abbreviate | omitted.
実施の形態2では、上記のように、各ドライバICチップDICの遅延時間選択信号端子DLY端子を接地するか開放状態とするかによって、当該ドライバICチップ内の遅延回路331〜334の遅延時間を切り換えているが、本実施の形態では、各ドライバICチップ内のメモリに書き込まれた遅延時間指定データにより、当該ドライバICチップ内の遅延回路331〜334の遅延時間を切替えている。
In the second embodiment, as described above, the delay times of the
図35において、MDMはメモリ回路であり、メモリ回路MDMには、同じドライバICチップ内の遅延回路331〜334の遅延時間を選択するための遅延時間指定データHdが記憶される。そのため、メモリ回路MDMは、遅延時間指定データメモリ回路とも呼ばれる。
In FIG. 35, MDM is a memory circuit, and delay time designation data Hd for selecting the delay times of the
メモリ回路MDMは図36に示されるように、AND回路411とラッチ素子412とを有する。AND回路411の第1及び第2の入力端子は、メモリ制御回路CTRL1から出力されるイネーブル信号E1及びメモリセル選択信号W3と接続されている。ラッチ素子412のD入力はフリップフロップFFB25のQ端子と接続され、G入力はAND回路411の出力と接続されている。ラッチ素子412のQ端子から出力される信号は、遅延時間指定データHdがラッチされた後は、遅延時間指定データHdと同じ論理値を有するものであり、遅延時間設定データDLYBとして、OR回路413の一方の入力端子に供給される。OR回路413の他方の入力端子は、LOAD−P信号を受けるように接続され、OR回路413の出力は、遅延時間選択データDLYCとして、遅延回路331〜334の遅延時間選択信号端子DLYCに供給される。
The memory circuit MDM has an AND
図37は図35に示された遅延回路331〜334の構成を示す回路図であり、図37において、351〜359はインバータ回路、360、361はAND回路、362はOR回路である。インバータ回路351〜357は直列に接続されインバータチェーンを構成している。遅延回路の入力端子Daはインバータ351の入力に接続されている。
AND回路360の一方の入力端子はインバータ357の出力に接続され、他方の入力端子は遅延時間選択信号端子DLYCに接続される。
AND回路361の一方の入力端子はAND回路351の出力に接続され、AND回路361の他方の入力端子はインバータ359の出力と接続されている。
また、インバータ359の遅延回路の遅延時間選択信号端子DLYCに接続されている。
OR回路362の2つの入力端子はAND回路360及び361の出力端子とそれぞれ接続される。
OR回路362の出力端子はインバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
FIG. 37 is a circuit diagram showing the configuration of the
One input terminal of the AND
One input terminal of the AND
Further, the delay time selection signal terminal DLYC of the delay circuit of the
Two input terminals of the
The output terminal of the
以上のように、図37の遅延回路は、図30の遅延回路と同様であるが、図30では、遅延時間選択信号端子DLYの信号が直接AND回路361に供給されるとともに、インバータ359を介してAND回路360に供給されているのに対し、図37では、遅延時間選択信号端子DLYCの信号がインバータ359を介してAND回路361に供給されるとともに、直接AND回路360に供給されている。これは、遅延時間を長くするための信号の論理値が、図30と図37とで逆であることによる。即ち、図30では、遅延時間を長くするときは、遅延時間選択信号端子DLYがLowとされるが、図37では、遅延時間の遅延時間を長くするときは、遅延時間選択信号端子DLYCがHighとされる。
As described above, the delay circuit in FIG. 37 is the same as the delay circuit in FIG. 30, but in FIG. 30, the signal of the delay time selection signal terminal DLY is directly supplied to the AND
本実施の形態では、メモリ回路MDMに記憶された遅延時間指定データHdと同じ論理値を有する遅延時間設定データDLYBを、OR回路413を介して遅延時間選択データDLYCとして遅延回路331〜334に供給することにより、遅延回路331〜334の遅延時間を切替えている。具体的には、1段目のドライバICチップDIC1では、遅延時間を長くするため、Highレベルの遅延時間指定データHdがメモリ回路MDMに書き込まれ、2段目以降のドライバICチップDIC2〜DIC26では、遅延時間を短くするため、Lowレベルの遅延時間指定データHdがメモリ回路MDMに書き込まれる。
In the present embodiment, delay time setting data DLYB having the same logical value as the delay time designation data Hd stored in the memory circuit MDM is supplied as delay time selection data DLYC to the
遅延時間指定データHdは、補正データの書き込みの際に書き込まれ、印刷の際(印刷データに基づくLEDの駆動の際)に読み出されて、遅延回路331〜334の遅延時間の選択のために利用される。さらに、本実施の形態では、遅延時間指定データHdは、補正データの書き込みの最初(最初のサイクル)で書き込まれ、それ以降の補正データの書き込み(2回目以降のサイクル)でも書き込まれた遅延時間指定データHdで指定される遅延時間により補正データの転送が行われる。
The delay time designation data Hd is written at the time of writing correction data, read out at the time of printing (when the LED is driven based on the print data), and is used for selecting the delay time of the
メモリ回路MDMの遅延時間指定データHdは、補正データなどと一緒に転送され、書き込まれる。その転送、書込みの概要は、実施の形態1に関して、図21乃至図25を参照して説明したのと同様である。異なる点について、図38、図39を参照して説明する。 The delay time designation data Hd of the memory circuit MDM is transferred and written together with the correction data. The outline of the transfer and writing is the same as that described with reference to FIGS. 21 to 25 regarding the first embodiment. Differences will be described with reference to FIGS. 38 and 39. FIG.
第1ステップ
期間tcAにおいて、チップ補正データHcのbit3の補正データHc3、共通スイッチ制御データHk、無効データDMY及び奇数番目のドットのための補正データHoのbit3の補正データHo3を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc3と、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
In the first step period tcA,
More specifically, the data DATAI3 is a series of 26 driver IC chips, each of which includes a chip correction data Hc3 positioned at the head for each driver IC chip, followed by a sequence of 24 dot correction data Ho3. Is sent out. FIG. 39 shows only data for the first-stage driver IC chip DIC1.
第1段及び第2段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する共通スイッチ制御データHkと、それに続く24個のドット補正データHo3の列を送出し、第3段乃至第26段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI1としては、各ドライバICチップのための先頭に位置する遅延時間指定データHdと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
As the data DATAI2 for the first and second stage driver IC chips, the common switch control data Hk located at the head for each driver IC chip and the subsequent 24 dot correction data Ho3 are sent. The data DATAI2 for the third to 26th driver IC chips is sent as invalid data DMY located at the head for each driver IC chip, followed by a string of 24 dot correction data Ho3. To do. FIG. 39 shows only data for the first-stage driver IC chip DIC1.
The data DATAI1 is a series of 26 driver IC chips in which the delay time designation data Hd positioned at the head for each driver IC chip and the subsequent 24 dot correction data Ho3 are continuously sent for 26 driver IC chips. . FIG. 39 shows only data for the first-stage driver IC chip DIC1.
データDATAI0としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。 As data DATAI0, the invalid data DMY positioned at the head for each driver IC chip, followed by a series of 24 dot correction data Ho3, which are continuous for 26 driver IC chips, is transmitted. FIG. 39 shows only data for the first-stage driver IC chip DIC1.
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると3個のストローブ信号HD−STB−N(図39ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図35のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W3が発生されて、補正データHc3、制御データHk、及び補正データHo3、及び遅延時間指定データHdの格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。 While the above data transfer is performed, the enable signal E2 is High and the shift register is switched to 25 stages. When the transfer of these data by the shift register is completed, the three strobe signals HD-STB-N are transferred. (STB in FIG. 39) is generated (the strobe signal HD-STB-N becomes Low three times), and the enable signal E1 is switched to High and the enable signal E2 is switched to Low by the memory control circuit CTR1 in FIG. Then, the memory cell selection signal W3 is generated, and the correction data Hc3, the control data Hk, the correction data Ho3, and the delay time designation data Hd are stored. Further, the shift register is switched to 24 stages when the enable signal E2 is changed to Low.
図38の期間tcB以降の動作は、実施の形態1に関して、図23乃至図25を参照して説明したのと同様である。 The operation after the period tcB in FIG. 38 is the same as that described with reference to FIGS. 23 to 25 regarding the first embodiment.
印刷時の動作(印刷データ転送、及びLED素子の駆動)は、実施の形態1について、図19を参照して説明したのと同様である。
但し、以下の点で異なる。即ち、実施の形態4の構成においては、各ドライバICチップ内に設けられたメモリ回路MDMに、異なる値の遅延時間指定データHdを格納することにより、各ドライバICチップ内のシフトレジスタの前段の遅延回路の遅延時間を異なる値に設定できるので、1段目ドライバICチップDIC1の遅延回路の遅延時間TDI1に対し、2段目以降のドライバICチップDIC2〜DIC26内の遅延回路の遅延時間TDI2を短く設定することができる。先に計算したように、シフトレジスタのクロック周期は
TCLK>TFF+TDO+TDI2 …(10B)
を満たすように定められるので、遅延時間TDI2を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
Operations during printing (print data transfer and LED element driving) are the same as those described in the first embodiment with reference to FIG.
However, it differs in the following points. That is, in the configuration of the fourth embodiment, the delay time designation data Hd having different values is stored in the memory circuit MDM provided in each driver IC chip, so that the previous stage of the shift register in each driver IC chip is stored. Since the delay time of the delay circuit can be set to a different value, the delay time TDI2 of the delay circuits in the driver IC chips DIC2 to DIC26 in the second and subsequent stages is set to the delay time TDI1 of the delay circuit of the first stage driver IC chip DIC1. Can be set short. As previously calculated, the clock cycle of the shift register is TCLK> TFF + TDO + TDI2 (10B)
Since the delay time TDI2 is set to a short value, the lower limit value of the clock cycle can be further shortened, and the maximum operation clock frequency at the time of print data transfer can be increased.
遅延回路331〜334の遅延時間を、1段目のドライバICチップDIC1と2段目以降のドライバICチップDIC2〜DIC26とで異なる値に設定するための切り替えは、印刷データ転送の開始に先立つ補正データ転送時に行われる。
The switching for setting the delay times of the
補正データ転送の開始時点(例えば図15のtaD)においては、遅延時間指定データ(図35におけるHd)はHigh/Low状態が確定しておらず不定である。
前記遅延時間指定データHd信号は図35のOR回路413の一方に入力に接続され、他の一方の入力端子にはLOAD−P信号が入力されている。
前述した補正データ転送時においては、HD−LOAD信号はHighレベルとなっているので(図15)、各ドライバICチップ(DIC1〜DIC26)のロード端子LOAD信号(LOAD−P)もHighレベルとなっていて、OR回路413の出力はHighレベルとなって、遅延回路331〜334はその遅延時間が長い値に設定される。
At the start of correction data transfer (for example, taD in FIG. 15), the delay time designation data (Hd in FIG. 35) is indefinite because the High / Low state is not fixed.
The delay time designation data Hd signal is connected to one input of the
During the correction data transfer described above, the HD-LOAD signal is at a high level (FIG. 15), so the load terminal LOAD signal (LOAD-P) of each driver IC chip (DIC1 to DIC26) is also at a high level. Therefore, the output of the
前述したように、ドライバICチップIC1の入力部におけるクロック信号に対するセットアップ時間とホールド時間は次式(3A)、(4A)で与えられる。
Ts1=Ts0+TCK−TDI1 …(3A)
Th1=Th0+TDI1−TCK …(4A)
遅延時間指定データ(図35におけるHd)はHigh/Low状態が未だ確定しておらず不定であるが、OR回路413の出力DLYCはHighレベルとなって、遅延回路331〜334はその遅延時間が長い値に設定される。
As described above, the setup time and hold time for the clock signal at the input portion of the driver IC chip IC1 are given by the following equations (3A) and (4A).
Ts1 = Ts0 + TCK−TDI1 (3A)
Th1 = Th0 + TDI1-TCK (4A)
The delay time designation data (Hd in FIG. 35) is indefinite because the High / Low state is not yet determined, but the output DLYC of the
このため、遅延時間TDI1が長い値であるとして求めたホールド時間Th1よりも長いホールド時間を持つよう、印刷制御部1(図1)から送出される信号(HD−DATA3〜0、HD−CLK−P、HD−CLK−N)のタイミングを設定する。
通常この目的のため、クロック信号の周期を大きくして補正データ転送を行う。図15に示される動作においては、印刷データ転送と比べて補正データ転送時のクロック周波数を1/2(すなわちクロック周期を2倍)として、補正データが正常に転送できるようにしている。
For this reason, signals (HD-DATA3 to 0, HD-CLK-) sent from the print control unit 1 (FIG. 1) so as to have a hold time longer than the hold time Th1 obtained by assuming that the delay time TDI1 is a long value. P, HD-CLK-N) is set.
Usually, for this purpose, the correction data is transferred by increasing the period of the clock signal. In the operation shown in FIG. 15, the correction data can be normally transferred by setting the clock frequency at the time of correction data transfer to ½ (that is, the clock cycle is doubled) compared to the print data transfer.
また、2段目以降のドライバICチップDIC2〜DIC26においても、そのセットアップ時間は次式(9B)で与えられている。
Ts2=TCLK−(TFF+TDO+TDI2) …(9B)
上式から明らかなように、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間が長い値に設定された状態にあっても、クロック周期を十分に長くして補正データ転送を行うことで、シフトレジスタ入力部におけるセットアップ時間を確保することができ、正常に補正データ転送を行うことが出来る。
In the second and subsequent driver IC chips DIC2 to DIC26, the setup time is given by the following equation (9B).
Ts2 = TCLK− (TFF + TDO + TDI2) (9B)
As is clear from the above equation, even when the delay time of the delay circuits of the driver IC chips DIC2 to DIC26 in the second and subsequent stages is set to a long value, the correction data transfer is performed with a sufficiently long clock cycle. By doing so, it is possible to secure the setup time in the shift register input unit, and correct data transfer can be performed normally.
2段目以降のドライバICチップDIC2〜DIC26のホールド時間Th2についても、
Th2=TFF+TDO+TDI2 …(9D)
で与えられるので、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間が長い値に設定された状態にあっても、ホールド時間が長い値への設定であって動作上の支障はない。
Regarding the hold time Th2 of the driver IC chips DIC2 to DIC26 in the second and subsequent stages,
Th2 = TFF + TDO + TDI2 (9D)
Therefore, even if the delay time of the delay circuits of the driver IC chips DIC2 to DIC26 in the second and subsequent stages is set to a long value, the hold time is set to a long value and the operation is hindered. There is no.
また、補正データ転送完了によりカスケード接続の各段における遅延時間設定のための遅延時間指定データ(図35におけるHd)のHigh/Low状態が確定すると、高速データ転送のための望ましい遅延時間配分が設定されるので、引き続く印刷データ転送においては所望の(クロック信号周期の小さい)高速クロック周波数でデータ転送が行えるようになる。 Further, when the High / Low state of the delay time designation data (Hd in FIG. 35) for setting the delay time in each stage of the cascade connection is determined by completion of the correction data transfer, a desirable delay time distribution for the high-speed data transfer is set. Therefore, in the subsequent print data transfer, data transfer can be performed at a desired high-speed clock frequency (with a small clock signal period).
なお、本実施の形態の説明では印刷データ転送と比べて補正データ転送時のクロック周波数を1/2(すなわちクロック周期は2倍)として、補正データが正常に転送できるようにしたが、これは一例にすぎず、補正データ転送時のクロック周波数を1/3やそれ以外の値とすることも勿論可能であり、構成に応じて種々の設定が可能である。 In the description of the present embodiment, the correction data can be transferred normally by setting the clock frequency at the time of correction data transfer to ½ (that is, the clock cycle is doubled) compared to the print data transfer. It is only an example, and it is of course possible to set the clock frequency at the time of correction data transfer to 1/3 or other values, and various settings are possible depending on the configuration.
実施の形態5.
実施の形態5は実施の形態4と概して同じであるが以下の点で異なる。即ち、実施の形態4の構成では、遅延回路の遅延時間指定データHdは、電源投入直後は不定となる構成であった。これに対し、実施の形態5では、ドライバICチップDIC内にパワーオンリセット回路が設けられ、電源投入直後における遅延時間指定データHdが所定値に設定される。
The fifth embodiment is generally the same as the fourth embodiment, but differs in the following points. That is, in the configuration of the fourth embodiment, the delay time designation data Hd of the delay circuit is indefinite immediately after the power is turned on. In contrast, in the fifth embodiment, a power-on reset circuit is provided in the driver IC chip DIC, and the delay time designation data Hd immediately after power-on is set to a predetermined value.
図40は実施の形態5で用いられるドライバICチップDICの一部をなす、メモリ回路MDMを示す。図40に示されるメモリ回路MDMは、実施の形態4で用いられる図36のメモリ回路MDMと概して同じであるが、以下の点で異なる。即ち、ラッチ素子として、図36のラッチ素子413の代わりに、セット入力端子S付きのラッチ素子423が用いられ、さらにパワーオンリセット回路425を備えている。パワーオンリセット回路425は、電源オン時にパワーオンリセット信号を出力するものであり、このパワーオンリセット信号により、ラッチ素子423がセットされ、その出力端子Qの信号(Q出力)がHighとなる。
FIG. 40 shows a memory circuit MDM that forms part of the driver IC chip DIC used in the fifth embodiment. The memory circuit MDM shown in FIG. 40 is generally the same as the memory circuit MDM of FIG. 36 used in the fourth embodiment, but differs in the following points. That is, as a latch element, a
ラッチ素子423は、セット入力端子SがHighレベルとなると、D端子入力やG端子入力の設定に優先してQ出力をHighにすることができ、セット入力端子SがLowレベルに戻ったあとも、D端子入力やG端子入力により新たな状態値の設定が指示されるまで前記Q出力を保持し続ける。
When the set input terminal S becomes High level, the
図41は図40のパワーオンリセット回路425の構成を示し、図42はその各部に現れる信号の波形を示す図である。
図41に示されるパワーオンリセット回路425は、抵抗481と、コンデンサ482と、インバータ回路483とを有する。
抵抗481の一端は電源VDDと接続され、抵抗481の他端はコンデンサ482の一方の電極及びインバータ483の入力端子と接続されている。また、コンデンサ482の他方の電極はグランドと接続されている。
インバータ483の出力端子からパワーオンリセット信号RSTが出力される。
FIG. 41 shows the configuration of the power-on
The power-on
One end of the
A power-on reset signal RST is output from the output terminal of the
図42(a)〜(c)のタイムチャートはプリンタ装置の電源投入時(LEDヘッドの電源もこのとき投入され、ドライバICチップDIC内の電源VDDも投入されることになる)にリセット信号RSTが発生する様子を示す。図42(a)に示される電源電圧VDDは、電源投入以前には略0Vであり、電源投入後所定電圧が発生し、以後電源断となるまで継続出力される。 42 (a) to 42 (c) show the reset signal RST when the printer apparatus is turned on (the LED head is also turned on at this time, and the power supply VDD in the driver IC chip DIC is also turned on). This shows how this occurs. The power supply voltage VDD shown in FIG. 42A is approximately 0 V before the power is turned on, a predetermined voltage is generated after the power is turned on, and is continuously output until the power is turned off thereafter.
コンデンサ482の端子電圧(抵抗481とコンデンサ482の接続点の電位)V482は、電源投入以前には略0Vであり、電源投入の結果、電源VDDと接続される抵抗481を介してコンデンサ482が充電され、所定の時定数をもって上昇する。
パワーオンリセット信号RSTはインバータ483の出力波形であり、コンデンサ482の端子電圧V482が所定の閾値V482th未満のときHighレベルを出力し、所定の閾値V482thに達するとLowレベルに遷移する。
The terminal voltage of the capacitor 482 (potential at the connection point between the
The power-on reset signal RST is an output waveform of the
図43は実施の形態5のLEDヘッドの動作を示すタイムチャートであって、実施の形態1の説明に用いた図15に対応する。以下、順を追って説明する。
時刻tfAは電源投入の時点を示す。
このとき、図40に示すパワーオンリセット回路425からリセットパルスRSTが発生される(期間tfB)。
図43ではこのとき生じるリセットパルスRSTを、パルス幅Trstを有するものとして示している。
該リセット信号RSTが発生することにより、図40に示したラッチ素子423のセット端子Sにセット信号として入力され、該ラッチ素子423のQ出力DLYBはHighレベルへと遷移する。これらの動作はドライバICチップDIC1〜DIC26の全てにおいて行われる。図43においては、ドライバICチップDIC1内部の遅延時間設定信号DLYBをDLYB(DIC1)として、ドライバICチップDIC2〜DIC26内部の遅延時間設定信号DLYBをDLYB(DIC2〜26)として記載している。
FIG. 43 is a time chart showing the operation of the LED head of the fifth embodiment, and corresponds to FIG. 15 used for the description of the first embodiment. In the following, description will be given in order.
Time tfA indicates the time when the power is turned on.
At this time, a reset pulse RST is generated from the power-on
In FIG. 43, the reset pulse RST generated at this time is shown as having a pulse width Trst.
When the reset signal RST is generated, it is input as a set signal to the set terminal S of the
引き続いて行われる補正データの転送開始に先立ち、転送すべきデータが補正データであることを示すためHD−LOAD信号をHighとする(tfD)。
ついで、奇数番目に属するドットについて1ドットあたり4ビットからなる補正データのうち、bit3のデータをHD−DATA3〜0からクロックHD−CLK−Pに同期して入力して、図35のフリップフロップ(FFA1〜FFD25)で構成されるシフトレジスタ中へシフト入力する。
Prior to the start of transfer of correction data to be subsequently performed, the HD-LOAD signal is set to High to indicate that the data to be transferred is correction data (tfD).
Next, among the odd-numbered dots, correction data consisting of 4 bits per dot,
シフト入力が完了すると、期間tfEにおいて、HD−STB−N信号が3パルス入力され、図15に示したのと同様にメモリ回路MEM、MCM、MOE、MDMへのデータ書き込み動作が行われる。 When the shift input is completed, three pulses of the HD-STB-N signal are input in the period tfE, and the data write operation to the memory circuits MEM, MCM, MOE, and MDM is performed as shown in FIG.
このときドライバICチップDIC1〜DIC26のメモリ回路MDMへ書き込まれるデータは、ドライバICチップDIC1においては論理”1”であり、ドライバICチップDIC2〜DIC26においては論理”0”である。
この結果、図43の時刻tfM部に示すように、遅延時間設定データDLYB(DIC1)信号はHighレベルのままであるのに対し、遅延時間設定データDLYB(DIC2〜26)はLowレベルに遷移する
ことになる。
At this time, the data written to the memory circuit MDM of the driver IC chips DIC1 to DIC26 is logic “1” in the driver IC chip DIC1 and logic “0” in the driver IC chips DIC2 to DIC26.
As a result, as shown in the time tfM part of FIG. 43, the delay time setting data DLYB (DIC1) signal remains at the high level, whereas the delay time setting data DLYB (DIC2 to 26) transitions to the low level. It will be.
図43の時刻tfDの後に行われる奇数番目のドットのためのbit3の補正データHo3の転送中においてはドライバICチップDIC1〜DIC26のすべてにおいて遅延時間設定データDLYBがHighレベルとなっており、シフトレジスタのデータ入力部に介在する遅延回路の遅延時間は長い値に設定されている。このとき、転送クロック(HD−CLK−P)の周波数は印刷データ転送時と比べて低い値であることが好ましい。 During the transfer of the bit3 correction data Ho3 for the odd-numbered dots performed after time tfD in FIG. 43, the delay time setting data DLYB is at the High level in all the driver IC chips DIC1 to DIC26, and the shift register The delay time of the delay circuit interposed in the data input section is set to a long value. At this time, it is preferable that the frequency of the transfer clock (HD-CLK-P) is lower than that at the time of print data transfer.
一方、図43の時刻tfMで、各ドライバICチップDICのメモリ回路MDMに遅延時間指定データHdが書き込まれるので、それ以降は、各ドライバICチップDICの遅延回路は、遅延時間指定データHdに応じた遅延時間で動作するようになる。即ち、1段目のドライバICチップDIC1の遅延回路は比較的長い遅延時間で動作し、2段目以降のドライバICチップDIC2〜26は、比較的短い遅延時間で動作するようになる。従って、時刻tfM以降における補正データの転送や印刷データの転送は、周波数を低減しない、本来所望の最大周波数で行われる。 On the other hand, at time tfM in FIG. 43, the delay time designation data Hd is written into the memory circuit MDM of each driver IC chip DIC. Thereafter, the delay circuit of each driver IC chip DIC responds to the delay time designation data Hd. It will work with the delay time. That is, the delay circuit of the first-stage driver IC chip DIC1 operates with a relatively long delay time, and the second-stage and subsequent driver IC chips DIC2 to 26 operate with a relatively short delay time. Accordingly, transfer of correction data and transfer of print data after time tfM are performed at the originally desired maximum frequency without reducing the frequency.
時刻tfM以降、偶数番目のドットのためのbit3の補正データHe3から偶数番目のドットのためのbit0の補正データHe0まで順に転送され、転送された補正データはそれぞれ期間tfF〜tfLに、対応するメモリ回路に書き込まれる。
補正データの転送とメモリへの書き込みが完了すると、HD−LOAD信号が再びLowレベルへと戻され、印刷データの転送が可能な状態に遷移する。
After time tfM, the
When the transfer of the correction data and the writing to the memory are completed, the HD-LOAD signal is returned to the low level again, and the print data can be transferred.
1ラインの印刷(印刷データの転送及びLED素子の駆動)開始に際し、引き続くデータ転送が奇数番目のドットのものであることを示すためHD−HSYNC−N信号が入力される(tfN(図15のtaNに相当する))。ついで、期間tfOで奇数番目のドットのための印刷データPDoが転送され、時刻tfPにおけるHD−LOAD信号パルスにより、シフトレジスタ(FFA1〜FFD1、…FFA24〜FFD24)にシフト入力されたデータがラッチ素子(LTA1〜LTD1、…LTA24〜LTD24)にラッチされる。 At the start of one-line printing (print data transfer and LED element drive), the HD-HSYNC-N signal is input (tfN (FIG. 15) to indicate that the subsequent data transfer is for odd-numbered dots. corresponding to taN)). Next, the print data PDo for odd-numbered dots is transferred in the period tfO, and the data shifted into the shift registers (FFA1 to FFD1,... FFA24 to FFD24) by the HD-LOAD signal pulse at time tfP is latched. (LTA1 to LTD1,... LTA24 to LTD24).
さらに、期間tfQでHD−STB−N信号がLowへと遷移して、LED素子の発光駆動が行われる。印刷データがオンであると、HD−STB−N信号がLowとなる期間、LED素子は発光駆動される。
このとき発光制御の対象となるLED素子はドット位置番号が奇数のものであり、図2において符号101、103、105、107等の付されたLED素子である。
同様に期間tfRでは偶数番目のドットの印刷データの転送が行われ、その印刷データは時刻tfSのHD−LOAD信号パルスによりラッチされ、期間tfTにHD−STB−N信号がLowへと遷移して、LED素子の発光駆動が行われる。印刷データがオンであると、HD−STB−N信号がLowとなる期間、LED素子は発光駆動される。
このとき発光制御の対象となるLED素子はドット位置番号が偶数のものであり、図2において符号102、104、106、108等の付されたLED素子である。
Further, in the period tfQ, the HD-STB-N signal transitions to Low, and the LED element is driven to emit light. When the print data is on, the LED element is driven to emit light during the period when the HD-STB-N signal is Low.
At this time, the LED elements subject to light emission control have an odd dot position number, and are LED elements denoted by
Similarly, print data of even-numbered dots is transferred in the period tfR, the print data is latched by the HD-LOAD signal pulse at time tfS, and the HD-STB-N signal transitions to Low in the period tfT. The LED element is driven to emit light. When the print data is on, the LED element is driven to emit light during the period when the HD-STB-N signal is Low.
At this time, the LED elements to be subjected to light emission control have even dot position numbers, and are LED elements denoted by
以上詳細に説明したように実施の形態5の構成においては、奇数番目のドットのためのbit3の補正データの転送の際のクロック周波数を、印刷データ転送時と比べて、約1/2程度に設定してデータ転送するようにし、その他の補正データの転送や印刷データの転送はクロック周波数を低減させないで行われる。 As described above in detail, in the configuration of the fifth embodiment, the clock frequency when transferring the correction data of bit3 for the odd-numbered dots is about ½ compared to when transferring the print data. The data is transferred after setting, and other correction data and print data are transferred without reducing the clock frequency.
実施の形態5の構成によるドライバICをカスケード接続してなるLEDヘッドにおいては、実施の形態4と同様に、各ドライバICチップ内のメモリ回路MDMに異なる値の遅延時間指定データHdを記憶させることができるので、1段目のドライバICチップDIC1の遅延回路の遅延時間TDI1に対し、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間TDI2を短い値に設定することができる。先に計算したように、シフトレジスタのクロック周期は
TCLK>TFF+TDO+TDI2 …(10B)
を満たすように定められるので、遅延時間TDI2を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
In the LED head formed by cascading driver ICs having the configuration of the fifth embodiment, different values of delay time designation data Hd are stored in the memory circuit MDM in each driver IC chip, as in the fourth embodiment. Therefore, the delay time TDI2 of the delay circuits of the second and subsequent driver IC chips DIC2 to DIC26 can be set to a shorter value than the delay time TDI1 of the delay circuit of the first-stage driver IC chip DIC1. As previously calculated, the clock cycle of the shift register is TCLK> TFF + TDO + TDI2 (10B)
Since the delay time TDI2 is set to a short value, the lower limit value of the clock cycle can be further shortened, and the maximum operation clock frequency at the time of print data transfer can be increased.
それに加えて、実施の形態5の構成においては、電源が投入された際、遅延時間指定データが書き込まれる前のメモリ回路MDMの記憶内容を比較的長い遅延時間を指定する所定の値に設定(初期設定)することができるので、最初の補正データの転送をより確実に行うことができる。これにより、その後の補正データや印刷データの転送を短い周期で行うこととすることができ、LEDヘッドを搭載したプリンタの印刷速度を向上させることができる。 In addition, in the configuration of the fifth embodiment, when the power is turned on, the storage content of the memory circuit MDM before the delay time designation data is written is set to a predetermined value that designates a relatively long delay time ( The initial correction data can be transferred more reliably. Thereby, subsequent correction data and print data can be transferred in a short cycle, and the printing speed of a printer equipped with an LED head can be improved.
実施の形態4及び実施の形態5では、図35に示されるようにシフトレジスタSFRa〜SFRdの選択回路SELがフリップフロップFFA23、FFB23、FFC23、FFD23とフリップフロップFFA24、FFB24、FFC24、FFD24の出力を選択してフリップフロップFFA25、FFB25、FFC25、FFD25に供給するように構成されているが、実施の形態4及び実施の形態5で説明した特徴は、従来例を示す図3のように選択回路SELがフリップフロップFFA24、FFB24、FFC24、FFD24と、フリップフロップFFA25、FFB25、FFC25、FFD25の出力を選択して出力するように設けられている場合にも適用可能である。 In the fourth and fifth embodiments, as shown in FIG. 35, the selection circuit SEL of the shift registers SFRa to SFRd outputs the outputs of the flip-flops FFA23, FFB23, FFC23, and FFD23 and the flip-flops FFA24, FFB24, FFC24, and FFD24. It is configured to be selected and supplied to the flip-flops FFA25, FFB25, FFC25, and FFD25. The features described in the fourth and fifth embodiments are the same as the selection circuit SEL shown in FIG. However, the present invention is also applicable to the case where the outputs of the flip-flops FFA24, FFB24, FFC24, and FFD24 and the flip-flops FFA25, FFB25, FFC25, and FFD25 are selected and output.
実施の形態6.
実施の形態6のドライバICチップの全体的構成は、図3に示した従来例と同じであるが、メモリ回路MEM、及びメモリ制御回路CTR1が異なる。
Although the overall configuration of the driver IC chip of the sixth embodiment is the same as that of the conventional example shown in FIG. 3, the memory circuit MEM and the memory control circuit CTR1 are different.
図44は実施の形態6で用いられるメモリ回路MEMを示す。図44に示されるメモリ回路MEMは、概して実施の形態1に関して図9を参照して説明したものと同じであるが以下の説明から理解されるような差異がある。なお、本実施の形態の構成においても、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。 FIG. 44 shows a memory circuit MEM used in the sixth embodiment. The memory circuit MEM shown in FIG. 44 is generally the same as that described with reference to FIG. 9 with respect to the first embodiment, but there are differences as will be understood from the following description. Also in the configuration of the present embodiment, the dot correction data for LED light amount correction is 4 bits, and light amount correction is performed by adjusting the LED drive current in 16 steps for each dot.
図44に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
The memory circuit MEM shown in FIG. 44 stores correction data for two adjacent LEDs (2 dots), and includes a first
第1のメモリセル回路251は奇数番目のドット(例えばk番目(kは奇数)のドット)の補正データを格納するものであり、第2のメモリセル回路252は偶教番目のドット(例えば(k+1)番目のドット)の補正データを格納するためのものである。
The first
バッファ回路221は、補正データ入力端子MDを介して入力される補正データを受ける。第1のメモリセル回路251は、インバータ223〜230と、NMOS231、232、235、236、239、240、243、244、NMOS500〜503とを備えている。このように、図44のメモリ回路251では、図9のメモリ回路におけるインバータ222、及びNMOS233、234、237、238、241、242、245、246が設けられておらず、代わりにNMOS500、501、502、503が設けられている。NMOS500、501、502、503は、ソースがグランドに接続されている。
第2のメモリセル回路252も同様に構成されている。
The
The second
メモリセル選択端子W0〜W3には、メモリ制御回路CTR1からのメモリセル選択信号W0〜W3が、それぞれ入力され、
メモリ回路MEMの書き込みイネーブル端子E1、E2には、メモリ制御回路CTR1からの書き込みイネーブル信号E1、E2が入力される。
Memory cell selection terminals W0 to W3 are supplied with memory cell selection signals W0 to W3 from the memory control circuit CTR1, respectively.
Write enable signals E1 and E2 from the memory control circuit CTR1 are input to the write enable terminals E1 and E2 of the memory circuit MEM.
バッファ回路221の出力端子は、NMOS231、235、239、243の第1の主端子(ソース、ドレーンの一方)に接続されている。
The output terminal of the
NMOS231、235、239、243の他方の主端子(ソース、ドレーンの他方)は、NMOS232、236、240、244の第1の主端子と接続され、それぞれ、NMOS231とNMOS232、NMOS235とNMOS236、NMOS239とNMOS240、NMOS243とNMOS244が互いに直列に接続され、インバータ223の入力及びインバータ224の出力がNMOS232の他方の主端子に接続され、インバータ223の出力及びインバータ224の入力がNMOS500のドレーンに接続され、このようにして、NMOS223及び224は各々の出力が他方の入力に接続されて、メモリセルを構成している。同様に、インバータ225及び226、インバータ227及び228、インバータ229及び230も、それぞれNMOS236、240、244の第2の主端子と、NMOS501、502、503のドレーンに接続されて、メモリセルを構成している。
The other main terminals (the other of the source and drain) of the
NMOS232の制御端子(ゲート端子)は、メモリセル選択端子W0に接続されている。NMOS236の制御端子(ゲート端子)は、メモリセル選択端子W1に接続されている。NMOS240の制御端子(ゲート端子)は、メモリセル選択端子W2に接続されている。NMOS244の制御端子(ゲート端子)は、メモリセル選択端子W3に接続されている。
The control terminal (gate terminal) of the
イネーブル端子E1はNMOS231、235、239、243のゲート端子に接続されている。
インバータ224、226、228及び230の出力は、それぞれ補正データ出力端子Mo0、Mo1、Mo2及びMo3に接続されている。
NMOS500〜503の制御端子(ゲート端子)は消去端子ERと接続される。
The enable terminal E1 is connected to the gate terminals of
Outputs of the
The control terminals (gate terminals) of the
以上第1のメモリセル回路251について説明したが、第2のメモリセル回路252についても、接続されたイネーブル端子がE2、出力される信号が符号Me0〜Me3で表されるものとなる他は全く同様の構成となっている。
Although the first
図45は実施の形態6で用いられるメモリ制御回路CTR1の構成を示す回路図である。図45に示されるメモリ制御回路CTR1は、図14に示されるメモリ制御回路CTR1と概して同じであるが、フリップフロップ546、547、インバータ551、AND回路564が付加されている点で異なる。
FIG. 45 is a circuit diagram showing a configuration of memory control circuit CTR1 used in the sixth embodiment. The memory control circuit CTR1 shown in FIG. 45 is generally the same as the memory control circuit CTR1 shown in FIG. 14, but is different in that flip-
フリップフロップ546のD端子はロード端子LOADと接続されてLOAD−P信号が入力され、フリップフロップ546のクロック端子はストローブ端子STBに接続されてSTB−P信号が入力され、該信号はインバータ551にも入力され、その出力はフリップフロップ547のクロック端子と接続される。
フリップフロップ547のD端子はフリップフロップ546のQ出力と接続され、AND回路564の各入力はロード端子LOAD、フリップフロップ546のQ端子、フリップフロップ547のQN端子と接続され、その出力が消去信号ERとして出力され、メモリ回路MEMの消去端子ERと接続されている。
The D terminal of the flip-
The D terminal of the flip-
図46はプリンタの電源投入後に、実施の形態6の構成のLEDヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図47は図46における期間TaとTbの詳細である。
図46及び図47はそれぞれ図15及び図22と概して同じであるが、消去信号ERが示されている点で異なる。
FIG. 46 is a time chart showing correction data transfer performed to the LED head having the configuration of the sixth embodiment after the printer is turned on, and print data transfer performed thereafter. FIG. 47 shows details of periods Ta and Tb in FIG.
46 and 47 are generally the same as FIGS. 15 and 22, respectively, except that an erase signal ER is shown.
図48は実施の形態6におけるメモリ回路MEMの動作を説明するための図であり、図44の補正データMo3の生成に関与する部分の構成を詳細に示す。なお、補正データMo2〜Mo0、Me3〜Me0の生成に関与する部分の構成も同様である。 FIG. 48 is a diagram for explaining the operation of the memory circuit MEM according to the sixth embodiment, and shows in detail the configuration of the part involved in the generation of the correction data Mo3 in FIG. The configuration of the part involved in the generation of the correction data Mo2 to Mo0 and Me3 to Me0 is the same.
図48において、インバータ回路230は、PMOS230p及びNMOS230nを有し、インバータ回路229は、PMOS229p及びNMOS229nを有する。バッファ回路221は、第1のインバータ回路221iと、PMOS221p及びNMOS221nで構成された第2のインバータ回路221jとを有する。
In FIG. 48, the
図49は、図44及び図48のメモリ回路MEM、及び図45のメモリ制御回路CTR1の動作を説明するためのタイムチャートであって、図46のタイムチャートにおいて、補正データの転送に続き、HD−STB−Nの3つのパルスが発生される期間の動作を詳細に示している。 FIG. 49 is a time chart for explaining operations of the memory circuit MEM of FIGS. 44 and 48 and the memory control circuit CTR1 of FIG. 45. In the time chart of FIG. The operation during the period in which three pulses of -STB-N are generated is shown in detail.
なお、図49においてCQ7、CQ8は図45におけるフリップフロップ546、547のQ端子の波形を示し、CQ8−Nはフリップフロップ547のQN端子信号を示す。
49, CQ7 and CQ8 indicate the waveforms of the Q terminals of the flip-
図49において、補正データ転送の開始に際して時刻tiIにおいて、ロード端子LOADの信号LOAD−PがHighレベルとされる。これにより図45のフリップフロップ546、547のリセット端子Rに信号が伝達され、そのリセット状態が解除される。
これに引き続き図46に示すように補正データHo3の転送が行われるのであるが、図49においては図示を省略している。
In FIG. 49, at the time tiI when the correction data transfer is started, the signal LOAD-P of the load terminal LOAD is set to the high level. Thereby, a signal is transmitted to the reset terminal R of the flip-
Subsequently, the correction data Ho3 is transferred as shown in FIG. 46, but is not shown in FIG.
補正データHo3の転送が完了すると、ストローブ端子STBへ信号STB−Nが3パルス入力される(期間tiA)。
信号STB−Nは図45のインバータ回路551により論理反転され、STB−P信号となってフリップフロップ547のクロック端子へ入力される。
このとき、STB−N信号の最初の立ち下がりにより、信号CQ7が立ち上がり遷移し、続くSTB−N信号の立ち上がりにより、信号CQ8が立ち上がり、信号CQ8−Nが立ち下がる。
When the transfer of the correction data Ho3 is completed, three pulses of the signal STB-N are input to the strobe terminal STB (period tiA).
The signal STB-N is logically inverted by the
At this time, the signal CQ7 rises and transitions by the first fall of the STB-N signal, the signal CQ8 rises and the signal CQ8-N falls by the subsequent rise of the STB-N signal.
これらの信号CQ7、CQ8−NはAND回路564へ入力され、そのAND回路564から出力される消去信号ERは、時刻tiNに示すように、パルス状にHighとなる。
時刻tiAのSTB−N信号の、1パルス目の立ち上がりによりイネーブル信号E1が立ち上がり遷移する。
ついで、STB−N信号の2パルス目の立下りにより、時刻tiOに示すようにメモリセル選択信号W3が発生する。
These signals CQ7 and CQ8-N are input to the AND
The enable signal E1 rises and transitions at the rise of the first pulse of the STB-N signal at time tiA.
Next, the memory cell selection signal W3 is generated at the falling edge of the second pulse of the STB-N signal as shown at time tiO.
期間tiNにおける消去信号パルスERの発生による図48の回路動作は以下の通りである。
インバータ230、229は縦続接続されており、インバータ229の出力はインバータ230の入力に接続されている。
このため、インバータ230の出力レベルがHighであれば、インバータ229の出力はLowであり、この出力がインバータ230の入力へ帰還され、インバータ230のHigh出力を維持している。
同様に、インバータ230の出力レベルがLowであれば、インバータ229の出力はHighであり、この出力がインバータ230の入力へ帰還され、インバータ230のLow出力が維持される。
しかしながら、電源投入直後においてはインバータ230、229の各ノードの論理状態は不定であり、High、Low状態のいずれにあるかは不明である。
The circuit operation of FIG. 48 by the generation of the erase signal pulse ER in the period tiN is as follows.
The
For this reason, if the output level of the
Similarly, when the output level of the
However, immediately after the power is turned on, the logical state of each node of the
いま、インバータ230の出力ノードがHighであったと仮定しよう。
図49に示したように、転送された補正データのメモリへの書き込みに先立ち、期間tiNに消去信号ERが発生する。この信号は図48のNMOS503のゲート端子に入力され、該NMOS503をオンさせる。
NMOS503のオン抵抗はPMOS230pのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ERの入力によりインバータ230の出力電位はLowレベルへと引き下げられる。インバータ230の出力がLowレベルとなると、インバータ229の出力はHighレベルに遷移し、その信号遷移はインバータ230へと伝達され、インバータ230を構成するNMOS230nはオンし、PMOS230pはオフとなって、インバータ230の出力状態(Low)を維持できるようになる。
Assume that the output node of the
As shown in FIG. 49, the erase signal ER is generated during the period tiN prior to writing the transferred correction data into the memory. This signal is input to the gate terminal of the
The transistor size is set so that the on-resistance of the
この結果、図49の消去信号ERがHighからLowに戻っても、インバータ230出力がLow、インバータ229の出力がHighの論理状態はそのまま維持される。
次いで、時刻tiOのようにメモリセル選択信号W3がHighとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図48の補正データ入力端子MDの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
As a result, even if the erase signal ER in FIG. 49 returns from High to Low, the logic state in which the output of the
Next, consider a case where the memory cell selection signal W3 becomes High as at time tiO.
At this time, the correction data transfer by the shift register is completed, and the logic state of the signal at the correction data input terminal MD in FIG. 48 is determined based on the input data to the shift register.
いま、補正データ入力端子MDの信号がLowレベルであったとしよう。この場合、バッファ回路221の出力もLowであり、図49に示すように、イネーブルE1はHighであることから、図48のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移すると(時刻tiO)、図48のNMOS244もオン状態となって、バッファ回路221からのLow出力がインバータ230へ伝達される。
Assume that the signal at the correction data input terminal MD is at a low level. In this case, the output of the
インバータ229の出力はHighレベルであったが、NMOS243、244がオンになった結果、バッファ回路221のLow出力により、インバータ229の出力のレベルが引き下げられる。
NMOS221n、243、244のオン抵抗の直列加算値が、PMOS229pのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
Although the output of the
The size of each transistor is set so that the series addition value of the on-resistances of the
この結果、インバータ229の出力はバッファ回路221の出力値に従いLowレベルへと遷移させられる。
これにより、インバータ230の出力はHigh、インバータ229の出力はLowレベルとなって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
As a result, the output of the
As a result, the output of the
別の場合として、補正データ入力端子MDの信号がHighレベルであったとしよう。この場合、バッファ回路221の出力もHighであり、図49に示すように、イネーブル信号E1はHighであることから、図48のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移する(時刻tiO)と、図48のNMOS244もオン状態となって、バッファ回路221からのHigh出力がインバータ230へ伝達される。
As another case, assume that the signal at the correction data input terminal MD is at a high level. In this case, since the output of the
インバータ229の出力はHighレベルであったので、NMOS243、244がオンになって、バッファ回路221のHigh出力が伝達されても、インバータ229の出力信号のレベルは変化しない。
これにより、インバータ230の出力はLow、インバータ229の出力はHighレベルのままであって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
Since the output of the
As a result, the output of the
以上、詳細に説明したように、図48の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号(メモリ消去指令信号)ERが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
As described above in detail, in the memory circuit having the configuration shown in FIG. 48, an erase signal (memory erase command signal) ER is input and set to a predetermined logic state prior to data writing based on externally input data. Is done.
As a result, data writing to a desired logic state can be performed regardless of the value of signal data input externally.
LEDヘッドにおいては、例えば4992個のLED素子を備え、各LED素子毎に4ビットずつの補正データをもってLEDの光量補正を行う必要があり、総数が4992*4=19968ビットにも達するメモリ素子を必要としている。
図9に示されるメモリ回路について説明したように、各メモリ素子へのデータ書き込みはビット位置を示すメモリセル選択信号W3〜W0と、奇数番目のドットと偶数番目のドットのいずれかを選択するイネーブル信号E1〜E2を用いて時分割的に行われ、互いに相補的な値の信号を伝える2本のデータ線(バッファ回路221の出力に接続された線と、インバータ222の出力に接続された線)と、これらの線と、縦続接続されたインバータ(例えば230、229)から成るメモリセルとの間には上記の信号E1又はE2とW3、W2、W1又はW0を制御信号としてスイッチとして働く2つのNMOS(例えば243,244、245、246)とを備える必要があった。
In the LED head, for example, 4992 LED elements are provided, and it is necessary to perform LED light amount correction with correction data of 4 bits for each LED element, and the total number of memory elements reaches 4992 * 4 = 19968 bits. In need of.
As described for the memory circuit shown in FIG. 9, data writing to each memory element is performed by selecting memory cell selection signals W3 to W0 indicating bit positions, and selecting either odd-numbered dots or even-numbered dots. Two data lines (a line connected to the output of the
これらスイッチ素子や前記データ線を駆動するために設けられる素子の総数は膨大であり、これらを集積配置するドライバICのチップ面積も多く必要とすることから、ICウェハーからのチップ取れ数の減少や、チップ歩留まりが低下するなど、IC製造コストの上昇をまねき、それらを搭載するLEDヘッドのコストダウンを図る上で大きな制約となっていた。 The total number of these switch elements and elements provided for driving the data lines is enormous, and the chip area of the driver IC in which these are integrated and arranged requires a large area. This has led to a rise in IC manufacturing costs, such as a reduction in chip yield, and is a major limitation in reducing the cost of LED heads on which these are mounted.
図9に示されるメモリ回路と比較すれば明らかなように、図44に示されるメモリ回路においては、インバータ回路222と、一方のデータ信号(インバータ回路222の出力)に接続されたNMOS(例えば、245、246)が除去される一方、メモリデータ消去のためにNMOS503が付加されている。一つのメモリ回路MEM(図9、図44の全体)では、除去されるNMOS(245、246など)の数が2×4×2=16であり、付加されるNMOS(503など)の数が1×4×2=8個である。また、インバータ回路(222など)には、2個のMOSが必要とされる。従って、除去されるMOSの数と付加されるMOSの数の差は
16+2−8=10
これは、図9、図44の全体、即ち2つのLED素子のための回路部分(第1のメモリセル回路251及び第2のメモリセル回路252)における削減個数である。上記の例のように、LEDヘッドに4992個のLED素子を搭載している場合、10×4992/2=24960個のMOSを削減することが可能となる。従って、これらのMOSの形成のためのICチップの面積を節約することができ、IC製造コストの大幅な低減が可能となる。
As apparent from comparison with the memory circuit shown in FIG. 9, in the memory circuit shown in FIG. 44, the
This is the reduction number in the whole of FIG. 9 and FIG. 44, that is, the circuit portion (first
実施の形態7.
実施の形態7は実施の形態6と概して同じであるが、メモリ回路MEM、及びメモリ制御回路CTR1が異なる。
Although the seventh embodiment is generally the same as the sixth embodiment, the memory circuit MEM and the memory control circuit CTR1 are different.
図50は実施の形態7で用いられるメモリ回路MEMを示す。本実施の形態の構成においても、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。 FIG. 50 shows a memory circuit MEM used in the seventh embodiment. Also in the configuration of the present embodiment, the dot correction data for LED light amount correction is 4 bits, and light amount correction is performed by adjusting the LED drive current in 16 steps for each dot.
図50に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
第1のメモリセル回路251は、図44に示されるもの概して同じであるが、図44のNMOS500〜503が設けられておらず、代りにPMOS580〜583が設けられている。
The memory circuit MEM shown in FIG. 50 stores correction data for two adjacent LEDs (2 dots), and includes a first
The first
PMOS580〜583は、ソース端子が電源VDDに接続され、ドレーン端子がそれぞれ、インバータ224、226、228、230の入力端子に接続され、ゲート端子が消去端子ERに接続されている。
第2のメモリセル252も同様に構成されている。
In the
The
図51は実施の形態7で用いられるメモリ制御回路CTR1の構成を示す回路図である。図51に示されるメモリ制御回路CTR1は、図45に示されるメモリ制御回路CTR1と概して同じであるが、図45のAND回路564の代わりにNAND回路565が用いられている点で異なる。
FIG. 51 is a circuit diagram showing a configuration of memory control circuit CTR1 used in the seventh embodiment. The memory control circuit CTR1 shown in FIG. 51 is generally the same as the memory control circuit CTR1 shown in FIG. 45, except that a
図52はプリンタの電源投入後に、実施の形態7の構成のLEDヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図52は、図46と概して同じであるが、消去信号ERが常時Highレベルであり、時刻tgNにおいてLowレベルとなっている点で異なる。 FIG. 52 is a time chart showing correction data transfer performed to the LED head having the configuration of the seventh embodiment after the printer is turned on and print data transfer performed thereafter. FIG. 52 is generally the same as FIG. 46 except that the erase signal ER is always at the high level and is at the low level at time tgN.
図53は実施の形態7におけるメモリ回路MEMの動作を説明するための図であり、図50の補正データMo3の生成に関与する部分の詳細を示す。なお、補正データMo2〜Mo0、Me3〜Me0の生成に関与する部分の構成も同様である。 FIG. 53 is a diagram for explaining the operation of the memory circuit MEM according to the seventh embodiment, and shows details of a part related to generation of the correction data Mo3 in FIG. The configuration of the part involved in the generation of the correction data Mo2 to Mo0 and Me3 to Me0 is the same.
図53は、図48と概して同じであるが、NMOS503の代わりに、PMOS583が設けられている。PMOS583のソース端子が電源VDDに接続され、ドレーン端子がインバータ230の入力端子、及びインバータ229の出力端子に接続されている。
FIG. 53 is generally the same as FIG. 48 except that a
図54は、図50及び図53のメモリ回路MEM、及び図53のメモリ制御回路CTR1の動作を説明するためのタイムチャートであって、図52のタイムチャートにおいて、補正データの転送に続き、HD−STB−Nの3つのパルスが発生される期間の動作を詳細に示している。 FIG. 54 is a time chart for explaining the operation of the memory circuit MEM of FIGS. 50 and 53 and the memory control circuit CTR1 of FIG. 53. In the time chart of FIG. The operation during the period in which three pulses of -STB-N are generated is shown in detail.
なお、図54においてCQ7、CQ8は図50におけるフリップフロップ546、547のQ端子の波形を示し、CQ8−Nはフリップフロップ547のQN端子信号を示す。
54, CQ7 and CQ8 indicate the waveforms of the Q terminals of the flip-
図54において、補正データ転送の開始に際して時刻tiIにおいて、ロード端子LOADの信号LOAD−PをHighレベルとされる。これにより図51のフリップフロップ546、547のリセット端子Rに信号が伝達され、そのリセット状態が解除される。
これに引き続き図52に示すように補正データHo3の転送が行われるのであるが、図54においては図示を省略している。
In FIG. 54, at the time tiI when the correction data transfer is started, the signal LOAD-P of the load terminal LOAD is set to the high level. Thus the signal is transmitted to the reset pin R of the flip-
Subsequently, the correction data Ho3 is transferred as shown in FIG. 52, but is not shown in FIG.
補正データHo3の転送が完了すると、ストローブ端子STBへ信号STB−Nが3パルス入力される(期間tiA)。
信号STB−Nは図51のインバータ回路551により論理反転され、STB−P信号となってフリップフロップ547のクロック端子へ入力される。
このとき、STB−N信号の最初の立ち下がりにより、信号CQ7が立ち上がり遷移し、続くSTB−N信号の立ち上がりにより、信号CQ8が立ち上がり、信号CQ8−Nが立ち下がる。
When the transfer of the correction data Ho3 is completed, three pulses of the signal STB-N are input to the strobe terminal STB (period tiA).
The signal STB-N is logically inverted by the
At this time, the signal CQ7 rises and transitions by the first fall of the STB-N signal, the signal CQ8 rises and the signal CQ8-N falls by the subsequent rise of the STB-N signal.
これらの信号CQ7、CQ8−NはNAND回路565へ入力され、そのNAND回路565から出力される消去信号ERは、時刻tiNに、負極性のパルスとなる。
時刻tiAのSTB−N信号の、1パルス目の立ち上がりによりイネーブル信号E1が立ち上がり遷移する。
ついで、STB−N信号の2パルス目の立下りにより、時刻tiOに示すようにメモリセル選択信号W3信号が発生する。
These signals CQ7 and CQ8-N are input to the
The enable signal E1 rises and transitions at the rise of the first pulse of the STB-N signal at time tiA.
Next, the memory cell selection signal W3 signal is generated at the falling edge of the second pulse of the STB-N signal as shown at time tiO.
期間tiNにおける負極性の消去信号パルスERの発生による図53の回路動作は以下の通りである。
インバータ230、229は縦属接続されており、インバータ229の出力はインバータ230の入力に接続されている。
このため、インバータ230の出力レベルがHighであれば、インバータ229の出力はLowであり、この出力がインバータ230の入力へ帰還され、インバータ230のHigh出力を維持している。
同様に、インバータ230の出力レベルがLowであれば、インバータ229の出力はHighであり、この出力がインバータ230の入力へ帰還され、インバータ230のLow出力が維持される。
しかしながら、電源投入直後においてはインバータ230、229の各ノードの論理状態は不定であり、High、Low状態のいずれにあるかは不明である。
The circuit operation of FIG. 53 by generation of the negative erase signal pulse ER in the period tiN is as follows.
The
For this reason, if the output level of the
Similarly, when the output level of the
However, immediately after the power is turned on, the logical state of each node of the
いま、インバータ230の出力ノードがHighであったと仮定しよう。
図54に示したように、転送された補正データのメモリへの書き込みに先立ち、期間tiNに負極性の消去信号ERが発生する。この信号は図53のPMOS583のゲート端子に入力され、該PMOS583をオンさせる。
PMOS583のオン抵抗はNMOS229nのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ERの入力によりインバータ229の出力電位はHighレベルへと引き上げられる。インバータ229の出力がHighレベルとなると、インバータ230の出力はLowレベルに遷移し、その信号遷移はインバータ229へと伝達され、インバータ229を構成するPMOS229pはオンし、NMOS229nはオフとなって、インバータ229の出力状態(High)を維持できるようになる。
Assume that the output node of the
As shown in FIG. 54, the negative erase signal ER is generated in the period tiN prior to writing the transferred correction data into the memory. This signal is input to the gate terminal of the
The transistor size is set so that the on-resistance of the
この結果、図53の消去信号ERがLowからHighに戻っても、インバータ230出力がLow、インバータ229の出力がHighの論理状態はそのまま維持される。
次いで、時刻tiOのようにメモリセル選択信号W3がHighとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図53の補正データ入力端子MDの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
As a result, even if the erase signal ER in FIG. 53 returns from Low to High, the logic state in which the output of the
Next, consider a case where the memory cell selection signal W3 becomes High as at time tiO.
At this time, the correction data transfer by the shift register is completed, and the logic state of the signal of the correction data input terminal MD in FIG. 53 is determined based on the input data to the shift register.
いま、補正データ入力端子MD信号がLowレベルであったとしよう。この場合、バッファ回路221の出力もLowであり、図54に示すように、イネーブル信号E1はHighであることから、図53のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移すると(時刻tiO)、図53のNMOS244もオン状態となって、バッファ回路221からのLow出力がインバータ230へ伝達される。
Assume that the correction data input terminal MD signal is at the low level. In this case, since the output of the
インバータ229の出力はHighレベルであったが、NMOS243、244がオンになった結果、バッファ回路221のLow出力により、インバータ229の出力のレベルが引き下げられる。
NMOS221n、243、244のオン抵抗の直列加算値が、PMOS229pのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
Although the output of the
The size of each transistor is set so that the series addition value of the on-resistances of the
この結果、インバータ229の出力はバッファ回路221の出力値に従いLowレベルへと遷移させられる。
これにより、インバータ230の出力はHigh、インバータ229の出力はLowレベルとなって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
As a result, the output of the
As a result, the output of the
別の場合として、補正データ入力端子MDの信号がHighレベルであったとしよう。
この場合、バッファ回路221の出力もHighであり、図54に示すように、イネーブル信号E1はHighであることから、図53のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移する(時刻tiO)と、図53のNMOS244はオン状態となって、バッファ回路221からのHigh出力をインバータ230へ伝達される。
As another case, assume that the signal at the correction data input terminal MD is at a high level.
In this case, the output of the
インバータ229の出力はHighレベルであったので、NMOS243、244がオンになって、バッファ回路221のHigh出力が伝達されても、インバータ229の出力信号レベルは変化しない。
これにより、インバータ230の出力はLow、インバータ229の出力はHighレベルのままであって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
Since the output of the
As a result, the output of the
以上、詳細に説明したように、図50の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号(メモリ消去指令信号)ERが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
As described above in detail, in the memory circuit having the configuration shown in FIG. 50, an erase signal (memory erase command signal) ER is input and set to a predetermined logic state prior to data writing based on externally input data. Is done.
As a result, data writing to a desired logic state can be performed regardless of the value of signal data input externally.
実施の形態7の構成でも、実施の形態6の場合と同じくメモリ回路を構成するMOSを削減することができる。 The configuration of the seventh embodiment can also reduce the number of MOSs that constitute the memory circuit as in the case of the sixth embodiment.
以上のように、図44に示されるメモリ回路MEMにおいては、第1及び第2のインバータ(例えば230、229)で構成されるメモリセルと、第1のインバータ(230)の入力端子に接続され、メモリセルへデータを伝達する第1のスイッチ素子としてのNMOS(243,244)と、第1のインバータ(230)の出力端子と、グランドの間に接続された第2のスイッチ素子としてのNMOS(503)とを備え、第1のインバータ(230)の出力端子が第2のインバータ(229)の入力端子に接続され、第2のインバータ(229)の出力端子が第1のインバータの入力端子(230)に接続されているが、第1、第2のスイッチ素子の導電型は図示の例とは逆であっても良い。 As described above, the memory circuit MEM shown in FIG. 44 is connected to the memory cell composed of the first and second inverters (for example, 230 and 229) and the input terminal of the first inverter (230). The NMOS (243, 244) as the first switch element for transmitting data to the memory cell, and the NMOS as the second switch element connected between the output terminal of the first inverter (230) and the ground (503), the output terminal of the first inverter (230) is connected to the input terminal of the second inverter (229), and the output terminal of the second inverter (229) is the input terminal of the first inverter Although connected to (230), the conductivity types of the first and second switch elements may be opposite to those in the illustrated example.
同様に、図50に示されるメモリ回路MEMにおいては、第1及び第2のインバータ(例えば230、229)で構成されるメモリセルと、第1のインバータ(230)の入力端子に接続され、メモリセルへデータを伝達する第1のスイッチ素子としてのNMOS(243,244)と、第1のインバータ(230)の入力端子と、電源VDDの間に接続された第2のスイッチ素子としてのPMOS(580)とを備え、第1のインバータ(230)の出力端子が第2のインバータ(229)の入力端子に接続され、第2のインバータ(229)の出力端子が第1のインバータの入力端子(230)に接続されているが、第1、第2のスイッチ素子の導電型は図示の例とは逆であっても良い。 Similarly, in the memory circuit MEM shown in FIG. 50, a memory cell configured by first and second inverters (for example, 230 and 229) and an input terminal of the first inverter (230) are connected to each other. NMOS (243, 244) as a first switch element for transmitting data to the cell, PMOS (second switch element connected between the input terminal of the first inverter (230) and the power supply VDD ( 580), the output terminal of the first inverter (230) is connected to the input terminal of the second inverter (229), and the output terminal of the second inverter (229) is the input terminal of the first inverter ( 230), the conductivity types of the first and second switch elements may be opposite to those in the illustrated example.
変形例.
上記の実施の形態におけるマルチプレクサ回路MUXの代りに図55に示されるものを用いても良い。
図55に示されるマルチプレクサ回路MUXはそれぞれ独立な4個のマルチプレクサ660,661、662、663からなっている。マルチプレクサ660〜663はそれぞれbit0〜bit3(第0乃至第3ビット)の選択のために用いられる。マルチプレクサ660は、PMOS611及びPMOS612を有する。マルチプレクサ661は、PMOS613及びPMOS614を有する。マルチプレクサ662は、PMOS615及びPMOS616を有する。マルチプレクサ663は、PMOS617及びPMOS618を有する。
PMOS611、613、615、617の制御端子(ゲート)はデータ選択信号端子S1Nと接続され、PMOS612、614、616、618の制御端子(ゲート)はデータ選択信号端子S2Nと接続され、PMOS611の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo0と接続され、PMOS612の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe0と接続され、PMOS611及び612の第2の主端子(ソース、ドレインの他方)はともに、データ出力端子XQ0と接続されている。
Modified example.
Instead of the multiplexer circuit MUX in the above embodiment, the one shown in FIG. 55 may be used.
The multiplexer circuit MUX shown in FIG. 55 is composed of four
The control terminals (gates) of the
同様に、PMOS613の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo1と接続され、PMOS614の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe1と接続され、PMOS613及びPMOS614の第2の主端子(ソース、ドレインの他方)はともにデータ出力端子XQ1と接続されている。
同様に、PMOS615の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo2と接続され、PMOS616の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe2と接続され、PMOS615及び616の第2の主端子(ソース、ドレインの他方)はともにデータ出力端子XQ2と接続されている。同様に、PMOS617の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo3と接続され、PMOS618の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe3と接続され、PMOS617と618の第2の主端子(ソース、ドレインの他方)はともに、データ出力端子XQ3と接続されている。
Similarly, the first main terminal (one of the source and the drain) of the
Similarly, the first main terminal (one of the source and the drain) of the
PMOS611、613、615、617は、奇数番目のドットのためのデータを選択する回路を形成しており、PMOS612、614、616、618は、偶数番目のドットのためのデータを選択する回路を形成している。
The
前述したマルチプレクサ回路MUXの構成において、スイッチ素子としてPMOSを用いれば、動作上の支障を防止しつつ使用される素子数を削減することが可能である。
即ちPMOS611をオンさせるためにデータ選択信号S1NをLowレベルとするとき、データXo0がHighレベルであれば、データXo0の信号レベルと略等しい電圧がデータ出力端子XQ0から出力される。このようにHighレベルの伝達であればPMOSをスイッチ素子として使用した場合でも何ら支障がない。
In the configuration of the multiplexer circuit MUX described above, if PMOS is used as the switch element, it is possible to reduce the number of elements used while preventing operational troubles.
That is, when the data selection signal S1N is set to the low level to turn on the
同様に、データXo0がLowレベル(略0V)であったとすると、PMOS611の第2の主端子は該トランジスタの閾値電圧に近い電位にまで降下するものの、Lowレベル(略0V)にまで下がることはない。
このようにLowレベルの伝達機能は完全ではない欠点を有している。
このような欠点を解消するため、従来技術による構成においては、PMOSと並列にNMOSを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。
Similarly, if the data Xo0 is at the low level (approximately 0V), the second main terminal of the
Thus, the low-level transmission function has a drawback that is not perfect.
In order to eliminate such drawbacks, in the configuration according to the prior art, an analog switch in which NMOS is connected in parallel with PMOS is configured as switch means for data selection. In this configuration, an output potential substantially equal to the input signal potential to be transmitted can be obtained, and there is no difference between the input potential and the output potential due to the presence of the switch means.
その一方で、データ信号1本あたりにPMOSとNMOSのトランジスタ対を設ける必要があり、図55の構成に比べて2倍の素子数を要し、それを配置するためのICのチップ面積を多く占有するという欠点を有している。 On the other hand, it is necessary to provide a pair of PMOS and NMOS transistors for each data signal, which requires twice the number of elements as compared with the configuration of FIG. 55, and increases the chip area of the IC for arranging them. It has the disadvantage of occupying.
それに対して、図55の構成では一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Lowレベルの伝達機能は完全ではない欠点を有している。しかし、マルチプレクサ回路MUXの出力が接続される後段のLED駆動回路DRVとして、例えば図13を参照して説明したものを用いる場合には、該LED駆動回路DRVにおいては、Highレベルとして略VDD電位と等しい入力電圧を要するのに対し、Lowレベルとしては制御電位Vcontにまで下降していれば十分であり、略0Vにまで電位降下するようなLowレベル電位を必要としていない。
このため、PMOSのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。
On the other hand, the configuration of FIG. 55 has the advantage that only half the number of elements is required compared with a circuit configured using a general analog switch, but the low-level transmission function has a disadvantage that is not perfect. doing. However, when the LED drive circuit DRV at the subsequent stage to which the output of the multiplexer circuit MUX is connected, for example, the one described with reference to FIG. 13 is used, the LED drive circuit DRV has a substantially VDD potential as the High level. While the same input voltage is required, it is sufficient for the Low level to drop to the control potential Vcont, and a Low level potential that drops to approximately 0 V is not required.
For this reason, even a multiplexer circuit composed only of PMOS can be operated without any trouble.
図56は図55のマルチプレクサ回路MUXとともに用いられるマルチプレクサ制御回路CTR2の構成を示す回路図である。図示のマルチプレクサ制御回路CTR2は、図16に示されるマルチプレクサ制御回路CTR2と概して同じであるが、以下の点で異なる。即ち、図16に示されるマルチプレクサ制御回路CTR2に設けられたインバータ324、325が設けられておらず、バッファ回路322、323の出力が、それぞれデータ選択信号出力端子S2N、S1Nと接続され、図55のマルチプレクサ回路MUXに対するデータ選択指令信号として供給される。
FIG. 56 is a circuit diagram showing a configuration of a multiplexer control circuit CTR2 used together with the multiplexer circuit MUX of FIG. The illustrated multiplexer control circuit CTR2 is generally the same as the multiplexer control circuit CTR2 shown in FIG. 16, but differs in the following points. That is, the
実施の形態6及び実施の形態7では、図3に示されるようにシフトレジスタSFRa〜SFRdの選択回路SELがフリップフロップFFA24、FFB24、FFC24、FFD24とフリップフロップFFA25、FFB25、FFC25、FFD25の出力を選択して出力するように構成されているが、実施の形態6及び実施の形態7で説明した特徴は、図35に示されるように、選択回路SELがフリップフロップFFA23、FFB23、FFC23、FFD23と、フリップフロップFFA24、FFB24、FFC24、FFD24の出力を選択してフリップフロップFFA25、FFB25、FFC25、FFD25に供給するように設けられている場合にも適用可能である。 In the sixth embodiment and the seventh embodiment, as shown in FIG. 3, the selection circuit SEL of the shift registers SFRa to SFRd outputs the outputs of the flip-flops FFA24, FFB24, FFC24, and FFD24 and the flip-flops FFA25, FFB25, FFC25, and FFD25. Although it is configured to select and output, the feature described in the sixth and seventh embodiments is that, as shown in FIG. 35, the selection circuit SEL includes flip-flops FFA23, FFB23, FFC23, and FFD23. The present invention is also applicable to the case where the outputs of the flip-flops FFA24, FFB24, FFC24, and FFD24 are selected and supplied to the flip-flops FFA25, FFB25, FFC25, and FFD25.
実施の形態1〜7では、駆動装置として光源にLEDを用いた電子写真プリンタにおける場合について説明したが、同様の構成で光源に有機EL素子を用いる有機ELヘッドに適用できることもでき、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することができる。 In the first to seventh embodiments, the case of an electrophotographic printer using an LED as a light source as a driving device has been described. However, the present invention can also be applied to an organic EL head using an organic EL element as a light source with the same configuration. The present invention can also be applied to driving a heating resistor and a display element row in a display device.
101〜108 LED、 109、110 共通スイッチ(パワーMOS)、 201 入力回路、 202 バッファ回路、 203〜206 遅延回路、 207〜210 バッファ回路、 331〜334 遅延回路、 CHP1〜CHP26 LEDアレイチップ、 DIC1〜DIC26 ドライバICチップ、 DLY 遅延時間選択信号端子、 DRV LED駆動部、 FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25 フリップフロップ、 LTA1〜LTA25、LTB1〜LTB25、LTC1〜LTC25、LTD1〜LTD25 ラッチ素子、 MEM メモリ回路、 MCM メモリ回路、 MUX マルチプレクサ回路、 SEL 選択回路。 101-108 LED, 109, 110 common switch (power MOS), 201 input circuit, 202 buffer circuit, 203-206 delay circuit, 207-210 buffer circuit, 331-334 delay circuit, CHP1-CHP26 LED array chip, DIC1- DIC26 Driver IC chip, DLY delay time selection signal terminal, DRV LED drive unit, FFA1-FFA25, FFB1-FFB25, FFC1-FFC25, FFD1-FFD25 flip-flop, LTA1-LTA25, LTB1-LTB25, LTC1-LTC25, LTD1-LTD25 Latch element, MEM memory circuit, MCM memory circuit, MUX multiplexer circuit, SEL selection circuit.
Claims (11)
前記シフトレジスタは、
第1段乃至第N段(Nは3以上の整数)のフリップフロップと選択回路とを備え、
第1段のフリップフロップのデータ入力端子は当該ドライバICチップのデータ入力端子に接続され、
第2段乃至第(N−1)段のフリップフロップのデータ入力端子は、それぞれ第1段乃至第(N−2)段のフリップフロップの出力端子に接続され、
前記選択回路の第1及び第2の入力端子は、それぞれ第(N−2)段のフリップフロップの出力端子及び第(N−1)段のフリップフロップの出力端子に接続され、
第N段のフリップフロップのデータ入力端子は、前記選択回路の出力端子に接続され、
前記N段のフリップフロップの出力は当該ドライバICチップのデータ出力端子に接続されており、
前記選択回路が前記第1の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続された(N−1)段のシフトレジスタとして作用し、
前記選択回路が前記第2の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続されたN段のシフトレジスタとして作用する
ことを特徴とするドライバICチップ。 In a driver IC chip having a drive unit for driving driven elements constituting an array based on a drive data signal and a shift register for transferring the drive data signal,
The shift register is
A flip-flop of a first stage to an N-th stage (N is an integer of 3 or more) and a selection circuit,
The data input terminal of the first stage flip-flop is connected to the data input terminal of the driver IC chip,
The data input terminals of the second to (N-1) th stage flip-flops are connected to the output terminals of the first to (N-2) th stage flip-flops, respectively.
The first and second input terminals of the selection circuit are connected to the output terminal of the (N-2) th stage flip-flop and the output terminal of the (N-1) th stage flip-flop, respectively.
The data input terminal of the Nth flip-flop is connected to the output terminal of the selection circuit,
The output of the N-stage flip-flop is connected to the data output terminal of the driver IC chip,
When the selection circuit selects an input to the first input terminal and outputs from the output terminal, the shift register acts as a cascade-connected (N−1) stage shift register,
When the selection circuit selects an input to the second input terminal and outputs from the output terminal, the shift register functions as an N-stage shift register connected in cascade.
前記第1乃至第(N−1)の被駆動素子の各々のための(N−1)個のドット補正データと、前記第1乃至第(N−1)の被駆動素子を備えた被駆動素子アレイチップ又は当該ドライバICチップ自体のための1個のチップ補正データを記憶する補正データメモリを更に有し、
前記補正データメモリは、前記第1乃至第(N−1)段のフリップフロップの出力を受けて前記ドット補正データを記憶し、前記第N段のフリップフロップの出力を受けて前記チップ補正データを記憶するように設けられ、
前記駆動部は、前記第1乃至第(N−2)段、及び第N段のフリップフロップの出力を受けて、前記被駆動素子を駆動し、
前記チップ補正データ及び前記ドット補正データが連続して転送されるときは、前記シフトレジスタは、N段のシフトレジスタとして動作し、
前記チップ補正データを伴うことなく前記ドット補正データが転送されるときは、前記シフトレジスタは、(N−1)段のシフトレジスタとして動作するよう前記選択回路が制御される
ことを特徴とする請求項1に記載のドライバICチップ。 The driver IC chip drives a driven element array chip including first to (N-1) th driven elements;
(N-1) dot correction data for each of the first to (N-1) driven elements and a driven having the first to (N-1) driven elements. A correction data memory for storing one chip correction data for the element array chip or the driver IC chip itself;
The correction data memory receives the output of the first to (N-1) th flip-flops and stores the dot correction data, receives the output of the Nth flip-flop and receives the chip correction data. Provided to memorize,
The driving unit receives the outputs of the first to (N-2) th stage and the Nth stage flip-flops to drive the driven element,
When the chip correction data and the dot correction data are continuously transferred, the shift register operates as an N-stage shift register,
When the dot correction data is transferred without accompanying the chip correction data, the selection circuit is controlled so that the shift register operates as an (N-1) stage shift register. Item 2. The driver IC chip according to Item 1.
前記第1の群の被駆動素子のための補正データの転送とともに、前記チップ補正データが転送され、前記第2の群の被駆動素子のための補正データの転送の際は、前記チップ補正データが転送されないことを特徴とする請求項2に記載のドライバICチップ。 The driven elements are divided into a first group and a second group;
When the correction data for the first group of driven elements is transferred, the chip correction data is transferred. When the correction data for the second group of driven elements is transferred, the chip correction data is transferred. The driver IC chip according to claim 2, wherein is not transferred.
前記第2の群の被駆動素子が、偶数番目の被駆動素子から成る
ことを特徴とする請求項3に記載のドライバICチップ。 The first group of driven elements comprises an odd number of driven elements;
The driver IC chip according to claim 3, wherein the second group of driven elements includes even-numbered driven elements.
前記第1乃至第(N−1)の被駆動素子の各々のための(N−1)個のドット補正データと、前記第1乃至第(N−1)の被駆動素子を備えた被駆動素子アレイチップのためのチップ補正データを記憶する補正データメモリを更に有し、
前記選択回路が前記第1の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタは前記駆動データ信号を転送し、
前記選択回路が前記第2の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタは前記ドット補正データ及び前記チップ補正データを転送する
ことを特徴とする請求項1に記載のドライバICチップ。 The driver IC chip drives a driven element array chip including first to (N-1) th driven elements;
(N-1) dot correction data for each of the first to (N-1) driven elements and a driven having the first to (N-1) driven elements. further have a correction data memory for storing the chip correction data for the element array chip,
When the front Symbol selection circuit outputs the input to select an output terminal to said first input terminal, said shift register transferring the drive data signals,
The shift register transfers the dot correction data and the chip correction data when the selection circuit selects an input to the second input terminal and outputs from the output terminal. The driver IC chip described.
前記ドライバICチップの前記シフトレジスタが前記被駆動素子のための補正データの転送を行うとともに、前記被駆動素子の前記駆動データ信号としての印刷データ信号の転送を行うものであり、
請求項1〜5のいずれかに記載のドライバICチップと、
前記ドライバICチップにデータ転送のためのクロック信号を供給する制御部と
を備え、
前記制御部は、前記補正データの転送時においては、前記印刷データの転送時に比べ、より低い周波数のクロック信号を供給することを特徴とするプリントヘッド。 The driven element is a driven element for printing;
The shift register of the driver IC chip transfers correction data for the driven element and also transfers a print data signal as the driving data signal of the driven element .
A driver IC chip according to any one of claims 1 to 5 ;
A controller for supplying a clock signal for data transfer to the driver IC chip,
The control unit supplies a clock signal having a lower frequency when transferring the correction data than when transferring the print data.
請求項7に記載の駆動装置とを備え、
前記被駆動素子が印刷用被駆動素子である
プリントヘッド。 The driven element;
And a driving equipment according to claim 7,
The print head, wherein the driven element is a driven element for printing.
前記感光体ドラム上に前記静電潜像に対応したトナー像を形成する現像部と、
前記感光体ドラム上のトナー像を印刷用紙に転写する転写部と
を備えた画像形成装置。 An exposure apparatus comprising the print head according to claim 9 and forming an electrostatic latent image on a photosensitive drum;
A developing unit that forms a toner image corresponding to the electrostatic latent image on the photosensitive drum;
An image forming apparatus comprising: a transfer unit that transfers the toner image on the photosensitive drum to a printing paper.
請求項7に記載の駆動装置とを備え、
前記被駆動素子が発光素子である
表示装置。 The driven element;
And a driving equipment according to claim 7,
The display device, wherein the driven element is a light emitting element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007111450A JP5102529B2 (en) | 2007-02-19 | 2007-04-20 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007037950 | 2007-02-19 | ||
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JP2007111450A JP5102529B2 (en) | 2007-02-19 | 2007-04-20 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012189950A Division JP5519748B2 (en) | 2007-02-19 | 2012-08-30 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
JP2012189952A Division JP5476435B2 (en) | 2007-02-19 | 2012-08-30 | Drive circuit, driver IC chip, drive device, print head, image forming apparatus, display device, and control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008235844A JP2008235844A (en) | 2008-10-02 |
JP5102529B2 true JP5102529B2 (en) | 2012-12-19 |
Family
ID=39908239
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007111450A Active JP5102529B2 (en) | 2007-02-19 | 2007-04-20 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
JP2012189950A Active JP5519748B2 (en) | 2007-02-19 | 2012-08-30 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
JP2012189952A Active JP5476435B2 (en) | 2007-02-19 | 2012-08-30 | Drive circuit, driver IC chip, drive device, print head, image forming apparatus, display device, and control method |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012189950A Active JP5519748B2 (en) | 2007-02-19 | 2012-08-30 | Driver IC chip, driving device, print head, image forming apparatus, and display device |
JP2012189952A Active JP5476435B2 (en) | 2007-02-19 | 2012-08-30 | Drive circuit, driver IC chip, drive device, print head, image forming apparatus, display device, and control method |
Country Status (1)
Country | Link |
---|---|
JP (3) | JP5102529B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101298156B1 (en) * | 2010-04-13 | 2013-08-20 | 주식회사 실리콘웍스 | Driver IC chip |
CN102950899B (en) * | 2011-08-26 | 2015-08-05 | 珠海天威技术开发有限公司 | Chip and method for writing data, consumable container, imaging device |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2718557B2 (en) * | 1989-12-20 | 1998-02-25 | 三田工業株式会社 | Output control circuit |
JPH03286494A (en) * | 1990-03-30 | 1991-12-17 | Sharp Corp | Semiconductor memory device |
JPH04316864A (en) * | 1991-04-17 | 1992-11-09 | Oki Electric Ind Co Ltd | Electrophotographic printer |
JP3124230B2 (en) * | 1995-08-11 | 2001-01-15 | 株式会社沖データ | Drive |
JP3136099B2 (en) * | 1996-08-14 | 2001-02-19 | 株式会社沖データ | Print head of printer device |
JP3357811B2 (en) * | 1997-02-13 | 2002-12-16 | 三洋電機株式会社 | Driving IC and optical print head |
US6128215A (en) * | 1997-08-19 | 2000-10-03 | Altera Corporation | Static random access memory circuits |
JP4183310B2 (en) * | 1998-10-08 | 2008-11-19 | 株式会社沖データ | Drive circuit and printer and LED head using the same |
JP2002334581A (en) * | 2001-05-10 | 2002-11-22 | Seiko Epson Corp | Multi-port sram cell and semiconductor integrated circuit having it |
JP2003182143A (en) * | 2001-12-14 | 2003-07-03 | Fuji Xerox Co Ltd | Imaging apparatus |
JP2005238732A (en) * | 2004-02-27 | 2005-09-08 | Konica Minolta Business Technologies Inc | Signal control circuit and image formation device |
JP2006058799A (en) * | 2004-08-24 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | Integrated circuit for driving display device |
JP4536526B2 (en) * | 2005-01-14 | 2010-09-01 | 株式会社沖データ | Driving device and LED head and image forming apparatus using the same |
-
2007
- 2007-04-20 JP JP2007111450A patent/JP5102529B2/en active Active
-
2012
- 2012-08-30 JP JP2012189950A patent/JP5519748B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
JP2013028168A (en) | 2013-02-07 |
JP2013032010A (en) | 2013-02-14 |
JP5476435B2 (en) | 2014-04-23 |
JP5519748B2 (en) | 2014-06-11 |
JP2008235844A (en) | 2008-10-02 |
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