JP2018016013A - Driver ic chip, drive device, print head and image formation apparatus - Google Patents
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Abstract
Description
本発明は、列を成すように配置された複数の被駆動素子を選択的に、かつサイクル毎に駆動する駆動装置、及び該駆動装置を構成するドライバＩＣチップに関する。複数の被駆動素子としては、例えば光源にＬＥＤ（発光ダイオード）を用いた電子写真プリンタにおけるＬＥＤの列、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列がある。
本発明はさらに、上記の駆動装置を備えたプリントヘッド、及び該プリントヘッドを備えた画像形成装置に関する。
The present invention relates to a driving device that selectively drives a plurality of driven elements arranged in a row for each cycle, and a driver IC chip that constitutes the driving device. Examples of the plurality of driven elements include a row of LEDs in an electrophotographic printer using LEDs (light emitting diodes) as a light source, a row of heating resistors in a thermal printer, and a row of display elements in a display device.
The present invention further relates to a print head including the above-described driving device and an image forming apparatus including the print head.
以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャネルＭＯＳトランジスタをＮＭＯＳ、ＰチャネルＭＯＳトランジスタをＰＭＯＳと略称することがある。さらにチャネル型を意識せずＭＯＳトランジスタを単に「ＭＯＳ」と略称することもある。
また、信号レベルに関し、Ｈｉｇｈレベル（Ｈｉｇｈ）を論理値１に、Ｌｏｗレベル（Ｌｏｗ）を論理値０に対応させて記載することがある。
さらに、信号の論理を明確にする必要のある場合には、信号名末尾に−Ｐを付して正論理信号であることを、信号名末尾に−Ｎを付して負論理信号であることを示す。
さらに、信号を表す符号として、信号が入力または出力される端子、或いは信号が出力される素子乃至回路と同じ符号が用いられることがある。
In the following description, the light emitting diode may be abbreviated as LED, the monolithic integrated circuit as IC, the N channel MOS transistor as NMOS, and the P channel MOS transistor as PMOS. Furthermore, the MOS transistor may be simply abbreviated as “MOS” without being aware of the channel type.
Further, regarding the signal level, the High level (High) may be described in association with the
Furthermore, when it is necessary to clarify the logic of a signal, it is a positive logic signal by adding -P to the end of the signal name, and a negative logic signal by adding -N to the end of the signal name. Indicates.
Further, as a symbol representing a signal, the same symbol as that of a terminal to which a signal is input or output or an element or a circuit from which a signal is output may be used.
個々の発光素子の発光により感光ドラム上に形成される静電潜像、もしくは現像後のトナー像、あるいは印刷媒体上に転写されたトナー像の各画素をドットと称することがある。
それと同様に、上記のドットと対応する個々の発光素子それぞれをドットと呼ぶことがある。
本書で取り上げているプリントヘッドとは、発光素子およびその駆動素子等を配置してなるユニットの一般名称である。上記プリントヘッドをＬＥＤプリンタ装置に限定して適用される場合にはＬＥＤプリントヘッドと称する。
以下、被駆動素子の群が電子写真プリンタに用いられる発光素子の列であるとして説明する。
Each pixel of an electrostatic latent image formed on a photosensitive drum by light emission of individual light emitting elements, a developed toner image, or a toner image transferred onto a print medium may be referred to as a dot.
Similarly, each light emitting element corresponding to the above-described dot may be referred to as a dot.
The print head taken up in this document is a general name for a unit in which a light emitting element and its driving element are arranged. When the print head is applied only to the LED printer device, it is called an LED print head.
In the following description, it is assumed that the group of driven elements is a row of light emitting elements used in an electrophotographic printer.
従来、電子写真方式を用いたプリンタなどの画像形成装置には、発光素子を多数配列させて露光部を形成したものがある。発光素子としては、発光ダイオード（ＬＥＤ）のほか、有機ＥＬ、発光サイリスタなどが用いられる。 2. Description of the Related Art Conventionally, there are image forming apparatuses such as printers using an electrophotographic system in which an exposure unit is formed by arranging a large number of light emitting elements. As the light emitting element, an organic EL, a light emitting thyristor, and the like are used in addition to a light emitting diode (LED).
このうち、発光ダイオード、或いは発光サイリスタを用いたものでは、駆動回路と発光素子とが１対Ｎ（Ｎ＞１）に対応するように設けられ、発光素子のアノード・カソード間に電流を流すか否かにより、発光／非発光の状態を切り替えている（特許文献１）。 Among these, in the case of using a light emitting diode or a light emitting thyristor, the drive circuit and the light emitting element are provided so as to correspond to 1 to N (N> 1), and current is passed between the anode and the cathode of the light emitting element. The light emission / non-light emission state is switched depending on whether or not (Patent Document 1).
一般に、発光状態におけるＬＥＤの光出力はその駆動電流により決まり、駆動電流を調整することで露光部への露光エネルギー量を調整することができる。
また、一般に発光素子は化合物半導体を用いて構成されており、その結晶欠陥に起因する光量ばらつきが不可避であって、これを用いる画像形成装置に印刷濃度ムラを生じてしまう。
In general, the light output of the LED in the light emitting state is determined by the drive current, and the exposure energy amount to the exposure unit can be adjusted by adjusting the drive current.
In general, a light-emitting element is formed using a compound semiconductor, and variations in the amount of light due to the crystal defects are unavoidable, resulting in uneven print density in an image forming apparatus using the light-emitting element.
そのため、前述した発光素子への駆動電流値を調整するため、発光素子に対応してメモリを設けて各素子の補正量を示すデータを格納しておき、格納したデータに基づいた駆動電流値により駆動することで光量ばらつきを補正する構成が公知である。 Therefore, in order to adjust the drive current value to the light emitting element described above, a memory is provided corresponding to the light emitting element, data indicating the correction amount of each element is stored, and the drive current value based on the stored data is determined. A configuration that corrects variations in the amount of light by driving is known.
発光素子としてＬＥＤを用いる場合の構成が特許文献２において開示されている。
特許文献２に記載の発光素子はＬＥＤであるが、ＬＥＤに代えて発光サイリスタを用いる構成が本出願人により開示されている（特許文献３、４、５）。
A configuration in the case where an LED is used as a light emitting element is disclosed in
Although the light emitting element described in
従来のＬＥＤヘッドに用いられるドライバＩＣチップにおいては、フリップフロップをカスケード接続して成るシフトレジスタの出力側に選択回路と出力バッファを設けており、ドライバＩＣチップをカスケード接続する場合に、
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ
を満足する必要があった。
ここで、ＴＣＬＫはクロック周期、ＴＦＦはフリップフロップの遅延時間、ＴＳＥＬは選択回路の遅延時間、ＴＤＯはデータ出力バッファの遅延時間、ＴＤＩはカスケード接続される後段ドライバＩＣチップのデータ入力バッファの遅延時間である。
In a driver IC chip used in a conventional LED head, a selection circuit and an output buffer are provided on the output side of a shift register formed by cascading flip-flops. When cascading driver IC chips,
T CLK > T FF + T SEL + T DO + T DI
It was necessary to satisfy.
Here, T CLK is the clock period, T FF is the delay time of the flip-flop, T SEL is the delay time of the selection circuit, T DO is the delay time of the data output buffer, and T DI is the data of the downstream driver IC chip connected in cascade. This is the delay time of the input buffer.
このように、従来のＬＥＤヘッドにおいては、
ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ
の合計値よりも短いクロック周期のもとではデータ転送を行うことができなかった。
Thus, in the conventional LED head,
T FF + T SEL + T DO + T DI
Data transfer could not be performed under a clock cycle shorter than the total value.
一方、ドライバＩＣチップを搭載するＬＥＤヘッドにおいては、ＬＥＤヘッドのコネクタ端子部（入力コネクタ部）における信号タイミングとして、クロック信号に対するデータ信号のタイミングを同期のとれたものとすることが望ましく、クロック信号に対するホールド時間として大きな値が要請されたりすると、データ転送用クロック信号の周期を短く、すなわちクロック信号の周波数を高くすることが困難となる。このようにクロック信号の周波数を高くすることができないために、データ転送レートが制約されている。
この結果、印刷データの転送に長時間を要することになり、プリンタでの印刷速度が制約されてしまうという課題があった。
On the other hand, in an LED head on which a driver IC chip is mounted, it is desirable to synchronize the timing of the data signal with respect to the clock signal as the signal timing at the connector terminal portion (input connector portion) of the LED head. When a large value is required as the hold time for the data transfer, it becomes difficult to shorten the cycle of the data transfer clock signal, that is, to increase the frequency of the clock signal. Since the frequency of the clock signal cannot be increased in this way, the data transfer rate is limited.
As a result, it takes a long time to transfer the print data, and there is a problem that the printing speed in the printer is restricted.
この課題を解決する構成として、本発明者によって特許文献６に下記の構成が開示されている。
特許文献６の構成においては、ドライバＩＣチップのカスケード接続において、初段ＩＣと２段目以降ＩＣとで、前述した遅延時間のうち、ＴＤＩを変更可能とすることで、ＬＥＤヘッドとして所望のホールド時間を満たしつつ、印刷データの転送の際のクロック周波数の最大値を増加させることを可能とした構成となっている。
As a configuration for solving this problem, the following configuration is disclosed in
In the configuration of
ところが、特許文献６の構成においては、印刷データの転送に先立って行われる補正データの転送においてセットアップ時間やホールド時間が未確定となってしまうことを防ぐ目的で、ＩＣ内に電源電圧投入を検知してリセットを行うパワーオンリセット回路を搭載する必要があった。
However, in the configuration of
上記したパワーオンリセットはＩＣ内に集積されたコンデンサへの電圧充電特性を用いてリセット時間を作成しているため、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバＩＣチップのチップ面積を小さくする上での大きな制約となっており、その解決が望まれていた。 Since the power-on reset described above creates a reset time using the voltage charging characteristics of the capacitor integrated in the IC, a large occupied area is inevitably required since a large value is required as the capacitance of the capacitor. This is a major limitation in reducing the chip area of the driver IC chip, and the solution has been desired.
以上のように、従来の駆動装置では、ドライバＩＣチップのチップ面積を小さくする上での制約があった。また、ＬＥＤ等の被駆動素子の増加に伴うヘッドの部品点数の増加を抑制することが困難であった。 As described above, the conventional driving device has a limitation in reducing the chip area of the driver IC chip. In addition, it is difficult to suppress an increase in the number of parts of the head due to an increase in driven elements such as LEDs.
以上、印刷データに応じてＬＥＤの列を駆動する駆動装置について説明したが、他の被駆動素子の列、例えば、ＬＥＤ以外の発光素子の列、サーマルプリンタで用いられる発熱抵抗体の列、表示装置における表示素子の列を、駆動データに応じて駆動する場合にも同様の駆動装置で駆動可能であり、同様の問題がある。 The drive device that drives the LED rows in accordance with the print data has been described above. However, other driven element rows, for example, rows of light emitting elements other than LEDs, rows of heating resistors used in thermal printers, displays Even when the display element columns in the device are driven in accordance with the drive data, they can be driven by the same drive device and have the same problem.
本発明のドライバＩＣチップは、
アレイを構成する被駆動素子を駆動する駆動回路と、
データ入力端子と、
前記被駆動素子を駆動するか否かを示す駆動データを転送するためのシフトレジスタと、
遅延回路と、
遅延時間データメモリ回路と
を有するドライバＩＣチップにおいて、
前記シフトレジスタは、複数のフリップフロップをカスケード接続して成り、
前記シフトレジスタの初段のフリップフロップのデータ入力端子は前記遅延回路を介してデータ入力端子に接続され、
前記遅延回路の遅延時間は、前記遅延時間データメモリ回路に格納されている遅延時間データに応じて制御され、
前記駆動データの転送に先立ち、前記遅延時間データが前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれ、
前記遅延時間データの転送に先立ち、固定値のデータが、前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする。
The driver IC chip of the present invention is
A drive circuit for driving driven elements constituting the array;
A data input terminal;
A shift register for transferring drive data indicating whether to drive the driven element;
A delay circuit;
In a driver IC chip having a delay time data memory circuit,
The shift register is formed by cascading a plurality of flip-flops,
The data input terminal of the first stage flip-flop of the shift register is connected to the data input terminal via the delay circuit,
The delay time of the delay circuit is controlled according to the delay time data stored in the delay time data memory circuit,
Prior to the transfer of the drive data, the delay time data is transferred by the shift register and written to the delay time data memory circuit,
Prior to the transfer of the delay time data, fixed value data is transferred by the shift register and written into the delay time data memory circuit.
本発明によれば、ドライバＩＣチップのチップ面積を小さくすることができる。 According to the present invention, the chip area of the driver IC chip can be reduced.
実施の形態１．
以下、本発明を電子写真プリンタで用いられるドライバＩＣチップに適用した場合について説明する。その場合、被駆動素子は発光素子であり、ドライバＩＣチップでは、被駆動素子を駆動すべきか否かを表す駆動データとして印刷データが送信される。
The case where the present invention is applied to a driver IC chip used in an electrophotographic printer will be described below. In this case, the driven element is a light emitting element, and the driver IC chip transmits print data as drive data indicating whether or not the driven element should be driven.
［電子写真プリンタの構成］
図１は実施の形態１の電子写真プリンタの制御系を示す。
図１に示すように、電子写真プリンタは、印刷制御部１を有する。印刷制御部１は、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成されており、プリンタの印刷部の内部に配設され、図示しない画像処理部を備えた上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
[Configuration of electrophotographic printer]
FIG. 1 shows a control system of the electrophotographic printer according to the first embodiment.
As shown in FIG. 1, the electrophotographic printer has a
上記の制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。
次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源２５をオンにし、現像部２７の帯電を行う。
When the printing instruction is received by the control signal SG1, the
Next, the development / transfer process motor (PM) 3 is rotated via the
そして、図示しないプリント用紙の有無（図示しない給紙部に用紙がセットされているかどうか）および種類が、それぞれ用紙残量センサ８及び用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。
用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送することができる。
The presence / absence of print paper (not shown) (whether paper is set in a paper feed unit (not shown)) and the type thereof are detected by the remaining
The paper feed motor (PM) 5 can be rotated in both directions via the
印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、これに応じて上位コントローラから送信されたビデオ信号ＳＧ２を受信する。
ビデオ信号ＳＧ２は、上位コントローラにおいてページ毎に編集され、印刷制御部１に送信される印刷データである。
印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データＨＤ−ＤＡＴＡ３〜０としてＬＥＤヘッド１９に送信される。
ＬＥＤヘッド１９は複数個のＬＥＤを含む。これらのＬＥＤは、それぞれ１ドット（ピクセル）の印刷のために設けられたものであり、直線に沿って配列されている。
The
The video signal SG2 is print data that is edited page by page in the host controller and transmitted to the
The video signal SG2 received by the
The
印刷制御部１は１ライン分のビデオ信号ＳＧ２を印刷データとして送出すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送出し（ＨＤ−ＬＯＡＤをＨｉｇｈにし）、送出された印刷データＨＤ−ＤＡＴＡ３〜０をＬＥＤヘッド１９内に保持させる。
印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持されている印刷データＨＤ−ＤＡＴＡ３〜０に基づいてＬＥＤを駆動させることができる。
When the
The
クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは、印刷データＨＤ−ＤＡＴＡ３〜０をＬＥＤヘッド１９に送信するためのものである。
クロック信号としては小振幅差動信号（ＬＶＤＳ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）が用いられる。
なお、特に明示する必要のない場合、上記の差動信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎを総称して、あるいはこれらのうちの一方を単に符号「ＨＤ−ＣＬＫ」、もしくは「ＨＤ−ＣＬＫＩ」で表す場合がある。
The clock signals HD-CLK-P and HD-CLK-N are for transmitting the print data HD-
A small amplitude differential signal (LVDS: Low Voltage Differential Signaling) is used as the clock signal.
Note that the differential signals HD-CLK-P and HD-CLK-N are generically named or one of them is simply referred to as “HD-CLK” or “HD- unless otherwise specified. It may be represented by “CLKI”.
また、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、ストローブ信号ＨＤ−ＳＴＢ−Ｎも印刷制御部１からＬＥＤヘッド１９に供給される。
さらにまた、印刷制御部１とＬＥＤヘッド１９とは電源線ＶＤＤ及びグランド線ＧＮＤで接続されている。
Further, the main scanning synchronization signal HD-HSYNC-N and the strobe signal HD-STB-N are also supplied from the
Furthermore, the
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、マイナス電位に帯電させられた図示しない感光ドラム上において電位の上昇したドットとして潜像化される。そして、現像部２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって感光ドラム上の各ドットに吸引され、トナー像（顕像）が形成される。
Transmission / reception of the video signal SG2 is performed for each print line. The information printed by the
その後、該トナー像は転写部２８に送られ、一方、転写信号ＳＧ４に応じて転写用高圧電源２６がオンとなり、プラスの高電圧を発生し、転写部２８は感光ドラムと転写部２８との間隔を通過する用紙上にトナー像を転写する。
Thereafter, the toner image is sent to the transfer unit 28, and on the other hand, the transfer high-
トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。画像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。
The sheet on which the toner image has been transferred is conveyed in contact with a fixing
印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写部２８を通過している間だけ転写用高圧電源２６からの電圧を転写部２８に印加する。印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像部２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。
各用紙について上記の動作が繰り返される。
In response to detection by the
The above operation is repeated for each sheet.
［ＬＥＤヘッドの構成］
次に、ＬＥＤヘッド１９について説明する。
[Configuration of LED head]
Next, the
本実施の形態１の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドを想定する。この場合、ＬＥＤの総数は４９９２であり、これを構成するために例えば図２に示すように、各々１９２個のＬＥＤを備えた２６個のＬＥＤアレイが直線状に配列されている。２６個のＬＥＤアレイに対応して２６個のドライバＩＣチップが設けられている。以下では、このドライバＩＣチップを単に「ドライバチップ」と言う。 In the description of the first embodiment, as an example, an LED head capable of printing on A4 size paper at a resolution of 600 dots per inch is assumed. In this case, the total number of LEDs is 4992, and for example, as shown in FIG. 2, for example, 26 LED arrays each having 192 LEDs are arranged in a straight line. 26 driver IC chips are provided corresponding to the 26 LED arrays. Hereinafter, this driver IC chip is simply referred to as “driver chip”.
図３はＬＥＤヘッドにおけるＬＥＤアレイとドライバチップとの接続の概略を示す。図３では図示の簡略化のため、２６個のＬＥＤアレイのうちの２個、具体的には１番目及び２番目のＬＥＤアレイＣＨＰ１、ＣＨＰ２と、これらに対応して配置された２個のドライバチップＤＩＣ１、ＤＩＣ２のみが示されている。言い換えると、第３番目乃至２６番目のＬＥＤアレイＣＨＰ３〜ＣＨＰ２６、及び３番目乃至２６番目のドライバチップＤＩＣ３〜ＤＩＣ２６は図示が省略されている。
ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６は、互いに同一の回路により構成され、ドライバチップＤＩＣ１〜ＤＩＣ２６は、互いに同一の回路により構成され、互いにカスケード接続されている。
なお、以下の説明において、すべてのドライバチップ当てはまる説明においては、符号ＤＩＣを用いることがある。同様に、すべてのＬＥＤアレイに当てはまる説明においては、符号ＣＨＰを用いることがある。
FIG. 3 schematically shows the connection between the LED array and the driver chip in the LED head. In FIG. 3, for simplification of illustration, two of the 26 LED arrays, more specifically, the first and second LED arrays CHP1 and CHP2, and two drivers arranged corresponding to them. Only the chips DIC1, DIC2 are shown. In other words, the third to 26th LED arrays CHP3 to CHP26 and the third to 26th driver chips DIC3 to DIC26 are not shown.
The LED arrays CHP1 to CHP26 are configured by the same circuit, and the driver chips DIC1 to DIC26 are configured by the same circuit and are cascade-connected to each other.
In the following description, the reference DIC may be used in the description applicable to all driver chips. Similarly, the description that applies to all LED arrays may use the symbol CHP.
ドライバチップＤＩＣ１〜ＤＩＣ２６により、ドライバチップの列３１が構成され、ＬＥＤアレイＣＨＰ１〜ＣＨＰ２６によりＬＥＤアレイの列３２が構成されている（図２）。
The driver chips DIC1 to DIC26 constitute a
各ＬＥＤアレイＣＨＰ内のすべての奇数番目のＬＥＤ（１０１、１０３、１０５、１０７など）のカソード同士が互いに接続され、すべての偶数番目のＬＥＤ（１０２、１０４、１０６、１０８など）のカソード同士が互いに接続され、互いに隣接して配置された２個のＬＥＤ（例えば１０１と１０２）のアノード端子同士が互いに接続されており、奇数番目のＬＥＤと偶数番目のＬＥＤとは時分割に駆動される。 The cathodes of all odd-numbered LEDs (101, 103, 105, 107, etc.) in each LED array CHP are connected to each other, and the cathodes of all even-numbered LEDs (102, 104, 106, 108, etc.) are connected to each other. The anode terminals of two LEDs (for example, 101 and 102) connected to each other and adjacent to each other are connected to each other, and the odd-numbered LEDs and the even-numbered LEDs are driven in a time division manner.
各ＬＥＤアレイＣＨＰには上記のように、１９２個のＬＥＤが含まれている。図３には、ＬＥＤアレイＣＨＰ１に設けられた１９２個のＬＥＤのうちのアレイの両端に位置する４個のＬＥＤが符号１０１〜１０４で示されている。同様に、ＬＥＤアレイＣＨＰ２に設けられた１９２個のＬＥＤのうちのアレイの両端に位置する４個のＬＥＤが符号１０５〜１０８で示されている。
Each LED array CHP includes 192 LEDs as described above. In FIG. 3, four LEDs located at both ends of the array among 192 LEDs provided in the LED array CHP <b> 1 are denoted by
２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６に対して、２個のＭＯＳ１０９、１１０が設けられている。これらのＭＯＳ１０９、１１０は大電流を流し得るパワーＭＯＳで構成され、それぞれ第１及び第２の共通スイッチを構成する。
ＭＯＳ１０９のドレーンは２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のすべての奇数番目のＬＥＤ（１０１、１０３、１０５、１０７等）のカソードに、具体的にはこれらを互いに接続したコモンカソード端子に接続され、ＭＯＳ１１０のドレーンは２６個のＬＥＤアレイＣＨＰ１〜ＣＨＰ２６のすべての偶数番目のＬＥＤ（１０２、１０４、１０６、１０８等）のカソード、具体的にはこれらを互いに接続したコモンカソード端子に接続されている。
ＭＯＳ１０９、１１０のソースはグランドに接続される。
Two
The drain of the
The sources of the
ＭＯＳ１０９のゲートは１番目のドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０のゲート端子は２番目のドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＭＯＳ１０９のゲートに供給される信号（スイッチ制御信号）ＫＤＲは符号ＯＤＤで示され、
ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＭＯＳ１１０のゲートに供給される信号（スイッチ制御信号）ＫＤＲは符号ＥＶＥＮで示されている。
The gate of the
A signal (switch control signal) KDR supplied from the switch control terminal KDR of the driver chip DIC1 to the gate of the
A signal (switch control signal) KDR supplied from the switch control terminal KDR of the driver chip DIC2 to the gate of the
ＯＤＤ信号は、奇数番目のＬＥＤを駆動するタイミングで出力され（Ｈｉｇｈとなり）、ＥＶＥＮ信号は、偶数番目のＬＥＤを駆動するタイミングで出力され（Ｈｉｇｈとなる）。
ＯＤＤ信号と、ＥＶＥＮ信号とで、パワーＭＯＳ１０９とパワーＭＯＳ１１０を異なるタイミングでオンさせることにより、奇数番目のＬＥＤと、偶数番目のＬＥＤを時分割駆動することができる。
The ODD signal is output at the timing of driving the odd-numbered LEDs (becomes High), and the EVEN signal is output at the timing of driving the even-numbered LEDs (becomes High).
By turning on the
図３に示す構成においては、印刷データＨＤ−ＤＡＴＡ３〜０のデータ線を４本とし、互いに隣接する８個のＬＥＤのうち、奇数番目の４個のＬＥＤ及び偶数番目の４個のＬＥＤのデータを１パルスのクロック信号毎に同時に（並行して）送出する構成としている。即ち、あるタイミングでは、上記の８個のＬＥＤのうち、奇数番目の４個のＬＥＤ（画素）に対するデータを同時に（並行して）送出し、別のタイミングでは偶数番目の４個のＬＥＤ（画素）に対するデータを同時に（並行して）送出することとしている。奇数番目のＬＥＤに対するデータの送出と、偶数番目のＬＥＤの対するデータの送出とは交互に、時分割的に行われる。
In the configuration shown in FIG. 3, there are four data lines of print data HD-
印刷制御部１から出力される印刷データＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、上記した４９９２ドット分のビットデータがドライバチップＤＩＣ１、ＤＩＣ２等の内部に設けられた、後述するシフトレジスタ中を順次転送される。
奇数番目のＬＥＤのためのデータの転送と偶数番目のＬＥＤのためのデータの転送とが時分割的に行われるため、２度に分けて２４９６ドット分ずつ転送される。
例えば、奇数番目の全ての（２４９６個の）ドット（ＬＥＤ）のためのドットデータが先に転送され、その後偶数番目の全ての（２４９６個）のドット（ＬＥＤ）のためのドットデータが転送される。
The print data HD-
Since the data transfer for the odd-numbered LEDs and the data transfer for the even-numbered LEDs are performed in a time-sharing manner, 2496 dots are transferred in two portions.
For example, dot data for all odd-numbered (2496) dots (LEDs) is transferred first, and then dot data for all even-numbered (2496) dots (LEDs) are transferred. The
具体的には、奇数番目のすべてのドットのドットデータ（印刷データ）の転送が終わり、シフトレジスタを構成する複数段のフリップフロップに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータは上記のフリップフロップにそれぞれ対応して設けられたラッチ回路にラッチされる。
奇数番目のすべてのドットのドットデータがラッチされた状態となると、ドットデータとストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、それぞれのＬＥＤが、対応する印刷データに応じて駆動される。
Specifically, when transfer of dot data (print data) of all odd-numbered dots is completed and the state is held in a plurality of stages of flip-flops constituting the shift register, the latch signal HD-LOAD is sent to the
When the dot data of all odd-numbered dots is latched, the respective LEDs are driven according to the corresponding print data by the dot data and the strobe signal HD-STB-N.
偶数番目のすべてのドットのドットデータ（印刷データ）の転送が終わり、シフトレジスタを構成する複数段のフリップフロップに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータは上記のフリップフロップにそれぞれ対応して設けられたラッチ回路にラッチされる。
偶数番目のすべてのドットのドットデータがラッチされた状態となると、ドットデータとストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、それぞれのＬＥＤが、対応する印刷データに応じて駆動される。
When transfer of dot data (print data) of all even-numbered dots is completed and the state is held in a plurality of flip-flops constituting the shift register, a latch signal HD-LOAD is input to the LED head 19 (HD -LOAD is set to High), and these dot data are latched by latch circuits provided corresponding to the flip-flops.
When the dot data of all the even-numbered dots is latched, the respective LEDs are driven according to the corresponding print data by the dot data and the strobe signal HD-STB-N.
基準電圧ＶｒｅｆはＬＥＤ駆動のための駆動電流値を指令するための電圧であって、ＬＥＤヘッド１９内に設けられた図示しない基準電圧発生回路により発生され、各ドライバチップの基準電圧端子ＶＲＥＦに供給される。
この基準電圧発生回路はレギュレータ回路を備え、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧Ｖｒｅｆは所定値のままとでき、ＬＥＤ駆動電流の低下は発生しない。
The reference voltage Vref is a voltage for instructing a driving current value for LED driving, and is generated by a reference voltage generating circuit (not shown) provided in the
This reference voltage generation circuit is equipped with a regulator circuit, and the reference voltage Vref can be kept at a predetermined value even in a situation where the power supply voltage drops momentarily as in the case of driving all LEDs on, and a decrease in the LED drive current occurs. do not do.
以上のような印刷の実行（印刷データの転送及び印刷データに基づくＬＥＤの駆動）に先立って、印刷データの転送に用いられるのと同じシフトレジスタを用いて補正データが転送され、メモリに格納されており、印刷データに基づくＬＥＤの駆動の際に、補正データに基づいて駆動電流値が補正される。 Prior to execution of printing as described above (transfer of print data and LED driving based on print data), correction data is transferred using the same shift register used for transfer of print data and stored in the memory. When the LED is driven based on the print data, the drive current value is corrected based on the correction data.
シフトレジスタで転送される補正データを、印刷データと同じ符号「ＨＤ−ＤＡＴＡ０〜３」で表す。同様に、シフトレジスタで転送される後述の固定値のデータをも、同じ符号「ＨＤ−ＤＡＴＡ０〜３」で表す。即ち、符号「ＨＤ−ＤＡＴＡ０〜３」は、シフトレジスタで転送されるデータを表すのに用いられる。
The correction data transferred by the shift register is represented by the same code “HD-
［ドライバチップ］
以下、ドライバチップについて詳細に説明する。
ＬＥＤヘッド１９内のドライバチップＤＩＣ１〜ＤＩＣ２６は、全て互いに同じ構成のものである。ドライバチップＤＩＣ１〜ＤＩＣ２６として同じ回路構成を有し、同じ製造プロセスで製造されたものを用いることにより、特性のばらつきを最小限にすることができる。
[Driver chip]
Hereinafter, the driver chip will be described in detail.
The driver chips DIC1 to DIC26 in the
図４はドライバチップＤＩＣ１〜ＤＩＣ２６のうちの一つの詳細な構成を示すブロック図である。
データ入力端子ＤＡＴＡＩ０〜３には、データＤＡＴＡ０〜３が入力される。
初段のドライバチップＤＩＣ１のデータ入力端子ＤＡＴＡＩ０〜３には、ＬＥＤヘッド１９への入力データＨＤ−ＤＡＴＡ０〜３が入力される。
初段以外の各段のドライバチップＤＩＣ１のデータ入力端子ＤＡＴＡＩ０〜３には、前段のドライバチップのデータ出力端子ＤＡＴＡＯ０〜３から出力されるデータＤＡＴＡ０〜３が入力される。
FIG. 4 is a block diagram showing a detailed configuration of one of the driver chips DIC1 to DIC26.
Data DATA0 to 3 are input to the data input terminals DATAI0 to DATAI3.
Input data HD-DATA0 to 3 for the
Data DATA0 to DATA3 output from the data output terminals DATAO0 to DATAO3 of the previous stage driver chip are input to the data input terminals DATAI0 to DATA3 of the driver chip DIC1 of each stage other than the first stage.
各段のドライバチップ内において、カスケード接続されたフリップフロップＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、４つの互いに並列的なシフトレジスタＳＦＲａ〜ＳＦＲｄを構成する。
シフトレジスタＳＦＲａ〜ＳＦＲｄは、クロック信号ＣＬＫで駆動されて転送を行う。
In each stage driver chip, cascade-connected flip-flops FFA1 to A25, FFB1 to B25, FFC1 to C25, and FFD1 to D25 constitute four mutually parallel shift registers SFRa to SFRd.
The shift registers SFRa to SFRd are driven by the clock signal CLK to perform transfer.
入力回路１４１は、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを入力とし、小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎをドライバチップ内部で用いられる論理振幅のクロック信号ＣＬＫに変換する。
The
バッファ回路（以下「バッファ」と言う）１４２は、入力回路１４１の出力信号を受けて、シフトレジスタＳＦＲａ〜ＳＦＲｄを駆動するためのクロック信号ＣＫを出力する。バッファ１４２は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
A buffer circuit (hereinafter referred to as “buffer”) 142 receives an output signal of the
遅延回路１４３〜１４６は、小振幅差動入力回路１４１、バッファ１４２等によるクロック信号に対する遅延に略等しい遅延時間をデータ信号に与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップへのクロック信号の供給とデータ信号（データ入力端子ＤＡＴＡＩ０〜３を介して入力されるデータ信号）の供給とが適切なタイミング（位相）関係を有することになるようにしている。
The
シフトレジスタＳＦＲａ〜ＳＲＦｄの最後の段のフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５以外のフリップフロップ、即ちフリップフロップＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、ＦＦＤ１〜Ｄ２４にそれぞれ対応してラッチ回路ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４が設けられている。これらのラッチ回路の群の全体により印刷データ保持回路が構成されている。
ラッチ回路ＬＴＡ１〜ＬＴＤ２４へのラッチは、ラッチ端子ＬＯＡＤに入力されるラッチ信号ＬＯＡＤ−Ｐによって制御される。
The latch circuits LTA1 corresponding to the flip-flops other than the flip-flops FFA25, FFB25, FFC25, and FFD25 at the last stage of the shift registers SFRa to SRFd, that is, the flip-flops FFA1 to A24, FFB1 to B24, FFC1 to C24, and FFD1 to D24, respectively. -LTA24, LTB1-LTB24, LTC1-LTC24, LTD1-LTD24 are provided. The entire group of these latch circuits constitutes a print data holding circuit.
Latching to the latch circuits LTA1 to LTD24 is controlled by a latch signal LOAD-P input to the latch terminal LOAD.
各ドライバチップ内に設けられた複数個のメモリ回路（ドット補正データメモリ回路）ＭＥＭには、対応するＬＥＤアレイ内のＬＥＤの光量ばらつき補正の補正データ（ドット補正データ）が格納される。
各メモリ回路ＭＥＭは、隣り合う１対のＬＥＤ、即ち奇数番目のＬＥＤと偶数番目のＬＥＤに対して設けられている。各メモリ回路ＭＥＭは、隣り合う１対のＬＥＤ（ドット）のそれぞれのドット補正データを格納し、２組のデータ出力端子Ｍｏ、Ｍｅから読み出し可能になっている。
各々１９２個のＬＥＤを持つＬＥＤアレイに対応する各ドライバチップ内には、９６個のメモリ回路ＭＥＭが設けられている。
ドット補正データはシフトレジスタＳＦＲａ〜ＳＦＲｄにより転送され、それぞれフリップフロップＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、ＦＦＤ１〜Ｄ２４に保持されているときに、対応するメモリ回路ＭＥＭに書き込まれる。
In a plurality of memory circuits (dot correction data memory circuits) MEM provided in each driver chip, correction data (dot correction data) for correcting light amount variation of LEDs in the corresponding LED array is stored.
Each memory circuit MEM is provided for a pair of adjacent LEDs, that is, an odd-numbered LED and an even-numbered LED. Each memory circuit MEM stores dot correction data of a pair of adjacent LEDs (dots) and can be read from two sets of data output terminals Mo and Me.
96 memory circuits MEM are provided in each driver chip corresponding to an LED array having 192 LEDs each.
The dot correction data is transferred by the shift registers SFRa to SFRd, and is written in the corresponding memory circuit MEM when held in the flip-flops FFA1 to A24, FFB1 to B24, FFC1 to C24, and FFD1 to D24, respectively.
メモリ回路ＭＥＭに格納されたドット補正データは、ＬＥＤの駆動の際に読み出されて、ＬＥＤの駆動電流の補正に利用される。
各メモリ回路ＭＥＭは、対応するフリップフロップのＱ端子（データ出力端子）に接続された入力端子ＭＤと、奇数番目のＬＥＤのための補正データを出力する出力端子の組Ｍｏと、偶数番目のＬＥＤの補正データを出力するための出力端子の組Ｍｅとを有する。
The dot correction data stored in the memory circuit MEM is read when the LED is driven, and is used for correcting the LED drive current.
Each memory circuit MEM includes an input terminal MD connected to a Q terminal (data output terminal) of a corresponding flip-flop, an output terminal set Mo that outputs correction data for odd-numbered LEDs, and an even-numbered LED. Output terminal set Me for outputting the correction data.
各ドライバチップ内のメモリ回路（チップ補正データメモリ回路）ＭＣＭには、チップ補正データＨｃが格納されている。チップ補正データＨｃは、対応するＬＥＤアレイのための光量補正データもしくは当該ドライバチップの固有データである。
チップ補正データはシフトレジスタＳＦＲｄにより転送され、該データがフリップフロップＦＦＤ２５に保持されているときに、メモリ回路ＭＣＭに書き込まれる。
メモリ回路ＭＣＭに格納されたチップ補正データは、ＬＥＤの駆動の際に読み出されて、ＬＥＤの駆動電流の補正に利用される。
メモリ回路ＭＣＭは、フリップフロップＦＦＤ２５のＱ端子に接続された入力端子ＭＤと、チップ補正データを出力する出力端子の組Ｍｃとを有する。
Chip correction data Hc is stored in a memory circuit (chip correction data memory circuit) MCM in each driver chip. The chip correction data Hc is light amount correction data for the corresponding LED array or unique data of the driver chip.
The chip correction data is transferred by the shift register SFRd, and is written into the memory circuit MCM when the data is held in the flip-flop FFD25.
The chip correction data stored in the memory circuit MCM is read when the LED is driven, and is used for correcting the LED drive current.
The memory circuit MCM has an input terminal MD connected to the Q terminal of the flip-flop FFD25, and an output terminal set Mc that outputs chip correction data.
メモリ回路（遅延時間データメモリ回路）ＭＤＭには、同じドライバチップ内の遅延回路１４３〜１４６の遅延時間を選択するための遅延時間データＨｄが記憶される。遅延時間データＨｄは、シフトレジスタＳＦＲｃを介して転送され、該データＨｄがフリップフロップＦＦＣ２５に保持されているときに、メモリ回路ＭＤＭに書き込まれる。メモリ回路ＭＤＭに格納されている遅延時間データＨｄは、遅延時間選択信号ＤＬとして、遅延回路１４３〜１４６の遅延時間選択端子ＳＸに供給される。
The memory circuit (delay time data memory circuit) MDM stores delay time data Hd for selecting the delay times of the
メモリ回路（スイッチ制御データメモリ回路）ＭＯＥには、同じドライバチップのスイッチ制御端子ＫＤＲから出力されるスイッチ制御信号の値を決めるためのデータ（スイッチ制御データ）Ｈｋが格納される。メモリ回路ＭＯＥに格納されたスイッチ制御データＨｋは、印刷データに基づきＬＥＤを駆動する際に読み出されて、スイッチ制御信号の生成に利用される。
メモリ回路ＭＯＥのデータ入力端子は、フリップフロップＦＦＢ２５のＱ端子に接続されており、スイッチ制御データＨｋは、シフトレジスタＳＦＲｂを介して転送され、該データＨｋがフリップフロップＦＦＢ２５に保持されているときに、メモリ回路ＭＯＥに書き込まれる。
The memory circuit (switch control data memory circuit) MOE stores data (switch control data) Hk for determining the value of the switch control signal output from the switch control terminal KDR of the same driver chip. The switch control data Hk stored in the memory circuit MOE is read when driving the LED based on the print data, and is used to generate a switch control signal.
The data input terminal of the memory circuit MOE is connected to the Q terminal of the flip-flop FFB25, and the switch control data Hk is transferred via the shift register SFRb, and the data Hk is held in the flip-flop FFB25. Are written in the memory circuit MOE.
９６個のメモリ回路ＭＥＭに対応して、９６個のマルチプレクサ回路ＭＵＸが設けられている。各マルチプレクサ回路ＭＵＸは、ＬＥＤの駆動の際、対応するメモリ回路ＭＥＭの２組の出力端子Ｍｏ、Ｍｅから読み出される２組の補正データＨｏ、Ｈｅを２組の入力端子Ｘｏ、Ｘｅで受けて、そのいずれかを選択して１組の出力端子ＸＱから出力する。 Corresponding to the 96 memory circuits MEM, 96 multiplexer circuits MUX are provided. Each multiplexer circuit MUX receives two sets of correction data Ho and He read from the two sets of output terminals Mo and Me of the corresponding memory circuit MEM at the time of driving the LEDs at the two sets of input terminals Xo and Xe, One of them is selected and output from one set of output terminals XQ.
９６個のマルチプレクサ回路ＭＵＸに対応し、かつ９６個ラッチ回路ＬＴＡ１〜ＬＴＤ２４に対応して、９６個のＬＥＤ駆動回路ＤＲＶが設けられている。
各ＬＥＤ駆動回路ＤＲＶは、対応するラッチ回路からの印刷データ（点滅データ）と、対応するマルチプレクサ回路ＭＵＸから供給される補正データとに基づいて、ＬＥＤの駆動電流を出力する。
96 LED drive circuits DRV are provided corresponding to 96 multiplexer circuits MUX and 96 latch circuits LTA1 to LTD24.
Each LED drive circuit DRV outputs an LED drive current based on print data (flashing data) from the corresponding latch circuit and correction data supplied from the corresponding multiplexer circuit MUX.
抵抗１５１は、ストローブ端子ＳＴＢと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。 The resistor 151 is connected between the strobe terminal STB and the power supply VDD to form a pull-up element.
ＮＡＮＤ回路１５４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ラッチ端子ＬＯＡＤに入力されるラッチ信号ＬＯＡＤ−Ｐがそれぞれインバータ回路（以下「インバータ」と言う）１５２、１５３を介して入力され、ＬＥＤ駆動回路ＤＲＶによるＬＥＤの駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを生成する。
駆動タイミング信号ＤＳＴは、ストローブ信号ＨＤ−ＳＴＢ−Ｎとラッチ信号ＬＯＡＤ−ＰがともにＬｏｗのときに、Ｌｏｗとなり、このときＬＥＤ駆動回路ＤＲＶにより、ＬＥＤが駆動される。
In the
The drive timing signal DST is Low when both the strobe signal HD-STB-N and the latch signal LOAD-P are Low. At this time, the LED is driven by the LED drive circuit DRV.
第１の制御回路（メモリ制御回路）ＣＴＲ１は、シフトレジスタで転送されたデータをメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込む際に、書き込み指令信号（メモリセル選択信号Ｗ０〜Ｗ３、及びイネーブル信号Ｅ１、Ｅ２）を発生する。
イネーブル信号Ｅ１は、メモリ回路ＭＥＭにおいて、奇数番目のドットのための補正データの書き込みの許可に用いられる。イネーブル信号Ｅ２は、メモリ回路ＭＥＭにおいて、偶数番目のドットのための補正データの書き込みの許可に用いられる。
イネーブル信号Ｅ１は、メモリ回路ＭＣＭにおいて、補正データの書き込みの許可に用いられる。
イネーブル信号Ｅ２は後述のように、選択回路ＳＥＬの制御にも用いられる。
メモリセル選択信号Ｗ０〜Ｗ３は、メモリ回路ＭＥＭ及びＭＣＭにおいて、メモリセルの選択に用いられる。
イネーブル信号Ｅ１及びメモリセル選択信号Ｗ３は、メモリ回路ＭＤＭ及びＭＯＥにおける書き込みの許可に用いられる。
When the first control circuit (memory control circuit) CTR1 writes the data transferred by the shift register to the memory circuits MEM, MCM, MDM, and MOE, the write command signal (memory cell selection signals W0 to W3 and enable) Signals E1, E2) are generated.
The enable signal E1 is used for permitting writing of correction data for odd-numbered dots in the memory circuit MEM. The enable signal E2 is used in the memory circuit MEM to permit writing of correction data for even-numbered dots.
The enable signal E1 is used to permit writing of correction data in the memory circuit MCM.
The enable signal E2 is also used for controlling the selection circuit SEL, as will be described later.
Memory cell selection signals W0 to W3 are used for memory cell selection in the memory circuits MEM and MCM.
The enable signal E1 and the memory cell selection signal W3 are used to permit writing in the memory circuits MDM and MOE.
第２の制御回路（マルチプレクサ制御回路）ＣＴＲ２は、マルチプレクサ回路ＭＵＸに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号Ｓ１Ｎ、Ｓ２Ｎを発生する。 The second control circuit (multiplexer control circuit) CTR2 generates data selection signals S1N and S2N of data for odd-numbered dots and data for even-numbered dots for the multiplexer circuit MUX.
第３の制御回路（共通スイッチ制御回路）ＣＴＲ３は、メモリ回路ＭＯＥに格納されているスイッチ制御データＨｋに基づいてスイッチ制御信号ＫＤＲを生成する。
第１段のドライバチップＤＩＣ１では、共通スイッチ制御回路ＣＴＲ３により制御信号ＯＤＤが生成され、スイッチ制御端子ＫＤＲから出力される。
第２段のドライバチップＤＩＣ２では、共通スイッチ制御回路ＣＴＲ３により、制御信号ＥＶＥＮが生成され、スイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ３〜ＤＩＣ２６のスイッチ制御端子ＫＤＲは開放とされている。
The third control circuit (common switch control circuit) CTR3 generates a switch control signal KDR based on the switch control data Hk stored in the memory circuit MOE.
In the first-stage driver chip DIC1, the control signal ODD is generated by the common switch control circuit CTR3 and output from the switch control terminal KDR.
In the second-stage driver chip DIC2, the control signal EVEN is generated by the common switch control circuit CTR3 and output from the switch control terminal KDR.
The switch control terminals KDR of the driver chips DIC3 to DIC26 are open.
制御電圧発生回路ＡＤＪは、基準電圧端子ＶＲＥＦに入力された基準電圧Ｖｒｅｆを受けて、ＬＥＤ駆動のための制御電圧Ｖｃｏｎｔを発生する。
制御電圧Ｖｃｏｎｔの値は、メモリ回路ＭＣＭの端子Ｍｃを介して供給される補正データに基づいて調整される。
The control voltage generation circuit ADJ receives the reference voltage Vref input to the reference voltage terminal VREF and generates a control voltage Vcont for driving the LED.
The value of the control voltage Vcont is adjusted based on correction data supplied via the terminal Mc of the memory circuit MCM.
ドライバチップのデータ入力端子ＤＡＴＡＩ０は遅延回路１４３を介して初段のフリップフロップＦＦＡ１のＤ端子（データ入力端子）に接続されている。
第２４段フリップフロップＦＦＡ２４のＱ端子及び第２５段のフリップフロップＦＦＡ２５のＱ端子は選択回路ＳＥＬの入力端子Ａ０及びＢ０に接続され、これらの入力端子Ａ０及びＢ０に対応する出力端子Ｙ０はバッファ回路（バッファ）１４７を介してドライバチップのデータ出力端子ＤＡＴＡＯ０に接続されている。
The data input terminal DATAI0 of the driver chip is connected to the D terminal (data input terminal) of the flip-flop FFA1 at the first stage via the
The Q terminal of the 24th stage flip-flop FFA24 and the Q terminal of the 25th stage flip-flop FFA25 are connected to the input terminals A0 and B0 of the selection circuit SEL, and the output terminal Y0 corresponding to these input terminals A0 and B0 is a buffer circuit. (Buffer) 147 is connected to the data output terminal DATAO0 of the driver chip.
同様に、ドライバチップのデータ入力端子ＤＡＴＡＩ１〜１３は遅延回路１４４〜１４６を介してフリップフロップＦＦＢ１〜Ｄ１のＤ端子にそれぞれ接続されている。
そして、フリップフロップＦＦＢ２４及びＦＦＢ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ１、Ｂ１に接続され、フリップフロップＦＦＣ２４及びＦＦＣ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ２、Ｂ２に接続され、フリップフロップＦＦＤ２４及びＦＦＤ２５のＱ端子は、選択回路ＳＥＬの入力端子Ａ３、Ｂ３に接続されている。
さらに、入力端子Ａ１、Ｂ１に対応する出力端子Ｙ１、入力端子Ａ２、Ｂ２に対応する出力端子Ｙ２、及び入力端子Ａ３、Ｂ３に対応する出力端子Ｙ３はそれぞれバッファ回路（バッファ）１４８〜１５０を介してドライバチップのデータ出力端子ＤＡＴＡＯ１〜３に接続されている。
Similarly, the data input terminals DATAI1 to DATAI13 of the driver chip are connected to the D terminals of the flip-flops FFB1 to D1 via the
The Q terminals of the flip-flops FFB24 and FFB25 are connected to the input terminals A1 and B1 of the selection circuit SEL, and the Q terminals of the flip-flops FFC24 and FFC25 are connected to the input terminals A2 and B2 of the selection circuit SEL. The Q terminals of the
Further, the output terminal Y1 corresponding to the input terminals A1 and B1, the output terminal Y2 corresponding to the input terminals A2 and B2, and the output terminal Y3 corresponding to the input terminals A3 and B3 are respectively connected via buffer circuits (buffers) 148 to 150. Are connected to the data output terminals DATAO1 to DATAO3 of the driver chip.
従って、フリップフロップＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、それぞれ２５段のフリップフロップを備えたシフトレジスタＳＦＲａ〜ＳＦＲｄを構成しており、選択回路ＳＥＬによりシフト段数を２４段と２５段のいずれかに切り替えることができる。 Accordingly, the flip-flops FFA1 to A25, FFB1 to B25, FFC1 to C25, and FFD1 to D25 constitute shift registers SFRa to SFRd each having 25 stages of flip-flops, and the number of shift stages is 24 by the selection circuit SEL. And 25 levels can be switched.
選択回路ＳＥＬは、イネーブル信号Ｅ２によって制御されて上記の選択動作を行う。即ち、イネーブル信号Ｅ２がＨｉｇｈのときは、入力端子Ｂ０〜Ｂ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ〜ＳＦＲｄを２５段のシフトレジスタとして動作させ、イネーブル信号Ｅ２がＬｏｗのときは、入力端子Ａ０〜Ａ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ〜ＳＦＲｄを２４段のシフトレジスタとして動作させる。
例えば、印刷データの転送の際は、２４段のシフトレジスタとして動作させ、補正データの転送の際は、２５段のシフトレジスタと動作させる。
The selection circuit SEL performs the above selection operation under the control of the enable signal E2. That is, when the enable signal E2 is High, the input terminals B0 to B3 are connected to the output terminals Y0 to Y3 so that the shift registers SFRa to SFRd are operated as a 25-stage shift register, and when the enable signal E2 is Low. The input terminals A0 to A3 are connected to the output terminals Y0 to Y3, and the shift registers SFRa to SFRd are operated as a 24-stage shift register.
For example, when transferring print data, it operates as a 24-stage shift register, and when transferring correction data, it operates with a 25-stage shift register.
カスケード接続された２６段のドライバチップのうちの最後の段以外の段のドライバチップＤＩＣｉ（ｉは１から２５のいずれか）のデータ出力端子ＤＡＴＡＯ０〜３は、次段のドライバチップＤＩＣ（ｉ＋１）のデータ入力端子ＤＡＴＡＩ０〜３にそれぞれ接続されている。
従って、ドライバチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＡ１〜Ａ２５は、印刷制御部１から初段のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタを構成する。
The data output terminals DATAO0 to DATAO3 of the driver chip DICi (i is any one of 1 to 25) other than the last stage among the 26 stages of cascade-connected driver chips are connected to the driver chip DIC (i + 1) of the next stage. Are connected to the data input terminals DATAI0 to DATA3.
Accordingly, the flip-flops FFA1 to A25 of the driver chips DIC1 to DIC26 shift the data signal HD-DATA0 input from the
同様に、ドライバチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５は、印刷制御部１から初段のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ１〜３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタをそれぞれ構成する。
Similarly, the flip-flops FFB1 to B25, FFC1 to C25, and FFD1 to D25 of the driver chips DIC1 to DIC26 synchronize the data signals HD-DATA1 to 3 input from the
ここで各ドライバチップの入力部に遅延回路１４３〜１４６を設ける必要性につき、より詳しく述べる。
遅延回路１４３〜１４６を設けず、代わりに遅延時間を持たないバッファを設けた場合には、小振幅差動入力回路１４１とバッファ１４２等による信号遅延の合計値が上記のバッファ（遅延回路１４３〜１４６の代わりに設けたもの）の遅延時間よりも大きくなる。
Here, the necessity of providing the
When the
このような構成においては、データ信号を、ドライバチップのデータ入力端子ＤＡＴＡＩ０〜３に、クロック端子（ＣＬＫＰ、ＣＬＫＮ）の信号の有効な信号遷移（いまの場合ではクロックの立下りエッジ）に対して、所定のセットアップ時間とホールド時間とを与えて入力した場合、フリップフロップＦＦＡ１〜Ｄ１においては、クロック信号よりもデータ信号の方が早めに到達することになる。
このような状況においては、フリップフロップのＤ端子から見ると、セットアップ時間が増加し、ホールド時間が減少する側にタイミングのずれが生じる。
In such a configuration, the data signal is transferred to the data input terminals DATAI0 to DATAI3 of the driver chip with respect to an effective signal transition (in this case, the falling edge of the clock) of the signal of the clock terminal (CLKP, CLKN). When a predetermined setup time and hold time are given and input, the data signal arrives earlier than the clock signal in the flip-flops FFA1 to D1.
In such a situation, when viewed from the D terminal of the flip-flop, the setup time increases and the timing shifts on the side where the hold time decreases.
このようなタイミングのずれによる誤動作を防止するためには、印刷制御部１の側で予めクロック信号（ＣＬＫＰ、ＣＬＫＮ）に対してデータ入力端子（ＤＡＴＡＩ０〜３）側に遅延時間を与えておく必要がある。しかし、上記の遅延時間はドライバチップの製造ばらつき等により異なるので、印刷制御部１の側で適切な値を予め設定することは困難である。
In order to prevent such malfunction due to timing shift, it is necessary to give a delay time to the data input terminals (DATAI0 to DATAI) in advance with respect to the clock signals (CLKP, CLKN) on the
そこで、ドライバチップの製造ばらつきに起因するタイミングのずれが発生しないように、クロック信号の遅延時間に応じた遅延時間をデータ信号の側にも与えることが行われる。
このようにすることで、クロック信号の遅延時間がドライバチップの製造ばらつきにより変動したとしても、データ信号側の遅延時間も同じ程度に変動することが期待できるので、ドライバチップのクロック端子とデータ入力端子に生じるタイミングのずれは相殺可能になる。
Therefore, a delay time corresponding to the delay time of the clock signal is also given to the data signal side so as not to cause a timing shift due to manufacturing variation of the driver chip.
In this way, even if the delay time of the clock signal fluctuates due to manufacturing variations in the driver chip, the delay time on the data signal side can be expected to fluctuate to the same extent. Timing deviations occurring at the terminals can be canceled out.
［遅延回路１４３〜１４６］
図４の遅延回路１４３〜１４６は、互いに同じ構成を有する。図５は、図４で示した遅延回路１４３〜１４６として用いられる遅延回路を示す。
図５に示される遅延回路は、インバータ回路（インバータ）１７１〜１７９と、ＡＮＤ回路１８０、１８１と、ＯＲ回路１８２とを有する。
[Delay
The
The delay circuit shown in FIG. 5 includes inverter circuits (inverters) 171 to 179, AND
インバータ１７１〜１７７は直列に接続されている。
１段目のインバータ１７１の入力端子は遅延回路の入力端子Ｄａに接続され、１段目〜６段目のインバータ１７１〜１７６の出力端子はそれぞれ次段のインバータ１７２〜１７７の入力端子に接続されている。
インバータ１７９の入力端子は遅延時間選択端子ＳＸに接続されている。
ＡＮＤ回路１８０の第１の入力端子はインバータ１７７の出力端子に接続され、ＡＮＤ回路１８０の第２の入力端子は遅延時間選択端子ＳＸに接続されている。
ＡＮＤ回路１８１の第１の入力端子はインバータ１７１の出力端子に接続され、ＡＮＤ回路１８１の第２の入力端子はインバータ１７９の出力端子に接続されている。
ＯＲ回路１８２の第１の入力端子はＡＮＤ回路１８０の出力端子に接続され、ＯＲ回路１８２の第２の入力端子はＡＮＤ回路１８１の出力端子に接続され、ＯＲ回路１８２の出力端子はインバータ１７８を介して遅延回路の出力端子Ｄｙと接続されている。
The
The input terminal of the
The input terminal of the
The first input terminal of the AND
The first input terminal of the AND
The first input terminal of the
遅延時間選択端子ＳＸは、遅延時間選択信号ＤＬＹを受けるように接続されている。
遅延時間選択信号ＤＬＹがＨｉｇｈであると、ＡＮＤ回路１８０はインバータ１７７の出力を通過させ、ＡＮＤ回路１８１はインバータ１７１の出力を阻止する。従って、遅延回路１４３の遅延時間は、インバータ１７１〜１７７における遅延時間の合計となり、比較的長い時間となる。
遅延時間選択信号ＤＬＹがＬｏｗであると、ＡＮＤ回路１８１はインバータ１７１の出力を通過させ、ＡＮＤ回路１８０はインバータ１７７の出力を阻止する。従って、遅延回路１４３の遅延時間は、インバータ１７１における遅延時間に相当するものとなり、比較的短い時間となる。
The delay time selection terminal SX is connected to receive the delay time selection signal DLY.
When the delay time selection signal DLY is High, the AND
When the delay time selection signal DLY is Low, the AND
インバータ１７９、ＡＮＤ回路１８０、１８１及びＯＲ回路１８２により、遅延時間選択信号ＤＬＹに応じて、インバータ１７１の出力とインバータ１７７のいずれか選択する選択回路が構成されている。
なお、直列接続されたインバータの数は図示の例のように７に限らず、２以上の整数であれば良い。また、図示の例では７番目のインバータ１７７の出力と、１番目のインバータ１７１の出力のいずれかを選択することとしているが、要するに、直列接続されたインバータの数がＰ個である場合に、Ｐ番目のインバータの出力と、Ｑ番目（ＱはＰよりも小さい整数）のインバータの出力のいずれかを選択することとすれば良い。
The
The number of inverters connected in series is not limited to 7 as in the illustrated example, and may be an integer of 2 or more. In the illustrated example, either the output of the
なお、インバータ１７１〜１７７の代わりに、バッファ回路を用いても良い。要するに、入力端子と出力端子との間に遅延時間を有する回路であれば良い。
Note that a buffer circuit may be used instead of the
［メモリ回路ＭＥＭ］
図６は図４のメモリ回路ＭＥＭの構成例を示す。
本実施の形態１の構成においては、ドット補正データは４ビットから成り、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行うものとする。
[Memory circuit MEM]
FIG. 6 shows a configuration example of the memory circuit MEM of FIG.
In the configuration of the first embodiment, the dot correction data is composed of 4 bits, and the light amount correction is performed by adjusting the LED drive current in 16 steps for each dot.
図６に示されるメモリ回路ＭＥＭは、第１のメモリセル回路２１１と、第２のメモリセル回路２１２と、バッファ回路（バッファ）２２１と、インバータ回路（インバータ）２２２と、補正データ入力端子ＭＤと、イネーブル端子Ｅ１、Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、補正データ出力端子の組Ｍｏ、Ｍｅとを備えている。
第１及び第２のメモリセル回路２１１及び２１２は、互いに隣接する２個のＬＥＤ（２ドット）のための補正データを記憶する。即ち、第１のメモリセル回路２１１は、奇数番目のドットのための補正データを格納する。第２のメモリセル回路２１２は、偶数番目のドットのための補正データを格納する。
The memory circuit MEM shown in FIG. 6 includes a first
The first and second
補正データ入力端子ＭＤは、対応するフリップフロップのＱ端子に接続され、当該フリップフロップからドット補正データＨｏ又はＨｅを受ける。イネーブル端子Ｅ１、Ｅ２には、メモリ制御回路ＣＴＲ１からのイネーブル信号Ｅ１、Ｅ２がそれぞれ入力される。メモリセル選択端子Ｗ０〜Ｗ３には、メモリ制御回路ＣＴＲ１からのメモリセル選択信号Ｗ０〜Ｗ３が、それぞれ入力される。 The correction data input terminal MD is connected to the Q terminal of the corresponding flip-flop, and receives dot correction data Ho or He from the flip-flop. Enable signals E1 and E2 from the memory control circuit CTR1 are input to the enable terminals E1 and E2, respectively. Memory cell selection signals W0 to W3 from the memory control circuit CTR1 are input to the memory cell selection terminals W0 to W3, respectively.
補正データ出力端子の組Ｍｏ（端子Ｍｏ０〜Ｍｏ３から成る）は、奇数番目ドットのための補正データＨｏ（４ビットのデータＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０から成る）を出力する。
補正データ出力端子の組Ｍｅ（端子Ｍｅ０〜Ｍｅ３から成る）は、偶数番目ドットのための補正データＨｅ（４ビットのデータＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０から成る）を出力する。
A correction data output terminal set Mo (consisting of terminals Mo0 to Mo3) outputs correction data Ho (consisting of 4-bit data Ho3, Ho2, Ho1, and Ho0) for odd-numbered dots.
A set Me of correction data output terminals (consisting of terminals Me0 to Me3) outputs correction data He (consisting of 4-bit data He3, He2, He1, He0) for even-numbered dots.
バッファ２２１は、補正データ入力端子ＭＤを介して入力される補正データを受け、インバータ２２２は、バッファ２２１の出力を受け、これと相補的なデータ信号を発生する。
バッファ２２１の出力端子は、インバータ２２２の入力端子に接続されているのみならず、ＮＭＯＳ２３１、２３５、２３９、２４３の第１の主端子（ソース、ドレーンの一方）に接続されている。インバータ２２２の出力端子はＮＭＯＳ２３４、２３８、２４２、２４６の第１の主端子に接続されている。
The
The output terminal of the
ＮＭＯＳ２３１、２３５、２３９、２４３、２３４、２３８、２４２、２４６の第２の主端子（ソース、ドレーンの他方）は、ＮＭＯＳ２３２、２３６、２４０、２４４、２３３、２３７、２４１、２４５の第１の主端子と接続されている。即ち、ＮＭＯＳ２３１とＮＭＯＳ２３２、ＮＭＯＳ２３５とＮＭＯＳ２３６、ＮＭＯＳ２３９とＮＭＯＳ２４０、ＮＭＯＳ２４３とＮＭＯＳ２４４、ＮＭＯＳ２３４とＮＭＯＳ２３３、ＮＭＯＳ２３８とＮＭＯＳ２３７、ＮＭＯＳ２４２とＮＭＯＳ２４１、ＮＭＯＳ２４６とＮＭＯＳ２４５が互いに直列に接続されている。
The second main terminals (the other of the source and the drain) of the
そして、インバータ回路（インバータ）２２３の出力及びインバータ回路（インバータ）２２４の入力がＮＭＯＳ２３２の第２の主端子に接続され、インバータ２２３の入力及びインバータ２２４の出力がＮＭＯＳ２３３の第２の主端子に接続されている。
このようにして、インバータ２２３及び２２４は各々の出力が他方の入力に接続されて、メモリセルを構成している。
The output of the inverter circuit (inverter) 223 and the input of the inverter circuit (inverter) 224 are connected to the second main terminal of the
In this way, the
同様に、インバータ回路（インバータ）２２５及び２２６、インバータ回路（インバータ）２２７及び２２８、インバータ回路（インバータ）２２９及び２３０も、それぞれＮＭＯＳ２３６及び２３７、ＮＭＯＳ２４０及び２４１、ＮＭＯＳ２４４及び２４５の第２の主端子間に接続され、各々の出力が他方の入力に接続されて、メモリセルを構成している。
Similarly, inverter circuits (inverters) 225 and 226, inverter circuits (inverters) 227 and 228, and inverter circuits (inverters) 229 and 230 are also connected between the second main terminals of
ＮＭＯＳ２３２、２３３のゲート（制御端子）は、メモリセル選択端子Ｗ０に接続されている。ＮＭＯＳ２３６、２３７のゲートは、メモリセル選択端子Ｗ１に接続されている。ＮＭＯＳ２４０、２４１のゲートは、メモリセル選択端子Ｗ２に接続されている。ＮＭＯＳ２４４、２４５のゲートは、メモリセル選択端子Ｗ３に接続されている。
The gates (control terminals) of the
イネーブル端子Ｅ１はＮＭＯＳ２３１、２３４、２３５、２３８、２３９、２４２、２４３、２４６のゲートに接続されている。インバータ２２３、２２５、２２７、２２９の出力は、それぞれ補正データ出力端子Ｍｏ０、Ｍｏ１、Ｍｏ２及びＭｏ３に接続されている。
The enable terminal E1 is connected to the gates of
以上第１のメモリセル回路２１１について説明したが、第２のメモリセル回路２１２にも同様の構成されている。但し、イネーブル信号Ｅ１の代わりにイネーブル信号Ｅ２がＭＯＳのゲートに供給され、補正データＭｏ０〜Ｍｏ３の代わりに補正データＭｅ０〜Ｍｅ３が出力される。
Although the first
［メモリ回路ＭＣＭ］
メモリ回路ＭＣＭは、例えば図６に示されるメモリ回路ＭＥＭのうちの第１のメモリセル回路２１１、バッファ２２１、及びインバータ２２２、及びこれらに接続された端子と同じもので構成することができる。但し、メモリ回路ＭＥＭの第１のメモリセル回路２１１の出力端子が符号Ｍｏ（Ｍｏ３〜Ｍｏ０）で示されているのに対し、メモリ回路ＭＣＭの出力端子は符号Ｍｃ（Ｍｃ３〜Ｍｃ０）で示されるものとなる。
メモリ回路ＭＣＭにおけるデータの書込み、読み出しはイネーブル信号Ｅ１により制御される。
メモリ回路ＭＣＭにおけるメモリセルの選択は、メモリ回路ＭＥＭの場合と同じく、メモリセル選択信号Ｗ３〜Ｗ０で行われる。メモリ回路ＭＣＭに記憶されるチップ補正データＨｃは４ビットのデータＨｃ３〜Ｈｃ０から成り、これらのデータはそれぞれ出力端子Ｍｃ３〜Ｍｃ０から出力される。
[Memory circuit MCM]
The memory circuit MCM can be configured by, for example, the same one as the first
Writing and reading of data in the memory circuit MCM is controlled by an enable signal E1.
Selection of the memory cell in the memory circuit MCM is performed by the memory cell selection signals W3 to W0 as in the case of the memory circuit MEM. The chip correction data Hc stored in the memory circuit MCM is composed of 4-bit data Hc3 to Hc0, and these data are output from the output terminals Mc3 to Mc0, respectively.
［メモリ回路ＭＤＭ］
メモリ回路ＭＤＭは図７に示されるように、ＡＮＤ回路２６１とラッチ回路２６２とを有する。ＡＮＤ回路２６１の第１及び第２の入力端子は、メモリ制御回路ＣＴＲ１から出力されるイネーブル信号Ｅ１及びメモリセル選択信号Ｗ３と接続されている。ラッチ回路２６２のＤ入力はフリップフロップＦＦＣ２５のＱ端子と接続され、Ｇ入力はＡＮＤ回路２６１の出力と接続されている。
遅延時間データＨｄは、シフトレジスタＳＦＲｃを介して転送され、該データＨｄがフリップフロップＦＦＣ２５に保持されているときに、ラッチ回路２６２にラッチされる。
ラッチ回路２６２のＱ端子から出力される信号は、遅延時間データＨｄがラッチされた後は、遅延時間データＨｄと同じ論理値を有するものであり、遅延時間選択信号ＤＬＹとして、遅延回路１４３〜１４６の遅延時間選択端子ＳＸに供給される。
[Memory circuit MDM]
As shown in FIG. 7, the memory circuit MDM includes an AND
The delay time data Hd is transferred via the shift register SFRc, and is latched by the
The signal output from the Q terminal of the
［メモリ回路ＭＯＥ］
メモリ回路ＭＯＥは例えば、メモリ回路ＭＤＭと同様に構成される。その場合、例えば図７のラッチ回路２６２と同様のラッチ回路を備える。
[Memory circuit MOE]
The memory circuit MOE is configured in the same manner as the memory circuit MDM, for example. In that case, for example, a latch circuit similar to the
なお、メモリ回路ＭＤＭ及びＭＯＥの各々を、図６に示されるメモリ回路ＭＥＭの一つのメモリセル、例えば、イネーブル信号Ｅ１で書き込みが許可され、メモリセル選択信号Ｗ３で選択されるメモリセルと、バッファ２２１及びインバータ２２２との組合せと同様のもので構成することとしても良い。
Note that each of the memory circuits MDM and MOE is one memory cell of the memory circuit MEM shown in FIG. 6, for example, a memory cell that is allowed to be written by the enable signal E1 and selected by the memory cell selection signal W3, and a buffer The combination with the combination of 221 and the
［マルチプレクサ回路ＭＵＸ］
図８は図４のマルチプレクサ回路ＭＵＸの構成例を示す。
マルチプレクサ回路ＭＵＸは、対応するメモリ回路ＭＥＭの２組の出力端子Ｍｏ、Ｍｅに接続された２組の入力端子Ｘｏ、Ｘｅを有し、これらの入力端子Ｘｏ、Ｘｅに供給される２組の補正データＨｏ及びＨｅのいずれかを選択し、出力端子の組ＸＱから出力する。
補正データＨｏは４ビットのデータＨｏ３〜Ｈｏ０から成り、入力端子の組Ｘｏを構成する４つの端子Ｘｏ３〜Ｘｏ０に入力される。
補正データＨｅは４ビットのデータＨｅ３〜Ｈｅ０から成り、入力端子の組Ｘｅを構成する４つの端子Ｘｅ３〜Ｘｅ０に入力される。
選択された補正データの４ビットのデータは、データ出力端子の組ＸＱを構成する４つの端子ＸＱ３〜ＸＱ０から出力される。
[Multiplexer circuit MUX]
FIG. 8 shows a configuration example of the multiplexer circuit MUX of FIG.
The multiplexer circuit MUX has two sets of input terminals Xo and Xe connected to two sets of output terminals Mo and Me of the corresponding memory circuit MEM, and two sets of corrections supplied to these input terminals Xo and Xe. Either data Ho or He is selected and output from the output terminal set XQ.
The correction data Ho is composed of 4-bit data Ho3 to Ho0, and is input to the four terminals Xo3 to Xo0 constituting the input terminal set Xo.
The correction data He is composed of 4-bit data He3 to He0, and is input to the four terminals Xe3 to Xe0 constituting the input terminal set Xe.
The 4-bit data of the selected correction data is output from the four terminals XQ3 to XQ0 constituting the data output terminal set XQ.
図８に示されるマルチプレクサ回路ＭＵＸはそれぞれ独立の４個のマルチプレクサ２８１、２８２、２８３、２８４を備える。マルチプレクサ２８１〜２８４はそれぞれｂｉｔ０〜ｂｉｔ３の選択のために用いられる。
マルチプレクサ２８１は、ＰＭＯＳ２９１及びＰＭＯＳ２９２を有する。マルチプレクサ２８２は、ＰＭＯＳ２９３及びＰＭＯＳ２９４を有する。マルチプレクサ２８３は、ＰＭＯＳ２９５及びＰＭＯＳ２９６を有する。マルチプレクサ２８４は、ＰＭＯＳ２９７及びＰＭＯＳ２９８を有する。
ＰＭＯＳ２９１、２９３、２９５、２９７のゲートはデータ選択信号端子Ｓ１Ｎと接続され、ＰＭＯＳ２９２、２９４、２９６、２９８のゲートはデータ選択信号端子Ｓ２Ｎと接続されている。
ＰＭＯＳ２９１の第１の主端子はデータ入力端子Ｘｏ０と接続され、ＰＭＯＳ２９２の第１の主端子はデータ入力端子Ｘｅ０と接続され、ＰＭＯＳ２９１及び２９２の第２の主端子はともに、データ出力端子ＸＱ０と接続されている。
The multiplexer circuit MUX shown in FIG. 8 includes four
The
The gates of the
The first main terminal of the
同様に、ＰＭＯＳ２９３の第１の主端子はデータ入力端子Ｘｏ１と接続され、ＰＭＯＳ２９４の第１の主端子はデータ入力端子Ｘｅ１と接続され、ＰＭＯＳ２９３及びＰＭＯＳ２９４の第２の主端子はともにデータ出力端子ＸＱ１と接続されている。
同様に、ＰＭＯＳ２９５の第１の主端子はデータ入力端子Ｘｏ２と接続され、ＰＭＯＳ２９６の第１の主端子はデータ入力端子Ｘｅ２と接続され、ＰＭＯＳ２９５及び２９６の第２の主端子はともにデータ出力端子ＸＱ２と接続されている。
同様に、ＰＭＯＳ２９７の第１の主端子はデータ入力端子Ｘｏ３と接続され、ＰＭＯＳ２９８の第１の主端子はデータ入力端子Ｘｅ３と接続され、ＰＭＯＳ２９７と２９８の第２の主端子はともに、データ出力端子ＸＱ３と接続されている。
Similarly, the first main terminal of the
Similarly, the first main terminal of the
Similarly, the first main terminal of the
ＰＭＯＳ２９１、２９３、２９５、２９７は、奇数番目のドットのためのドット補正データＸｏ０〜Ｘｏ３を選択する回路を形成しており、ＰＭＯＳ２９２、２９４、２９６、２９８は、偶数番目のドットのためのドット補正データＸｅ０〜Ｘｅ３を選択する回路を形成している。
The
［ＬＥＤ駆動回路ＤＲＶ］
図９は図４のＬＥＤ駆動回路ＤＲＶの構成例を示す。
ＬＥＤ駆動回路ＤＲＶは、ＰＭＯＳ３１０〜３１４、３１６と、ＮＭＯＳ３１７と、ＮＯＲ回路３１８と、ＮＡＮＤ回路３２０〜３２２と、印刷データ入力端子Ｅと、入力端子Ｓと、制御電圧入力端子Ｖと、補正データ入力端子ＤＱ（ＤＱ０〜ＤＱ３から成る）と、駆動端子ＤＯとを備えている。
制御電圧入力端子Ｖには、図４の制御電圧発生回路ＡＤＪが出力する制御電圧Ｖｃｏｎｔが入力される。
入力端子Ｓには、図４のＮＡＮＤ回路１５４から出力される駆動タイミング信号ＤＳＴが入力される。
[LED drive circuit DRV]
FIG. 9 shows a configuration example of the LED drive circuit DRV of FIG.
The LED driving circuit DRV includes
A control voltage Vcont output from the control voltage generation circuit ADJ of FIG. 4 is input to the control voltage input terminal V.
A drive timing signal DST output from the
印刷データ入力端子Ｅには、図４におけるラッチ回路（ＬＴＡ１〜ＬＴＤ２４のいずれか）のＱＮ端子（反転データ出力端子）が接続されており、該ＱＮ端子から印刷データＰＤＮが供給される。印刷データＰＤＮは負論理のデータ（ＬＥＤを発光させるべきときにＬｏｗとなる）である。 The print data input terminal E is connected to the QN terminal (inverted data output terminal) of the latch circuit (any one of LTA1 to LTD24) in FIG. 4, and the print data PDN is supplied from the QN terminal. The print data PDN is negative logic data (Low when the LED should emit light).
補正データ入力端子の組ＤＱ（端子ＤＱ３〜ＤＱ０から成る）は、図４に示すマルチプレクサ回路ＭＵＸの補正データ出力端子の組ＸＱ（端子ＸＱ３〜ＸＱ０から成る）に接続されている。 The correction data input terminal set DQ (consisting of terminals DQ3 to DQ0) is connected to the correction data output terminal set XQ (comprising terminals XQ3 to XQ0) of the multiplexer circuit MUX shown in FIG.
駆動端子ＤＯは、図示しない配線手段により対応するＬＥＤのアノードと接続されている。
ＮＯＲ回路３１８の２つの入力端子は、それぞれ端子Ｓおよび端子Ｅに接続されている。
ＮＡＮＤ回路３２０〜３２２の第１の入力端子は、ＮＯＲ回路３１８の出力端子に接続されている。ＮＡＮＤ回路３２０〜３２２の第２の入力端子は、それぞれ補正データ入力端子ＤＱ０〜ＤＱ３に接続されている。
The drive terminal DO is connected to the anode of the corresponding LED by wiring means (not shown).
Two input terminals of the NOR
The first input terminals of the
ＰＭＯＳ３１０〜３１３の制御端子（ゲート）は、それぞれＮＡＮＤ回路３２０〜３２２の出力端子に接続されている。
ＰＭＯＳ３１０〜３１４の第１の主端子（ソース）は電源ＶＤＤに接続され、ＰＭＯＳ３１０〜３１４の第２の主端子（ドレーン）は、駆動端子ＤＯに接続されている。
The control terminals (gates) of the
The first main terminals (sources) of the
ＮＯＲ回路３１８及びＮＡＮＤ回路３２０〜３２２の電源端子は電源ＶＤＤと接続され、これら回路のグランド端子は制御電圧端子Ｖと接続され、制御電位Ｖｃｏｎｔに保たれる。
The power supply terminals of the NOR
後述するように電源電位ＶＤＤと制御電位Ｖｃｏｎｔとの電位差はＰＭＯＳ３１０〜３１４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳ３１０〜３１４のドレーン電流を調整することが可能となる。
As will be described later, the potential difference between the power supply potential VDD and the control potential Vcont is substantially equal to the gate-source voltage when the
図４の制御電圧発生回路ＡＤＪは基準電圧Ｖｒｅｆを受けて、ＰＭＯＳ３１０〜３１４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御する。
The control voltage generation circuit ADJ in FIG. 4 receives the reference voltage Vref and controls the control voltage Vcont so that the drain current of the
図９に戻り、印刷データＨＤ−ＤＡＴＡがＨｉｇｈであり（端子Ｅへ入力される印刷データＰＤＮがＬｏｗであり）、ストローブ信号ＨＤ−ＳＴＢ−Ｎにより駆動オンが指令され、駆動タイミング信号ＤＳＴがＬｏｗとなっているとき、ＮＯＲ回路３１８の出力はＨｉｇｈとなる。
このとき補正データ入力端子ＤＱ３〜ＤＱ０からの補正データに従いＮＡＮＤ回路３２２〜３２０の出力信号レベルは、電源電位ＶＤＤあるいは制御電位Ｖｃｏｎｔとなる。このときＰＭＯＳ３１６とＮＭＯＳ３１７とで構成されるインバータ回路の出力は制御電位Ｖｃｏｎｔとなる。
Returning to FIG. 9, the print data HD-DATA is High (the print data PDN input to the terminal E is Low), the drive-on is commanded by the strobe signal HD-STB-N, and the drive timing signal DST is Low. The output of the NOR
At this time, the output signal level of the
ＰＭＯＳ３１４は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ３１０〜３１３は、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
The
主駆動トランジスタ３１４は印刷データＰＤＮに従って駆動される。即ち、印刷データＰＤＮがＬｏｗであり、かつ駆動タイミング信号ＤＳＴがＬｏｗのときに、ＮＯＲ回路３１８の出力がＨｉｇｈなったときに、オンとなる。
補助駆動トランジスタ３１３〜３１０は、ＮＯＲ回路３１８の出力がＨｉｇｈレベルであるときに、マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０に従って駆動される。マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０としては、補正メモリ回路ＭＥＭに格納された、各ＬＥＤの発光ばらつきの補正するための補正データが出力される。
The
The
つまり、主駆動トランジスタ３１４とともに、補正データに従って補助駆動トランジスタ３１０〜３１３が選択的に駆動され、主駆動トランジスタ３１４のドレーン電流に、選択された補助駆動トランジスタのドレーン電流が加算された駆動電流が、駆動端子ＤＯからＬＥＤに供給される。
That is, together with the
補助駆動トランジスタ３１０〜３１３が駆動されているとき、ＮＡＮＤ回路３２０〜３２２の出力は、Ｌｏｗレベル（すなわち、制御電位Ｖｃｏｎｔに略等しいレベル）にあるので、補助駆動トランジスタ３１０〜３１３のゲート電位は、制御電位Ｖｃｏｎｔに略等しくなる。
When the
このとき、ＰＭＯＳ３１６はオフ状態にあり、ＮＭＯＳ３１７はオン状態にあって、主駆動トランジスタ３１４のゲート電位もまた制御電位Ｖｃｏｎｔに略等しくなる。従って、主駆動トランジスタ３１４及び補助駆動トランジスタ３１０〜３１３のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。
At this time, the
なお、ＮＡＮＤ回路３２０〜３２２は、電源電位ＶＤＤと制御電位Ｖｃｏｎｔを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位ＶＤＤとグランド電位（Ｖｃｏｎｔ）に即したものであって良く、そのＬｏｗレベルは０Ｖでなくても良い。
The
［第１の制御回路ＣＴＲ１］
図１０は図４のメモリ制御回路ＣＴＲ１の構成例を示す。
図示のメモリ制御回路ＣＴＲ１は、フリップフロップ３４１〜３４５と、ＮＯＲ回路３４６と、ＡＮＤ回路３４７、３４８、３５０〜３５３とを備える。
フリップフロップ３４１〜３４５の負論理のリセット端子ＲはドライバチップＤＩＣのラッチ端子ＬＯＡＤと接続されており、該負論理のリセット端子Ｒにはラッチ信号ＬＯＡＤ−Ｐが入力される。
フリップフロップ３４１、３４２のクロック端子はドライバチップＤＩＣのストローブ端子ＳＴＢと接続されており、該クロック端子にはストローブ信号ＳＴＢ−Ｐが入力される。
フリップフロップ３４１、３４２のＱ出力はＮＯＲ回路３４６の入力と接続され、ＮＯＲ回路３４６の出力は、フリップフロップ３４１のＤ端子と接続されている。
[First control circuit CTR1]
FIG. 10 shows a configuration example of the memory control circuit CTR1 of FIG.
The illustrated memory control circuit CTR1 includes flip-flops 341-345, a NOR
The negative logic reset terminal R of the flip-
The clock terminals of the flip-
The Q outputs of the flip-
フリップフロップ３４３のクロック端子はフリップフロップ３４１のＱ端子と接続され、フリップフロップ３４３のＱＮ出力はフリップフロップ３４３のＤ端子と接続されている。
フリップフロップ３４３のＱ出力はＡＮＤ回路３４７の一方の入力端子と接続され、フリップフロップ３４３のＱＮ瑞子はＡＮＤ回路３４８の一方の入力端子と接続され、ＡＮＤ回路３４７及び３４８の他方の入力端子にはラッチ信号ＬＯＡＤ−Ｐが入力されている。
ＡＮＤ回路３４７及び３４８の出力はイネーブル信号Ｅ１、Ｅ２として出力される。
The clock terminal of the flip-
The Q output of the flip-
The outputs of the AND
フリップフロップ３４４、３４５のクロック端子はＡＮＤ回路３４７の出力に接続されている。フリップフロップ３４４のＤ端子はフリップフロップ３４５のＱ端子と接続されている。フリップフロップ３４５のＤ端子はフリップフロップ３４４のＱＮ端子と接続されている。
The clock terminals of the flip-
ＡＮＤ回路３５３の第１の入力端子はフリップフロップ３４５のＱ端子と接続され、第２の入力端子はフリップフロップ３４４のＱＮ端子と接続されている。ＡＮＤ回路３５２の第１の入力端子はフリップフロップ３４５のＱ端子と接続され、第２の入力端子はフリップフロップ３４４のＱ端子と接続されている。ＡＮＤ回路３５１の第１の入力端子はフリップフロップ３４５のＱＮ端子と接続され、第２の入力端子はフリップフロップ３４４のＱ端子と接続されている。ＡＮＤ回路３５０の第１の入力端子はフリップフロップ３４５のＱＮ端子と接続され、第２の入力端子はフリップフロップ３４４のＱＮ端子と接続されている。ＡＮＤ回路３５０〜３５３の第３の入力端子はフリップフロップ３４２のＱ出力と接続されている。ＡＮＤ回路３５０〜３５３の出力はメモリセル選択信号Ｗ０〜Ｗ３として出力される。
The first input terminal of the AND
フリップフロップ３４１及び３４２、並びにＮＯＲ回路３４６により、３進の第１のカウンタＣＮＴａが構成されている。フリップフロップ３４４及び３４５により、４進の第２のカウンタＣＮＴｂが構成されている。またフリップフロップ３４３は、２進の第３のカウンタＣＮＴｃを構成している。
The flip-
第１、第２、第３のカウンタＣＮＴａ、ＣＮＴｂ、ＣＮＴｃを構成するフリップフロップのリセット端子Ｒに供給されるラッチ信号ＬＯＡＤ−Ｐは、シフトレジスタで補正データを転送する際は、Ｈｉｇｈに維持され、シフトレジスタで印刷データを転送する際には、概してＬｏｗであるが、ラッチ回路への印刷データの取込みの際にＨｉｇｈとなる。 The latch signal LOAD-P supplied to the reset terminal R of the flip-flops constituting the first, second, and third counters CNTa, CNTb, and CNTc is maintained high when the correction data is transferred by the shift register. When the print data is transferred by the shift register, it is generally Low, but becomes High when the print data is taken into the latch circuit.
以下、メモリ制御回路ＣＴＲ１の動作を、図１１を参照して説明する。
フリップフロップ３４１のＱ端子、フリップフロップ３４２のＱ端子、ＮＯＲ回路３４６の出力が第１のカウンタＣＮＴａの出力ＣＱ１、ＣＱ２、ＣＱ３を構成する。図１１には、出力ＣＱ１、ＣＱ２の信号レベルが示されている。
Hereinafter, the operation of the memory control circuit CTR1 will be described with reference to FIG.
The Q terminal of the flip-
フリップフロップ３４１、３４２は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では出力ＣＱ１、ＣＱ２、ＣＱ３がＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなり（時刻ｔａＵ）、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、ストローブ信号ＳＴＢ−Ｐの立ち上がりエッジ（ＨＤ−ＳＴＢ−Ｎの立下りエッジ）をカウントする。即ち、ストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなり、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗとなり（時刻ｔａＶ）、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。
The flip-
印刷制御部１は、一連の補正データ（ＬＥＤヘッドのすべての奇数番目のドットのためのそれぞれ１ビットの補正データ、またはすべての偶数番目のドットのためのそれぞれ１ビットの補正データ）の転送が終わる毎に、３個のストローブ信号ＨＤ−ＳＴＢ−Ｎを連続して３回Ｌｏｗとする（Ｌｏｗレベルのパルスを３回発生させる）ことで、第１のカウンタＣＮＴａに上記のような一巡の動作を行わせ、信号ＣＱ１、ＣＱ２を発生させる。なお、メモリセル選択信号Ｗ３〜Ｗ０は信号ＣＱ２に同期して発生されるが、３進のカウンタＣＮＴａを用いることで、メモリセル選択信号Ｗ３〜Ｗ０の発生（従って、メモリセルへの書き込み）を、イネーブル信号Ｅ１、Ｅ２の切り替わりより少し遅らせ、イネーブル信号が安定してからメモリセル選択信号Ｗ３〜Ｗ０を発生させる。これにより異なるメモリセルへの誤書き込みをより確実に防止することとしている。
The
第１のカウンタＣＮＴａの出力ＣＱ１はフリップフロップ３４３のクロック端子に供給される。第１のカウンタＣＮＴａの出力ＣＱ２はＡＮＤ回路３５０〜３５３の各々の一つの入力となる。
The output CQ1 of the first counter CNTa is supplied to the clock terminal of the flip-
フリップフロップ３４３のＱ端子出力が第３のカウンタＣＮＴｃの出力ＣＱ６を構成する。フリップフロップ３４３は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では、Ｑ端子出力（図１１の出力ＣＱ６）がＬｏｗであり、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、カウンタＣＮＴａの出力ＣＱ１の立ち上がりエッジをカウントする。即ち、出力ＣＱ１が一度立ち上がると、出力ＣＱ６がＨｉｇｈとなり（時刻ｔａＷ）、出力ＣＱ１がもう一度立ち上がると、出力ＣＱ６がＬｏｗとなる。以後同様の動作を繰り返す。
The Q terminal output of the flip-
このようにフリップフロップ３４３のＱ端子の出力（出力ＣＱ６）及びＱＮ端子の出力は交互にＨｉｇｈとなるものであり、ＡＮＤ回路３４７及び３４８を介してイネーブル信号Ｅ１、Ｅ２として出力される。
As described above, the output of the Q terminal of the flip-flop 343 (output CQ6) and the output of the QN terminal alternately become High, and are output as enable signals E1 and E2 via the AND
ドット補正データＨｏ、Ｈｅ、チップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及びこれらのデータのメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの書込みの際は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈに維持され、従って、フリップフロップ３４３のＱ、ＱＮ端子の出力がそのままイネーブル信号Ｅ１、Ｅ２として出力される。
When the dot correction data Ho, He, chip correction data Hc, delay time data Hd, and switch control data Hk are transferred and written to the memory circuits MEM, MCM, MDM, and MOE, the latch signal LOAD-P Is maintained at High, and therefore the outputs of the Q and QN terminals of the flip-
ラッチ信号ＬＯＡＤ−ＰがＬｏｗからＨｉｇｈに変化した後最初に信号ＣＱ１がＨｉｇｈとなるまでの期間Ｔａにおいては、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈであり、この期間Ｔａに奇数番目のドットのための補正データＨｏ、チップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。 In the period Ta from when the latch signal LOAD-P changes from Low to High until the signal CQ1 first becomes High, the enable signal E1 is Low and the enable signal E2 is High. Correction data Ho, chip correction data Hc, delay time data Hd, and switch control data Hk are transferred. At this time, since the enable signal E2 is High, the shift register has 25 stages.
信号ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＨｉｇｈ、イネーブル信号Ｅ２がＬｏｗになってから、次に信号ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈになるまでの期間Ｔｂにおいては、メモリセル選択信号Ｗ３が比較的短い時間だけＨｉｇｈとなって（期間ｔａＹ）、そのときドット補正データＨｏ、チップ補正データＨｃ、遅延時間データＨｄ及びスイッチ制御データＨｋのメモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの書込みが行なわれる。
さらにそれに続いてドット補正データＨｅが転送される。このときイネーブル信号Ｅ２がＬｏｗであるので、シフトレジスタは２４段となっている。
In the period Tb from when the signal CQ1 rises and the enable signal E1 becomes High and the enable signal E2 becomes Low and then the signal CQ1 rises and the enable signal E1 becomes Low and the enable signal E2 becomes High, the memory cell The selection signal W3 becomes High only for a relatively short time (period taY). At that time, the dot correction data Ho, chip correction data Hc, delay time data Hd, and switch control data Hk are transferred to the memory circuits MEM, MCM, MDM, and MOE. Is written.
Subsequently, dot correction data He is transferred. At this time, since the enable signal E2 is Low, the shift register has 24 stages.
期間Ｔｂに続く、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈの期間Ｔｃにおいては、メモリセル選択信号Ｗ３が比較的短い時間だけＨｉｇｈとなって（期間ｔａＺ）、そのときドット補正データＨｏのメモリ回路ＭＥＭへの書込みが行なわれ、さらにそれに続いてドット補正データＨｏ、及びチップ補正データＨｃが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。
以下、同様の動作が繰り返され、期間Ｔｊにおいては、ドット補正データＨｅのメモリ回路ＭＥＭへの書込みが行なわれる。
In the period Tc following the period Tb in which the enable signal E1 is Low and the enable signal E2 is High, the memory cell selection signal W3 is High for a relatively short time (period taZ), and then the memory of the dot correction data Ho Writing to the circuit MEM is performed, and subsequently dot correction data Ho and chip correction data Hc are transferred. At this time, since the enable signal E2 is High, the shift register has 25 stages.
Thereafter, the same operation is repeated, and the dot correction data He is written to the memory circuit MEM in the period Tj.
印刷データの転送が行われる期間Ｔｋにおいては、ラッチ信号ＬＯＡＤ−ＰがＬｏｗに維持されるので、イネーブル信号Ｅ１、Ｅ２ともにＬｏｗに維持され、シフトレジスタは２４段となっている。 In the period Tk during which the print data is transferred, the latch signal LOAD-P is kept low, so both the enable signals E1 and E2 are kept low, and the shift register has 24 stages.
フリップフロップ３４５及び３４４のＱ端子出力がカウンタＣＮＴｂの出力ＣＱ４、ＣＱ５を構成する。フリップフロップ３４５及び３４４は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では図１１に示すように、出力ＣＱ４、ＣＱ５がＬｏｗ、Ｌｏｗとなる。フリップフロップ３４５及び３４４は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、イネーブル信号Ｅ１の立ち上がりエッジをカウントする。即ちストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗとなり（時刻ｔａＸ）、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗとなる。以後同様の動作を繰り返す。
The Q terminal outputs of the flip-
そして、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなる。 The enable signals E1 and E2 alternately become High once while the outputs CQ4 and CQ5 are High and Low, respectively, and the enable signals E1 and E2 alternately appear while the outputs CQ4 and CQ5 are High and High, respectively. The enable signals E1 and E2 alternately become High once during a period when the outputs CQ4 and CQ5 are Low and High, respectively, and the enable signal E1 when the outputs CQ4 and CQ5 are Low and Low, respectively. , E2 are alternately High once.
ＡＮＤ回路３５０〜３５３は、フリップフロップ３４５、３４４の出力Ｑ、ＱＮをデコードして、メモリセル選択信号Ｗ３〜Ｗ０を順にＨｉｇｈとする。即ち、カウンタＣＮＴａの出力ＣＱ２がＨｉｇｈであることを条件として、カウンタＣＮＴｂの出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗであれば、信号Ｗ３のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈであれば、信号Ｗ２のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈであれば、信号Ｗ１のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗであれば、信号Ｗ０のみがＨｉｇｈとなる。
AND
この結果、イネーブル信号Ｅ１がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになり、次にイネーブル信号Ｅ２がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになる。即ち、メモリセル選択信号Ｗ３は２度続けて発生する。そして１回目の発生の際、奇数番目のドットのための補正データが書き込まれ、２回目の発生の際、偶数番目のドットのための補正データが書き込まれる。メモリセル選択信号Ｗ２、Ｗ１、Ｗ０も同様に２回ずつ発生される。 As a result, the memory cell selection signal W3 becomes High in synchronization with the signal CQ2 while the enable signal E1 is High, and then the memory cell selection signal W3 in synchronization with the signal CQ2 when the enable signal E2 is High. Becomes High. That is, the memory cell selection signal W3 is generated twice in succession. Then, correction data for odd-numbered dots is written at the first occurrence, and correction data for even-numbered dots is written at the second occurrence. Similarly, the memory cell selection signals W2, W1, and W0 are generated twice.
［第２の制御回路ＣＴＲ２］
図１２は図４のマルチプレクサ制御回路ＣＴＲ２の構成例を示す。
図示の制御回路ＣＴＲ２は、マルチプレクサ回路ＭＵＸの選択動作を制御するためのものであり、フリップフロップ３７１と、バッファ回路（バッファ）３７２、３７３とを備えている。
フリップフロップ３７１のクロック端子はドライバチップＤＩＣのラッチ端子ＬＯＡＤと接続されており、該クロック端子にはラッチ信号ＬＯＡＤ−Ｐが入力される。
フリップフロップ３７１の負論理のリセット端子ＲはドライバチップＤＩＣのＨＳＹＮＣ端子と接続されており、該端子には主走査同期信号ＨＳＹＮＣ−Ｎが入力される。
フリップフロップ３７１のＤ端子はそのＱＮ端子と接続され、バッファ３７２の入力端子はフリップフロップ３７１のＱ端子と接続され、バッファ３７３の入力瑞子はフリップフロップ３７１のＱＮ端子と接続されている。バッファ３７２、３７３の出力は、それぞれ、データ選択信号Ｓ２Ｎ、Ｓ１Ｎとして出力される。
[Second control circuit CTR2]
FIG. 12 shows a configuration example of the multiplexer control circuit CTR2 of FIG.
The illustrated control circuit CTR2 is for controlling the selection operation of the multiplexer circuit MUX, and includes a flip-
The clock terminal of the flip-
The negative logic reset terminal R of the flip-
The D terminal of the flip-
以下、マルチプレクサ制御回路ＣＴＲ２の動作を、図１３を参照して説明する。
図１３で図１１と同じ時刻及び期間を、図１１と同じ符号で示す。他の同様のタイムチャートについても同様である。
図示の回路においては、図１３に示されるように、主走査同期信号ＨＳＹＮＣ−ＮがＬｏｗになると（時刻ｔａＮ）、フリップフロップ３７１がリセットされて、そのＱ、ＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１Ｎ、Ｓ２ＮがそれぞれＨｉｇｈ、Ｌｏｗとなる。
Hereinafter, the operation of the multiplexer control circuit CTR2 will be described with reference to FIG.
In FIG. 13, the same time and period as in FIG. 11 are denoted by the same reference numerals as in FIG. The same applies to other similar time charts.
In the illustrated circuit, as shown in FIG. 13, when the main scanning synchronization signal HSYNC-N becomes Low (time taN), the flip-
奇数番目のドットのための印刷データＰＤｏの転送が終わり、ラッチ信号ＨＤ−ＬＯＡＤ−Ｐが立ち上がって（時刻ｔａＰ）、シフトレジスタＳＦＲａ〜ＳＦＲｄのデータがラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされると、フリップフロップ３７１が反転して、そのＱ、ＱＮ端子の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、データ選択信号Ｓ１Ｎ、Ｓ２ＮがそれぞれＬｏｗ、Ｈｉｇｈとなる。
When the transfer of the print data PDo for the odd-numbered dots is completed, the latch signal HD-LOAD-P rises (time taP), and the data of the shift registers SFRa to SFRd are latched by the latch circuit groups LTA1 to LTD24. The flip-
その結果、図８に示されるマルチプレクサ回路ＭＵＸ内の、データ選択信号Ｓ１Ｎで制御されるＰＭＯＳ（信号Ｓ１ＮがＬｏｗのときオンとなる）２９１、２９３、２９５、２９７がオンとなり、データ選択信号Ｓ２Ｎで制御されるＰＭＯＳ（信号Ｓ２ＮがＬｏｗのときオンとなる）２９２、２９４、２９６、２９８がオフとなる。この結果、端子Ｘｏ３、Ｘｏ２、Ｘｏ１、Ｘｏ０から供給される補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。 As a result, in the multiplexer circuit MUX shown in FIG. 8, PMOSs (turned on when the signal S1N is Low) 291, 293, 295, and 297 controlled by the data selection signal S1N are turned on, and the data selection signal S2N is turned on. Controlled PMOSs (turned on when signal S2N is low) 292, 294, 296, 298 are turned off. As a result, the correction data Ho3, Ho2, Ho1, Ho0 supplied from the terminals Xo3, Xo2, Xo1, Xo0 are output as the selected data XQ3, XQ2, XQ1, XQ0.
次に、偶数番目のドットのための印刷データＰＤｅの転送が行なわれた後、ラッチ信号ＨＤ−ＬＯＡＤが立ち上がると（時刻ｔａＳ）、フリップフロップ３７１の状態が反転し、そのＱ端子、及びＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなる。その結果、図８に示されるマルチプレクサ回路ＭＵＸ内の、データ選択信号Ｓ２Ｎで制御されるＰＭＯＳ２９２、２９４、２９６、２９８がオンとなり、データ選択信号Ｓ１Ｎで制御されるＰＭＯＳ２９１、２９３、２９５、２９７がオフとなる。この結果、端子Ｘｅ３、Ｘｅ２、Ｘｅ１、Ｘｅ０から供給される補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ２が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。
以下同様の処理が繰り返される。
Next, after the print data PDe for the even-numbered dots is transferred, when the latch signal HD-LOAD rises (time taS), the state of the flip-
Thereafter, the same processing is repeated.
［制御電圧発生回路ＡＤＪ］
図１４は図４の制御電圧発生回路ＡＤＪの構成例を示す。
図１４に示される制御電圧発生回路ＡＤＪは、演算増幅器３９１と、ＰＭＯＳ３９２と、アナログマルチプレクサ回路３９３とを有する。
[Control voltage generation circuit ADJ]
FIG. 14 shows a configuration example of the control voltage generation circuit ADJ of FIG.
The control voltage generation circuit ADJ shown in FIG. 14 includes an
一方、演算増幅器３９１の反転入力端子には基準電圧Ｖｒｅｆが印加され、非反転入力端子はアナログマルチプレクサ回路３９３の出力端子Ｙと接続されている。
演算増幅器３９１の出力端子は、ＰＭＯＳ３９２にゲート及び出力端子Ｖに接続されている。端子Ｖの電位はＶｃｏｎｔとして図４のＬＥＤ駆動回路ＤＲＶに供給される。
On the other hand, the reference voltage Vref is applied to the inverting input terminal of the
The output terminal of the
ＰＭＯＳ３９２のソースは電源ＶＤＤに接続され、ドレーンが、抵抗Ｒ００〜Ｒ１５の直列接続の一端に接続されている。上記の直列接続の他端は、グランドに接続されている。ＰＭＯＳ３９２は図９のＰＭＯＳ３１０〜３１４とはゲート長が等しく構成されている。ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、抵抗Ｒ０１〜Ｒ１５の直列接続を介してグランドに流れる。
The source of the
アナログマルチプレクサ回路３９３は、１６個のアナログ電圧入力端子Ｐ０〜Ｐ１５と出力端子Ｙと、制御信号入力端子Ｓ０〜Ｓ４とを有する。
アナログ電圧入力端子Ｐ０〜Ｐ１５は、直列接続の上記一端、或いは直列接続された抵抗Ｒ０１〜Ｒ１５の相互接続点に接続されている。
制御信号入力端子Ｓ０〜Ｓ３は、メモリ回路ＭＣＭの出力端子Ｍｃ０〜Ｍｃ３に接続されており、４ビットのチップ補正データが、論理信号として入力される。
アナログマルチプレクサ回路３９３は、上記論理信号（チップ補正データ）で表される値（１６値のうちの一つ）に応じて、端子Ｐ０〜Ｐ１５のうちのいずれかを選択し、選択した端子の電位を出力端子Ｙから出力する。
The
The analog voltage input terminals P0 to P15 are connected to the one end in series connection or the interconnection point of resistors R01 to R15 connected in series.
The control signal input terminals S0 to S3 are connected to the output terminals Mc0 to Mc3 of the memory circuit MCM, and 4-bit chip correction data is input as a logic signal.
The
演算増幅器３９１、抵抗列Ｒ００〜Ｒ１５、及びＰＭＯＳ３９２とで構成される回路でフィードバック制御回路を構成しており、演算増幅器３９１の非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。
このため、図１４のＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、抵抗Ｒ００〜Ｒ１５のうち、アナログマルチプレクサ回路３９３により選択される部位とグランドとの間の合成抵抗値と、演算増幅器３９１に入力される基準電圧Ｖｒｅｆとから決定されることになる。
A feedback control circuit is configured by a circuit including the
Therefore, the drain current Iref of the
例えば、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“１１１１”となっていて、補正の程度が最大と指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ１５と端子Ｙとが導通状態とされ、端子Ｐ１５の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。
For example, when the logical value (chip correction data) of the input terminals S3 to S0 is “1111” and the degree of correction is instructed to be maximum, the terminal P15 and the terminal Y of the
It becomes.
一方、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“０１１１”となっていて、中程度の補正が指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ７と端子Ｙとが導通状態とされ、端子Ｐ７の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋…＋Ｒ０７＋Ｒ０８）
となる。
On the other hand, when the logical value (chip correction data) of the input terminals S3 to S0 is “0111” and the intermediate correction is instructed, the terminal P7 and the terminal Y of the
It becomes.
さらに、入力端子Ｓ３〜Ｓ０の論理値（チップ補正データ）が“００００”となっていて、最小の補正が指令されているとき、アナログマルチプレクサ回路３９３の端子Ｐ０と端子Ｙとが導通状態とされ、端子Ｐ０の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳ３９２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋…＋Ｒ１４＋Ｒ１５）
となる。
Further, when the logical values (chip correction data) of the input terminals S3 to S0 are “0000” and the minimum correction is instructed, the terminals P0 and Y of the
Iref = Vref / (R00 + R01 +... + R14 + R15)
It becomes.
上記のように、図９のＰＭＯＳ３１０〜３１４と図１４のＰＭＯＳ３９２とはゲート長が互いに等しく構成され、これらのトランジスタは飽和領域で動作するように制御されており、カレントミラーを構成している。このため、ＰＭＯＳ３１０〜３１４がオンとなるとき上記の電流Ｉｒｅｆに比例するドレーン電流を生じる。
As described above, the
この結果、アナログマルチプレクサ回路３９３の入力端子Ｓ３〜Ｓ０に与える信号の論理値の組合せ（チップ補正データ）により電流Ｉｒｅｆの値を１６段階に調整することができ、図９のＰＭＯＳ３１０〜３１４のドレーン電流もまた１６段階に調整可能となる。
As a result, the value of the current Iref can be adjusted to 16 levels by the combination of logic values (chip correction data) of signals applied to the input terminals S3 to S0 of the
［ヘッド断面図］
図１５はＬＥＤヘッド１９の構成を概略的に示す断面図である。
図１５に示されるように、ＬＥＤヘッド１９は、ベース部材４１１と、ベース部材４１１にて固定されたプリント配線板４１２と、円柱状の光学素子を多数配列してなるロッドレンズアレイ４１３と、ロッドレンズアレイ４１３を保持するホルダ４１４と、ホルダ４１４とベース部材４１１とを固定するクランプ部材４１５、４１５とで構成される。
ドライバチップ４１６には前述した駆動回路等が集積されている。ＬＥＤアレイ４１７は、ドライバチップ４１６上に配置されている。
[Head cross section]
FIG. 15 is a cross-sectional view schematically showing the configuration of the
As shown in FIG. 15, the
The
［印刷データの転送及びＬＥＤの駆動］
以下、印刷データの転送及び印刷データに基づくＬＥＤの駆動の際のドライバチップの動作を図１３及び図１６を参照して説明する。
図１３は図４の構成のドライバチップを用いて成るＬＥＤヘッドを用いて印刷動作を行う場合の駆動装置の動作を示す。
図１６は図１３におけるタイムチャートにおいて、ドライバチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
なお、図１６においては、クロック信号（図１３ではＨＤ−ＣＬＫ）は符号ＣＬＫＩで示され、転送されるデータ（図１３ではＨＤ−ＤＡＴＡ３〜０）は符号ＤＡＴＡ３〜０で示されている。
[Transfer of print data and LED drive]
Hereinafter, the operation of the driver chip when transferring the print data and driving the LED based on the print data will be described with reference to FIGS.
FIG. 13 shows the operation of the driving device when the printing operation is performed using the LED head using the driver chip having the configuration shown in FIG.
FIG. 16 is a time chart in which the number of driver chips in the time chart in FIG. 13 is simplified and the waveforms are shown in more detail.
In FIG. 16, the clock signal (HD-CLK in FIG. 13) is indicated by the symbol CLKI, and the transferred data (HD-DATA 3-0 in FIG. 13) is indicated by the symbols DATA 3-0.
ＬＥＤの時分割駆動の開始に先立ち、時刻ｔａＮにおいて、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（図１６では、ＨＳＹＮＣ）が入力される。
主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎは時分割駆動において奇数番目のＬＥＤを駆動するか、偶数番目のＬＥＤを駆動するかに関し初期状態を設定するための同期信号として作用する。
Prior to the start of LED time-division driving, at time taN, a main scanning synchronization signal HD-HSYNC-N (HSYNC in FIG. 16) is input.
The main scanning synchronization signal HD-HSYNC-N acts as a synchronization signal for setting an initial state regarding whether to drive odd-numbered LEDs or even-numbered LEDs in time-division driving.
次いで、期間ｔａＯにおいて奇数番目のＬＥＤのための印刷データＰＤｏ（図１６では、ＤＯＴ１、ＤＯＴ３、…ＤＯＴ１９１）を転送するため、クロック信号ＨＤ−ＣＬＫ（図１６ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０（図１６ではＤＡＴＡＩ３〜０）が入力され、転送される。 Next, in order to transfer the print data PDo (DOT1, DOT3,... DOT191 in FIG. 16) for the odd-numbered LEDs in the period taO, the data signal HD is synchronized with the clock signal HD-CLK (CLKI in FIG. 16). -DATA3-0 (DATAI3-0 in FIG. 16) are input and transferred.
なお、本ＬＥＤヘッドにおいては、上記のように２６個のドライバチップがカスケードに接続され、各ドライバチップＤＩＣに９６個の駆動端子ＤＯ１〜ＤＯ９６を備えており、１パルスのクロック信号により４個のＬＥＤのための印刷データが一度に転送される。また、印刷データの転送中は、図１０を参照して説明したように、イネーブル信号Ｅ２がＬｏｗとなり、２４段のシフトレジスタが構成される。このため一度（１サイクル）のデータ転送に必要なクロックパルスの数は
（９６／４）×２６＝２４×２６＝６２４
である。
In this LED head, 26 driver chips are connected in cascade as described above, and each driver chip DIC includes 96 drive terminals DO1 to DO96, and 4 pulses are generated by one pulse of clock signal. Print data for the LEDs is transferred at once. During transfer of print data, as described with reference to FIG. 10, the enable signal E2 is Low, and a 24-stage shift register is configured. For this reason, the number of clock pulses required for one (one cycle) data transfer is (96/4) × 26 = 24 × 26 = 624.
It is.
図１３には期間ｔａＯにおいて、２４×２６個のクロックパルスが供給されることを示している。一方、図１６では、ドライバチップの数が１個であるものとして簡略化しているので、期間ｔａＯにおいて、２４個のクロックパルスが供給されることを示している。 FIG. 13 shows that 24 × 26 clock pulses are supplied in the period taO. On the other hand, in FIG. 16, since the number of driver chips is simplified as one, 24 clock pulses are supplied in the period taO.
期間ｔａＯの処理で印刷データＰＤｏの転送が完了すると、時刻ｔａＰにおいて、ラッチ信号ＨＤ−ＬＯＡＤ（図１６では、ＬＯＡＤ）が入力され、シフトレジスタＳＦＲａ〜ＳＦＲｄにより転送されたデータはラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされる。
次いで、時刻ｔａＱにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１６ではＳＴＢ）が入力される（ストローブ信号ＨＴ−ＳＴＢ−ＮのレベルがＬｏｗとされる）。
When the transfer of the print data PDo is completed in the process of the period taO, the latch signal HD-LOAD (LOAD in FIG. 16) is input at time taP, and the data transferred by the shift registers SFRa to SFRd is the latch circuit group LTA1 to LTA1. Latched to the
Next, at time taQ, strobe signal HD-STB-N (STB in FIG. 16) is input (the level of strobe signal HT-STB-N is set to Low).
また、時刻ｔａＰにおいて、制御信号ＯＤＤ、ＥＶＥＮの状態が切り替えられて、奇数番目のＬＥＤの駆動が行われる状態になっている。即ち、制御信号ＯＤＤ、ＥＶＥＮがそれぞれＬｏｗ、Ｈｉｇｈとなっている。そのため、ＭＯＳ１０９、１１０がそれぞれオン、オフとなっており、奇数番目のＬＥＤのカソード端子からグランドＧＮＤヘの流路が形成され、偶数番目のＬＥＤのカソード端子からグランドヘの流路は形成されない。
At time taP, the states of the control signals ODD and EVEN are switched to drive the odd-numbered LEDs. That is, the control signals ODD and EVEN are Low and High, respectively. Therefore, the
このため、ドライバチップＤＩＣ１の例えば駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３のアノード、カソード端子を経てＭＯＳ１０９のドレーン、ソースを介してグランドヘと至る電流経路が形成される。その結果、ＬＥＤ１０３が発光して（図１においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４には電流流路が形成されないため、ＬＥＤ１０３の発光状態に支障を与えることはない。
For this reason, when an LED drive current is supplied from, for example, the drive terminal DO1 of the driver chip DIC1, a current path is formed through the anode and cathode terminals of the
At this time, since no current flow path is formed in the
図１３（及び図１６）に戻り、期間ｔａＲにおいて偶数番目のＬＥＤのための印刷データＰＤｅ（図１６では、ＤＯＴ２、ＤＯＴ４、…ＤＯＴ１９２）を転送するため、クロック信号ＨＤ−ＣＬＫ（図１６ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０（図１６では、ＤＡＴＡＩ３〜０）が入力され、転送される。 Returning to FIG. 13 (and FIG. 16), in order to transfer the print data PDe for the even-numbered LEDs (DOT2, DOT4,... DOT192 in FIG. 16) in the period taR, the clock signal HD-CLK (CLKI in FIG. 16) is transferred. ), Data signals HD-DATA3 to 0 (DATAI3 to 0 in FIG. 16) are input and transferred.
期間ｔａＲの処理で印刷データＰＤｅの転送が完了すると、時刻ｔａＳにおいて、ラッチ信号ＨＤ−ＬＯＡＤ（図１６では、ＬＯＡＤ）が入力され、シフトレジスタＳＦＲａ〜ＳＦＲｄにより転送されたデータはラッチ回路群ＬＴＡ１〜ＬＴＤ２４にラッチされる。
次いで、時刻ｔａＴにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１６ではＳＴＢ）が入力される。
When the transfer of the print data PDe is completed in the process of the period taR, the latch signal HD-LOAD (LOAD in FIG. 16) is input at time taS, and the data transferred by the shift registers SFRa to SFRd is the latch circuit group LTA1. Latched to the
Next, at time taT, the strobe signal HD-STB-N (STB in FIG. 16) is input.
また、時刻ｔａＳにおいて、制御信号ＯＤＤ、ＥＶＥＮの状態が切り替えられて、偶数番目のＬＥＤの駆動が行われる状態になっている。即ち、制御信号ＯＤＤ、ＥＶＥＮがそれぞれＨｉｇｈ、Ｌｏｗとなっている。そのため、ＭＯＳ１０９、１１０はそれぞれオフ、オンとなっており、偶数番目のＬＥＤのカソード端子からグランドＧＮＤヘの流路が形成され、奇数番目のＬＥＤのカソード端子からグランドヘの流路は形成されない。
At time taS, the states of the control signals ODD and EVEN are switched, and the even-numbered LEDs are driven. That is, the control signals ODD and EVEN are High and Low, respectively. Therefore, the
このため、ドライバチップＤＩＣ１の例えば駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４のアノード、カソード端子を経てＭＯＳ１１０のドレーン、ソースを介してグランドヘと至る電流経路が形成される。その結果、ＬＥＤ１０４が発光して（図１においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３には電流経路が形成されないため、ＬＥＤ１０４の発光状態に支障を与えることはない。
For this reason, when an LED drive current flows out from, for example, the drive terminal DO1 of the driver chip DIC1, a current path is formed through the anode and cathode terminals of the
At this time, since a current path is not formed in the
このように、ＬＥＤアレイのうち、奇数番目のＬＥＤと偶数番目のＬＥＤとを交互に、時分割的に駆動することで、１ラインのＬＥＤの数の半分の数の駆動素子により、１ライン分のＬＥＤの駆動を行うことができる。 In this way, by driving the odd-numbered LEDs and the even-numbered LEDs alternately and time-divisionally in the LED array, the number of drive elements that is half the number of LEDs in one line is equivalent to one line. The LED can be driven.
［補正データの転送及び書き込み］
上記の印刷データの転送に先立って、例えばプリンタの電源投入直後に補正データ転送及び書き込みが行われる。以下では、この際のドライバチップの動作を、図１１及び図１７〜図２０を参照して説明する。
ここで言う「補正データ」には、ドット補正データとチップ補正データとが含まれる。さらに、補正データの転送及び書き込みに合わせて、遅延時間データＨｄ及びスイッチ制御データＨｋも転送され、書き込まれるが、これらのデータを転送をも含めて単に「補正データの転送」と言うことがある。
この補正データの転送の際に、第１段のドライバチップのメモリ回路ＭＤＭには、比較的長い遅延時間を指定する遅延時間データＨｄが書き込まれ、第２段〜第２６段のドライバチップのメモリ回路ＭＤＭには、比較的短い遅延時間を指定する遅延時間データＨｄが書き込まれる。
[Transfer and write correction data]
Prior to the transfer of the print data, the correction data is transferred and written immediately after the printer is turned on, for example. Hereinafter, the operation of the driver chip at this time will be described with reference to FIGS. 11 and 17 to 20.
The “correction data” here includes dot correction data and chip correction data. Further, the delay time data Hd and the switch control data Hk are also transferred and written in accordance with the transfer and writing of the correction data. These data, including the transfer, may be simply referred to as “correction data transfer”. .
During the transfer of the correction data, the delay time data Hd designating a relatively long delay time is written in the memory circuit MDM of the first stage driver chip, and the memory of the second to 26th stage driver chips. In the circuit MDM, delay time data Hd that designates a relatively short delay time is written.
図１７〜図２０は、図１１において、ドライバチップ数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
図１７は図１１における期間Ｔａ及びＴｂの詳細を示し、図１８は図１１における期間Ｔｃ及びＴｄの詳細を示し、図１９は図１１における期間Ｔｅ及びＴｆの詳細を示し、図２０は図１１における期間Ｔｇ及びＴｈの詳細である。
なお、図１７〜図２０においては、差動クロックペア信号（図１１ではＨＤ−ＣＬＫ−Ｐ）は符号ＣＬＫＩで示され、転送されるデータ（図１１ではＨＤ−ＤＡＴＡ３〜０）は符号ＤＡＴＡ３〜０で示されている。
17 to 20 are time charts showing the waveforms in more detail by simplifying the number of driver chips as one in FIG.
17 shows details of periods Ta and Tb in FIG. 11, FIG. 18 shows details of periods Tc and Td in FIG. 11, FIG. 19 shows details of periods Te and Tf in FIG. 11, and FIG. The details of the periods Tg and Th in FIG.
In FIG. 17 to FIG. 20, the differential clock pair signal (HD-CLK-P in FIG. 11) is indicated by the symbol CLKI, and the transferred data (HD-
印刷制御部１は、補正データの転送及び書き込み動作の開始時に、ラッチ信号ＨＤ−ＬＯＡＤ（図１７〜図２０ではＬＯＡＤ）をＨｉｇｈレベルとして、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈレベルである期間中に転送されるデータが印刷データ以外のデータ、ここでは補正データであることを示す。
補正データは、データ信号ＨＤ−ＤＡＴＡ３〜０（図１７〜図２０ではＤＡＴＡＩ３〜０）として、印刷制御部１からＬＥＤヘッド１９に供給される。
The
The correction data is supplied from the
上記のように、各ドットのためのドット補正データＨｏ又はＨｅは４ビットから成り、各ドライバチップのためのチップ補正データＨｃは、４ビットから成り、遅延時間データＨｄは１ビットから成り、スイッチ制御データＨｋは１ビットから成る。 As described above, the dot correction data Ho or He for each dot consists of 4 bits, the chip correction data Hc for each driver chip consists of 4 bits, the delay time data Hd consists of 1 bit, and the switch The control data Hk consists of 1 bit.
補正データの転送は、以下に説明する８サイクル乃至ステップ（第１乃至第８ステップ）で行われる。各ステップにおいては、ドット補正データのうちの１ビットが転送される。
奇数番目のドットのためのドット補正データの１ビットと、偶数番目のドットのためのドット補正データの１ビットとは交互に（相前後する転送ステップで）転送される。
例えば上記の８ステップのうちの奇数番目のステップで、奇数番目ドットのためのドット補正データが転送され、偶数番目のステップで、偶数番目ドットのためのドット補正データが転送される。
チップ補正データＨｃ、遅延時間データＨｄ及びスイッチ制御データＨｋは、奇数番目のドットのためのドット補正データと同じステップで転送される。
ただし、遅延時間データＨｄ及びスイッチ制御データＨｋは、８ステップのうちの一つ、例えば最初のステップのみで転送され、それ以外の奇数番目のステップでは、代わりに無効データＤＭＹが転送される。
The correction data is transferred in 8 cycles to steps (first to eighth steps) described below. In each step, one bit of the dot correction data is transferred.
One bit of dot correction data for odd-numbered dots and one bit of dot correction data for even-numbered dots are transferred alternately (in successive transfer steps).
For example, dot correction data for odd-numbered dots is transferred in odd-numbered steps among the above-described eight steps, and dot correction data for even-numbered dots is transferred in even-numbered steps.
The chip correction data Hc, the delay time data Hd, and the switch control data Hk are transferred in the same step as the dot correction data for the odd-numbered dots.
However, the delay time data Hd and the switch control data Hk are transferred in one of eight steps, for example, only in the first step, and in the other odd-numbered steps, invalid data DMY is transferred instead.
図４に示される例では、チップ補正データＨｃが格納されるメモリ回路ＭＣＭはシフトレジスタＳＦＲｄの最終段に接続され、遅延時間データＨｄが格納されるメモリ回路ＭＤＭは、シフトレジスタＳＦＲｃの最終段のフリップフロップＦＦＣ２５に接続され、スイッチ制御データＨｋが格納されるメモリ回路ＭＯＥは、シフトレジスタＳＦＲｂの最終段のフリップフロップＦＦＢ２５に接続されているので、各ドライバチップ内のすべての奇数番目のドットのための補正データＨｏの列の前にチップ補正データＨｃ、遅延時間データＨｄ、及びスイッチ制御データＨｋ又はこれらに代わる無効データＤＭＹを位置させて順に転送する。
そのため、奇数番目のドットのための補正データＨｏの転送時には、シフトレジスタを２５段に切り替えて、各ドライバチップＤＩＣに対して各々２５のデータビットから成る、４個のビット列を構成し、２６個のドライバチップ分を順に転送する。即ち、２６個のドライバチップに対して、各々２５×２６個のデータビットから成る、４個のビット列を転送する。
一方、偶数番目のドットのための補正データＨｅの列を転送する際は、シフトレジスタが２４段に切り替えられ、各ドライバチップに対して各々２４個の補正データビットから成る、４個のビット列を構成し、２６個のドライバチップ分を順に転送する。即ち、２６個のドライバチップに対して、各々２４×２６個のデータビットから成る、４個のビット列を転送する。
In the example shown in FIG. 4, the memory circuit MCM storing the chip correction data Hc is connected to the last stage of the shift register SFRd, and the memory circuit MDM storing the delay time data Hd is the last stage of the shift register SFRc. The memory circuit MOE that is connected to the flip-flop FFC25 and stores the switch control data Hk is connected to the flip-flop FFB25 at the final stage of the shift register SFRb, and therefore for all odd-numbered dots in each driver chip. The chip correction data Hc, the delay time data Hd, and the switch control data Hk or invalid data DMY instead of these are positioned and transferred in order before the column of the correction data Ho.
Therefore, at the time of transferring correction data Ho for odd-numbered dots, the shift register is switched to 25 stages to form four bit strings each consisting of 25 data bits for each driver chip DIC, 26 The driver chips are transferred in order. That is, four bit strings each consisting of 25 × 26 data bits are transferred to 26 driver chips.
On the other hand, when transferring the column of correction data He for the even-numbered dots, the shift register is switched to 24 stages, and four bit sequences each consisting of 24 correction data bits are assigned to each driver chip. Configure and transfer 26 driver chips in order. That is, four bit strings each consisting of 24 × 26 data bits are transferred to 26 driver chips.
シフトレジスタの段数の切り替えは上記のように、イネーブル信号Ｅ２により選択回路ＳＥＬを制御することにより行なわれる。奇数番目のドットのための補正データＨｏの転送の際は、図１０及び図１１を参照して説明したように、イネーブル信号Ｅ２がＨｉｇｈであり、これによりシフトレジスタは２５段に切り替えられている。一方、偶数番目のドットのための補正データＨｅの転送の際は、図１０及び図１１を参照して説明したように、イネーブル信号Ｅ２がＬｏｗであり、これによりシフトレジスタは２４段に切り替えられている。 As described above, the number of shift register stages is switched by controlling the selection circuit SEL with the enable signal E2. When transferring the correction data Ho for the odd-numbered dots, as described with reference to FIGS. 10 and 11, the enable signal E2 is High, and the shift register is switched to 25 stages. . On the other hand, when the correction data He for the even-numbered dots is transferred, as described with reference to FIGS. 10 and 11, the enable signal E2 is Low, thereby switching the shift register to 24 stages. ing.
図１７〜図２０において、ＤＯＴｘ−ｂｙ（ｘ＝１〜１９２、ｙ＝０、１、２、３）は各ドライバチップにより駆動されるｘ番目のドットのための第ｙビットの補正データを意味する。 17 to 20, DOTx-by (x = 1 to 192, y = 0, 1, 2, 3) means correction data of the yth bit for the xth dot driven by each driver chip. To do.
［第１ステップ］
期間Ｔｃにおいて、チップ補正データＨｃのうちのｂｉｔ３のデータＨｃ３、遅延時間データＨｄ、スイッチ制御データＨｋ、無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ３のデータＨｏ３を送出する。
なお、上記のように、図１７〜図２０は、図１１において、ドライバチップ数が１個であるものとして簡略化したものであり、図１７〜図２０には、第１段のドライバチップＤＩＣ１のためのデータ列のみが示されている。以下に説明する第２〜７ステップについても同様である。
[First step]
In period Tc, bit3 data Hc3 of chip correction data Hc, delay time data Hd, switch control data Hk, invalid data DMY, and bit3 data Ho3 of correction data Ho for odd-numbered dots are transmitted. .
As described above, FIGS. 17 to 20 are simplified assuming that the number of driver chips is one in FIG. 11, and FIGS. 17 to 20 show the first-stage driver chip DIC1. Only the data column for is shown. The same applies to the second to seventh steps described below.
より詳しく言えば、データＤＡＴＡＩ３（図１７）として、各ドライバチップのための補正データＨｃ３とそれに続く２４個の補正データＨｏ３の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２として、各ドライバチップのための遅延時間データＨｄと、それに続く２４個のドット補正データＨｏ３の列を、２６個連結したものを送出する。
データＤＡＴＡＩ１として、第１段及び第２段のドライバチップの各々のためのスイッチ制御データＨｋと、それに続く２４個のドット補正データＨｏ３の列を、２個連結したものを送出し、それに続いて、第３段乃至第２６段のドライバチップの各々のための、無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２４個連結したものを送出する。
データＤＡＴＡＩ０として、無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２６個連結したものを送出する。
More specifically, as data DATAI3 (FIG. 17), a series of 26 columns of correction data Hc3 for each driver chip followed by 24 correction data Ho3 is transmitted.
As data DATAI2, the data obtained by connecting 26 rows of delay time data Hd for each driver chip and the subsequent 24 dot correction data Ho3 is transmitted.
As data DATAI1, a switch control data Hk for each of the first-stage and second-stage driver chips, followed by a concatenation of two columns of 24 dot correction data Ho3, is sent, and then , And a combination of 24 invalid data DMY followed by 24 dot correction data Ho3 for each of the third to 26th driver chips.
As the data DATAI0, 26 invalid data DMY and subsequent 24 columns of dot correction data Ho3 are connected.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータのシフトレジスタによる転送が完了すると期間ｔａＥにおいて、３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１７ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｃ３、遅延時間データＨｄ、スイッチ制御データＨｋ、及び補正データＨｏ３の書き込みが行われる。この際、補正データＨｃ３、Ｈｏ３はそれぞれ、メモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。
During the above data transfer, the enable signal E2 is High, and the shift register is switched to 25 stages.
When transfer of these data by the shift register is completed, pulses of three strobe signals HD-STB-N (STB in FIG. 17) are generated in period taE (strobe signal HD-STB-N becomes Low three times. ), The enable signal E1 is switched to High, the enable signal E2 is switched to Low, the memory cell selection signal W3 is generated, and the correction data Hc3, the delay time data Hd, the switch control data Hk, and the correction data Ho3 are written. Is called. At this time, the correction data Hc3 and Ho3 are respectively written in the memory cells selected by the memory cell selection signal W3.
［第２ステップ］
期間Ｔｂにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ３のデータＨｅ３を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ３の列を、２６個連結したものを送出する。
[Second step]
In the period Tb, the data He3 of bit3 among the correction data He for the even-numbered dots is transmitted. More specifically, as the data DATAI3 to 0, a series of 26 columns of 24 dot correction data He3 connected is transmitted.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１７ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｅ３の書き込みが行われる。この際、補正データＨｅ３は、メモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。
While the above data transfer is performed, the enable signal E2 is Low, and the shift register is switched to 24 stages.
When the transfer of these data is completed, three strobe signals HD-STB-N (STB in FIG. 17) are generated, the enable signal E1 is switched to Low, and the enable signal E2 is switched to High to select the memory cell. The signal W3 is generated and the correction data He3 is written. At this time, the correction data He3 is written into the memory cell selected by the memory cell selection signal W3.
［第３ステップ］
期間Ｔｃにおいて、チップ補正データＨｃのうちのｂｉｔ２のデータＨｃ２及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ２のデータＨｏ２を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのための補正データＨｃ２と、それに続く２４個の補正データＨｏ２の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ２の列を、２６個連結したものを送出する。
[Third step]
In period Tc, bit2 data Hc2 and invalid data DMY of chip correction data Hc and bit2 data Ho2 of correction data Ho for odd-numbered dots are transmitted.
More specifically, as data DATAI3, 26 data obtained by concatenating 26 correction data Hc2 for each driver chip followed by 24 correction data Ho2 are transmitted.
As each of the
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１８ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｃ２及びＨｏ２の書き込みが行われる。この際、補正データＨｃ２、Ｈｏ２はそれぞれ、メモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。
During the above data transfer, the enable signal E2 is High, and the shift register is switched to 25 stages.
When the transfer of these data is completed, three strobe signal HD-STB-N (STB in FIG. 18) pulses are generated, the enable signal E1 is switched to High, and the enable signal E2 is switched to Low to select the memory cell. A signal W2 is generated, and correction data Hc2 and Ho2 are written. At this time, the correction data Hc2 and Ho2 are written in the memory cells selected by the memory cell selection signal W2.
［第４ステップ］
期間Ｔｄにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ２のデータＨｅ２を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ２の列を、２６個連結したものを送出する。
[Fourth step]
In the period Td, bit2 data He2 of the correction data He for the even-numbered dots is transmitted. More specifically, as the data DATAI3 to 0, a series of 26 columns of 24 dot correction data He2 connected is transmitted.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１８ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｅ２の書き込みが行われる。この際、補正データＨｅ２はメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。
While the above data transfer is performed, the enable signal E2 is Low, and the shift register is switched to 24 stages.
When the transfer of these data is completed, three strobe signal HD-STB-N (STB in FIG. 18) pulses are generated, the enable signal E1 is switched to Low, and the enable signal E2 is switched to High to select the memory cell. The signal W2 is generated and the correction data He2 is written. At this time, the correction data He2 is written into the memory cell selected by the memory cell selection signal W2.
［第５ステップ］
期間Ｔｅにおいて、チップ補正データＨｃのうちのｂｉｔ１のデータＨｃ１及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ１のデータＨｏ１を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのためのチップ補正データＨｃ１と、それに続く２４個のドット補正データＨｏ１の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ１の列を、２６個連結したものを送出する。
[Fifth step]
In period Te, bit1 data Hc1 of chip correction data Hc, invalid data DMY, and bit1 data Ho1 of correction data Ho for odd-numbered dots are transmitted.
More specifically, as the data DATAI3, a combination of 26 columns of chip correction data Hc1 for each driver chip followed by 24 dot correction data Ho1 is transmitted.
As each of the data DATAI2 to 0, 26 invalid data DMY for each driver chip, followed by 26 connected columns of 24 dot correction data Ho1, are transmitted.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１９ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｃ１及びＨｏ１の書き込みが行われる。この際、補正データＨｃ１、Ｈｏ１はそれぞれ、メモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。
During the above data transfer, the enable signal E2 is High, and the shift register is switched to 25 stages.
When the transfer of these data is completed, three strobe signal HD-STB-N (STB in FIG. 19) pulses are generated, the enable signal E1 is switched to High, and the enable signal E2 is switched to Low to select the memory cell. A signal W1 is generated, and correction data Hc1 and Ho1 are written. At this time, the correction data Hc1 and Ho1 are written in the memory cell selected by the memory cell selection signal W1, respectively.
［第６ステップ］
期間Ｔｆにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ１のデータＨｅ１を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ１の列を、２６個連結したものを送出する。
[6th step]
In the period Tf, the
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図１９ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｅ１の書き込みが行われる。この際、補正データＨｅ１はメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。
While the above data transfer is performed, the enable signal E2 is Low, and the shift register is switched to 24 stages.
When the transfer of these data is completed, three strobe signals HD-STB-N (STB in FIG. 19) are generated, the enable signal E1 is switched to Low, and the enable signal E2 is switched to High to select the memory cell. The signal W1 is generated and the correction data He1 is written. At this time, the correction data He1 is written into the memory cell selected by the memory cell selection signal W1.
［第７ステップ］
期間Ｔｇにおいて、チップ補正データＨｃのうちのｂｉｔ０のデータＨｃ０及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのうちのｂｉｔ０のデータＨｏ０を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバチップのためのチップ補正データＨｃ０と、それに続く２４個のドット補正データＨｏ０の列を、２６個連結したものを送出する。
データＤＡＴＡＩ２〜０の各々としては、各ドライバチップのための無効データＤＭＹと、それに続く２４個のドット補正データＨｏ０の列を、２６個連結したものを送出する。
[Seventh step]
In period Tg, bit0 data Hc0 and invalid data DMY of chip correction data Hc and bit0 data Ho0 of correction data Ho for odd-numbered dots are transmitted.
More specifically, as data DATAI3, 26 connected columns of chip correction data Hc0 for each driver chip and subsequent 24 dot correction data Ho0 are transmitted.
As each of the data DATAI2 to 0, 26 invalid data DMY for each driver chip, followed by 26 consecutive columns of 24 dot correction data Ho0, are transmitted.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２０ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｃ０及びＨｏ０の書き込みが行われる。この際、補正データＨｃ０、Ｈｏ０はそれぞれ、メモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。
During the above data transfer, the enable signal E2 is High, and the shift register is switched to 25 stages.
When the transfer of these data is completed, three strobe signal HD-STB-N (STB in FIG. 20) pulses are generated, the enable signal E1 is switched to High, and the enable signal E2 is switched to Low to select the memory cell. A signal W0 is generated, and correction data Hc0 and Ho0 are written. At this time, the correction data Hc0 and Ho0 are respectively written in the memory cells selected by the memory cell selection signal W0.
［第８ステップ］
期間Ｔｈにおいて、偶数番目のドットのための補正データＨｅのうちのｂｉｔ０のデータＨｅ０を送出する。より詳しく言えば、データＤＡＴＡＩ３〜０の各々として、２４個のドット補正データＨｅ０の列を、２６個連結したものを送出する。
[Eighth step]
In the period Th, the bit0 data He0 of the correction data He for the even-numbered dots is transmitted. More specifically, as the data DATAI3 to 0, a series of 26 columns of 24 dot correction data He0 connected is transmitted.
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられている。
これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２０ではＳＴＢ）のパルスが発生して、イネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｅ０の書き込みが行われる。この際、補正データＨｏ０はメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。
While the above data transfer is performed, the enable signal E2 is Low, and the shift register is switched to 24 stages.
When the transfer of these data is completed, three strobe signal HD-STB-N (STB in FIG. 20) pulses are generated, the enable signal E1 is switched to Low, and the enable signal E2 is switched to High to select the memory cell. The signal W0 is generated and the correction data He0 is written. At this time, the correction data Ho0 is written into the memory cell selected by the memory cell selection signal W0.
以上のようにして、８ステップの動作により、補正データＨｏ、Ｈｅ、Ｈｃ、遅延時間データＨｄ及びスイッチ制御データＨｋの転送とメモリ回路ヘの書き込みが完了すると印刷制御部１はラッチ信号ＨＤ−ＬＯＡＤをＬｏｗに戻し、一連のシーケンスが完了する。
As described above, when the transfer of the correction data Ho, He, Hc, the delay time data Hd and the switch control data Hk and the writing to the memory circuit are completed by the operation of 8 steps, the
クロックＨＤ−ＣＬＫＩの周波数は、補正データ転送時（図１１の時刻ｔａＭまで）と、印刷データの転送時（図１１の時刻ｔａＮ以降）では、異なり、補正データの転送時は、印刷データの転送時に比べて１／２程度とされる。これは、補正データが誤りなく転送され、メモリ回路に書き込まれるようにするためである。即ち、各ドライバチップの遅延回路の遅延時間は、補正データをメモリ回路に書き込むことで適切に定められるが、補正データの転送の際には、後述のリセット処理で一律に定められた遅延時間が用いられ、従って、初段のドライバチップ及び２段目以降のドライバチップのいずれかでは、遅延時間が最適ではなく、印刷データの転送の際と同じ周期のクロック信号ＨＤ−ＣＬＫを用いた場合には、誤動作する可能性があることを考慮したためである。なお、補正データの転送は、繰り返し行われる印刷データの転送の前に、例えば電源投入時に一度だけ行われるので、クロック信号ＨＤ−ＣＬＫの周期を長くしてもプリンタの動作速度という点であまり問題とならない。 The frequency of the clock HD-CLKI differs between correction data transfer (until time taM in FIG. 11) and print data transfer (after time taN in FIG. 11), and print data transfer during correction data transfer. It is about ½ compared to the time. This is because the correction data is transferred without error and written in the memory circuit. That is, the delay time of the delay circuit of each driver chip is appropriately determined by writing the correction data to the memory circuit. However, when the correction data is transferred, the delay time uniformly determined by the reset process described later is used. Therefore, in either the first stage driver chip or the second and subsequent driver chips, the delay time is not optimal, and when the clock signal HD-CLK having the same period as that of the print data transfer is used. This is because of the possibility of malfunction. The correction data is transferred only once, for example, when the power is turned on, before the repetitive print data transfer. Therefore, even if the cycle of the clock signal HD-CLK is increased, there is not much problem in terms of the operation speed of the printer. Not.
［セットアップ時間及びホールド時間］
図２１は図４のドライバチップＤＩＣをカスケード接続して成る回路において、印刷データの転送における動作の概要を分かりやすくするため、第１段のドライバチップＤＩＣ１と第２段のドライバチップＤＩＣ２の要部を抜き出して記載した回路図である。第１段のドライバチップＤＩＣ１と第２段のドライバチップＤＩＣ２の関係を分かりやすくするため、符号を変えてある。また、各ドライバチップ内の、４つのシフトレジスタＳＦＲａ〜ＳＦＲｄのうちの１つに相当するもののみが示されている。
[Setup time and hold time]
FIG. 21 is a circuit formed by cascading the driver chips DIC of FIG. 4, and the main parts of the first-stage driver chip DIC1 and the second-stage driver chip DIC2 are shown in order to make it easy to understand the outline of the operation in print data transfer. It is the circuit diagram which extracted and described. In order to make the relationship between the first-stage driver chip DIC1 and the second-stage driver chip DIC2 easier to understand, the reference numerals are changed. Further, only one corresponding to one of the four shift registers SFRa to SFRd in each driver chip is shown.
第１段のドライバチップＤＩＣ１のデータ入力端子がＤＡＴＡＩで示されている。
第１段及び第２段のドライバチップＤＩＣ１、ＤＩＣ２は各々２つのクロック信号端子ＣＬＫＰ及びＣＬＫＮに、相補的な差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎを受けるが、図２１には、その一方のみ、即ち正論理の信号ＣＬＫ−Ｐのみを示している。
The data input terminal of the first-stage driver chip DIC1 is indicated by DATAI.
The first-stage and second-stage driver chips DIC1 and DIC2 receive complementary differential signals CLK-P and CLK-N at two clock signal terminals CLKP and CLKN, respectively, but only one of them is shown in FIG. That is, only the positive logic signal CLK-P is shown.
遅延回路ＤＴＩ１は、ドライバチップＤＩＣ１のデータ入力端子に接続されており、図４の遅延回路１４３〜１４６のいずれかに相当する。同様に、遅延回路ＤＴＩ２は、ドライバチップＤＩＣ２のデータ入力端子に接続されており、図４の遅延回路１４３〜１４６のいずれかに相当する。
実施の形態１における構成においては、ドライバチップのカスケード接続の１段目ドライバチップと２段目以降のドライバチップとで遅延回路の遅延時間を異なる値に設定することが可能であり、１段目の遅延回路ＤＴＩ１の遅延時間に対して、２段目以降の遅延回路（ＤＴＩ２等）の遅延時間は小さく設定される。
The delay circuit DTI1 is connected to the data input terminal of the driver chip DIC1, and corresponds to one of the
In the configuration in the first embodiment, the delay time of the delay circuit can be set to a different value between the first-stage driver chip in the cascade connection of the driver chips and the second-stage and subsequent driver chips. The delay time of the second and subsequent delay circuits (DTI2 etc.) is set smaller than the delay time of the delay circuit DTI1.
バッファ回路（バッファ）ＣＫ１は、ドライバチップＤＩＣ１のクロック入力回路１４１とバッファ１４２（図４）の組合せに相当する。同様に、バッファ回路（バッファ）ＣＫ２は、ドライバチップＤＩＣ２のクロック入力回路１４１とバッファ１４２（図４）の組合せに相当する。
The buffer circuit (buffer) CK1 corresponds to a combination of the
フリップフロップＦＦ１〜２４は、図４におけるＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、又はＦＦＤ１〜Ｄ２４に相当する。
図４には、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、及びＦＦＤ２５が示されているが、印刷データの転送の際には、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力が選択回路ＳＥＬで選択されて出力されるので、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５は、図２１には図示されていない。
The flip-flops FF1 to FF correspond to FFA1 to A24, FFB1 to B24, FFC1 to C24, or FFD1 to D24 in FIG.
FIG. 4 shows flip-flops FFA25, FFB25, FFC25, and FFD25. When print data is transferred, the outputs of the flip-flops FFA24, FFB24, FFC24, and FFD24 are selected by the selection circuit SEL. The flip-flops FFA25, FFB25, FFC25, and FFD25 are not shown in FIG.
図２１においては、バッファＣＫ１により一つのシフトレジスタの２４個のフリップフロップＦＦ１〜２４のクロック端子を駆動するように簡略化して描かれているが、４つのシフトレジスタのそれぞれ２５個のフリップフロップ、即ち全部で１００個のフリップフロップのクロック端子が、バッファＣＫ１の出力により同時に駆動される。 In FIG. 21, the clock terminals of the 24 flip-flops FF1 to FF1-24 of one shift register are simplified to be driven by the buffer CK1, but each of the 25 flip-flops of the four shift registers includes: That is, the clock terminals of 100 flip-flops are driven simultaneously by the output of the buffer CK1.
同様に、フリップフロップＦＦ２５〜４８は、ドライバチップＤＩＣ２に備えられたフリップフロップであって、図４におけるＦＦＡ１〜Ａ２４、ＦＦＢ１〜Ｂ２４、ＦＦＣ１〜Ｃ２４、又はＦＦＤ１〜Ｄ２４に相当する。 Similarly, the flip-flops FF25 to 48 are flip-flops provided in the driver chip DIC2, and correspond to FFA1 to A24, FFB1 to B24, FFC1 to C24, or FFD1 to D24 in FIG.
出力バッファ回路（出力バッファ）ＤＴＯ１はドライバチップＤＩＣ１に設けられたものであり、図４における出力バッファ１４７〜１５０のいずれかに相当する。同様に、出力バッファ回路（出力バッファ）ＤＴＯ２は、ドライバチップＤＩＣ２に設けられたものであり、図４における出力バッファ１４７〜１５０のいずれかに相当する。
図２１においては、図４における選択回路ＳＥＬを省略している。以後の説明で、出力バッファＤＴＯ１における遅延時間には、選択回路ＳＥＬにおける遅延時間をも含むものとする。出力バッファＤＴＯ２についても同様である。
The output buffer circuit (output buffer) DTO1 is provided in the driver chip DIC1, and corresponds to one of the output buffers 147 to 150 in FIG. Similarly, the output buffer circuit (output buffer) DTO2 is provided in the driver chip DIC2, and corresponds to any of the output buffers 147 to 150 in FIG.
In FIG. 21, the selection circuit SEL in FIG. 4 is omitted. In the following description, it is assumed that the delay time in the output buffer DTO1 includes the delay time in the selection circuit SEL. The same applies to the output buffer DTO2.
次に図２１に示すカスケード接続の動作を、図２２を参照して説明する。
図２２において、ドライバチップＤＩＣ１のデータ入力信号端子ＤＡＴＡＩに、時刻ｔｃＡに、データ列中のデータｄ４８の入力が開始され、それに引き続きデータｄ４９、ｄ５０等が入力される。
上記のデータ列は、クロック信号ＣＬＫ−Ｐに同期して入力される。例えば、時刻ｔｃＢにおけるクロック立ち下がりエッジを基準として、所定のセットアップ時間とホールド時間をもってデータ信号が入力される。
Next, the operation of the cascade connection shown in FIG. 21 will be described with reference to FIG.
In FIG. 22, input of data d48 in the data string is started at time tcA to data input signal terminal DATAI of driver chip DIC1, and subsequently data d49, d50, etc. are input.
The data string is input in synchronization with the clock signal CLK-P. For example, a data signal is input with a predetermined setup time and hold time with reference to the clock falling edge at time tcB.
ドライバチップＤＩＣ１へ入力されたデータ信号は遅延回路ＤＴＩ１により時間ＴＤＩ１遅延し（遅延後のデータ信号を符号ＤＴＩ１で示す）、フリップフロップＦＦ１へ入力される。一方、クロック信号ＣＬＫ−ＰはバッファＣＫ１によって、時間ＴＣＫだけ遅延し（遅延後のクロック信号を符号ＣＫ１で示す）、フリップフロップＦＦ１〜２４へ入力される。
このように、フリップフロップＦＦ１には、データ信号及びクロック信号として、それぞれＴＤＩ１及びＴＣＫ遅延したものが入力されることになり、フリップフロップＦＦ１におけるクロック信号に対するデータ信号のセットアップ時間及びホールド時間はそれぞれＴｓ１、Ｔｈ１となる。
Data signal input to the driver chips DIC1 is time T DI1 delay by the delay circuit DTI1 (indicating the data signal delayed by the symbol DTI1), is input to the flip-flop FF1. On the other hand, the clock signal CLK-P buffer CK1, (showing a clock signal after a delay by the symbol CK1) delayed by time T CK, is inputted to the flip-flop FF1～24.
Thus, the flip-flop FF1, as the data signal and the clock signal, will be those delayed T DI1 and T CK respectively inputted, setup time and hold time of a data signal with respect to the clock signal in the flip-flop FF1 They are Ts1 and Th1, respectively.
ＬＥＤヘッド１９の入力部におけるクロック信号に対するデータ信号のセットアップ時間Ｔｓ０、ホールド時間Ｔｈ０との関係を求めるため、時刻ｔｃＡを起点として考えると、次式を得る。
Ｔｓ０＋ＴＣＫ−Ｔｓ１−ＴＤＩ１＝０
また、時刻ｔｃＢを起点として次式を得る。
Ｔｈ０＋ＴＤＩ１−Ｔｈ１−ＴＣＫ＝０
In order to obtain the relationship between the setup time Ts0 and the hold time Th0 of the data signal with respect to the clock signal at the input part of the
Ts0 + T CK -Ts1-T DI1 = 0
Further, the following equation is obtained starting from time tcB.
Th0 + T DI1 -Th1-T CK = 0
これらを整理して次式を得る。
Ｔｓ１＝Ｔｓ０＋ＴＣＫ−ＴＤＩ１
Ｔｈ１＝Ｔｈ０＋ＴＤＩ１−ＴＣＫ
These are arranged to obtain the following formula.
Ts1 = Ts0 + T CK -T DI1
Th1 = Th0 + T DI1 −T CK
一方、ドライバチップＤＩＣ１内のバッファＣＫ１の出力（ＣＫ１）の立下り（時刻ｔｃＣ）よりＴＦＦ遅延してフリップフロップＦＦ１〜２４の各々の出力信号が変化する。
図２２においては、フリップフロップＦＦ１の出力データが符号ｄ４７、ｄ４８、ｄ４９、ｄ５０で示され、フリップフロップＦＦ２４の出力データが符号ｄ２４、ｄ２５、ｄ２６、ｄ２７で示されている。
On the other hand, each output signal of the flip-flops FF1 to FF changes with a delay of TFF from the fall (time tcC) of the output (CK1) of the buffer CK1 in the driver chip DIC1.
In FIG. 22, the output data of the flip-flop FF1 is indicated by symbols d47, d48, d49, and d50, and the output data of the flip-flop FF24 is indicated by symbols d24, d25, d26, and d27.
上記のデータ信号はドライバチップＤＩＣ１の出力バッファＤＴＯ１により更にＴＤＯ遅延して出力される。出力バッファＤＴＯ１の出力の波形はＤＴＯ１として示されている。
なお、フリップフロップＦＦ２４の出力信号は選択回路ＳＥＬにより遅延して出力されるが、上記のように、これによる遅延時間は出力バッファの遅延時間ＴＤＯに含めている。
The above data signal is output with a delay further T DO by the output buffer DTO1 of the
Although the output signal of the flip-flop FF24 is output with a delay by the selection circuit SEL, as described above, the delay time by which is included in the delay time of the output buffer T DO.
データ信号は次段のドライバチップＤＩＣ２に入力され、ドライバチップＤＩＣ２内の遅延回路ＤＴＩ２により時間ＴＤＩ２遅延される。 Data signal is input to the next stage of the driver chip DIC2, are time T DI2 delay by the delay circuit DTI2 in the driver chip DIC2.
一方、ドライバチップＤＩＣ２に入力されたクロック信号は、バッファＣＫ２によりＴＣＫ遅延して、フリップフロップＦＦ２５〜４８へ入力される。 On the other hand, the input clock signal to the driver chip DIC2 is to T CK delayed by a buffer CK2, is inputted to the flip-flop FF25～48.
ドライバチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｃＢを起点として次式を得る。
ＴＣＫ＋ＴＦＦ＋ＴＤＯ＋ＴＤＩ２＋Ｔｓ２−ＴＣＬＫ−ＴＣＫ＝０
整理すると、
Ｔｓ２＝ＴＣＬＫ−（ＴＦＦ＋ＴＤＯ＋ＴＤＩ２）
となる。
When the data setup time Ts2 at the input of the flip-flop FF25 of the driver chip DIC2 is obtained, the following equation is obtained starting from the time tcB.
T CK + T FF + T DO + T DI2 + Ts2-T CLK -T CK = 0
Organize
Ts2 = T CLK - (T FF + T DO + T DI2)
It becomes.
なお、図２２におけるドライバチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成る素子であり、個々の素子毎に多少の特性ばらつきを持っているものの、同一のＬＥＤヘッドユニット内ではその特性差は小さい。そのため、図２２において、簡略化のため、バッファＣＫ１、ＣＫ２の遅延時間はともにＴＣＫであるとして記載している。 Note that the driver chips DIC1 and DIC2 in FIG. 22 are elements having the same circuit configuration, and there is some characteristic variation for each element, but the characteristic difference is small within the same LED head unit. Therefore, in FIG. 22, for simplicity, is described as the delay time of the buffer CK1, CK2 are both T CK.
フリップフロップを正常動作させるためには、その入力部において所望のセットアップ時間とホールド時間を確保する必要がある。 In order for the flip-flop to operate normally, it is necessary to ensure desired setup time and hold time at the input section.
ドライバチップＤＩＣ１からドライバチップＤＩＣ２へのデータ転送においても、ドライバチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要がある。
いま仮にＴｓ２＞０とすると、
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
となり、
ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
の合計値よりもクロック周期が短いと正常なデータ転送が行えないことが判る。
Also in the data transfer from the driver chip DIC1 to the driver chip DIC2, it is necessary to give a desired setup time to the flip-flop of the shift register input stage of the driver chip DIC2.
If Ts2> 0,
T CLK > T FF + T DO + T DI2
And
T FF + T DO + T DI2
It can be seen that normal data transfer cannot be performed if the clock cycle is shorter than the total value.
このとき、シフトレジスタの前段に接続される遅延回路の遅延時間を、カスケード接続されたドライバチップのうちの１段目のドライバチップと２段目以降のドライバチップとで異なる値に設定できるようにしたので、１段目のドライバチップの遅延回路の遅延時間ＴＤＩ１に対し、２段目以降のドライバチップの遅延回路の遅延時間ＴＤＩ２を小さく設定することができる。 At this time, the delay time of the delay circuit connected to the preceding stage of the shift register can be set to a different value between the first-stage driver chip and the second and subsequent driver chips among the cascade-connected driver chips. Therefore, the delay time T DI2 of the delay circuit of the second and subsequent driver chips can be set smaller than the delay time T DI1 of the delay circuit of the first driver chip.
先に計算したように、シフトレジスタのクロック周期は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
を満たすように定められるので、上記の遅延時間ＴＤＩ２を小さく設定することで、ドライバチップのカスケード接続時のクロック周期の下限値をより小さくすることができ、最大動作クロック周波数が更に増加できることになる。
As calculated earlier, the clock cycle of the shift register is T CLK > T FF + T DO + T DI2
Since the delay time TDI2 is set to be small, the lower limit value of the clock period when the driver chips are cascade-connected can be further reduced, and the maximum operating clock frequency can be further increased. Become.
各段のドライバチップの遅延時間は遅延時間選択信号ＤＬＹがＨｉｇｈであるかＬｏｗであるかによって決定され、遅延時間選択信号ＤＬＹの状態を決定する処理、例えば、メモリ回路ＭＤＭへの遅延時間データＨｄの書き込みは、印刷データ転送の開始に先立つ補正データ転送時に行われる。 The delay time of the driver chip in each stage is determined by whether the delay time selection signal DLY is High or Low, and processing for determining the state of the delay time selection signal DLY, for example, delay time data Hd to the memory circuit MDM Is written at the time of correction data transfer prior to the start of print data transfer.
このため、何らかの格別の処理をしなければ、補正データ転送の開始時点（例えば図１１の時刻ｔａＤ）においては、上記の遅延時間選択信号ＤＬＹは、そのＨｉｇｈ／Ｌｏｗ状態が確定していないことになる。このような事態となるのを避けるため、本実施の形態１では、補正データの転送に先立って、遅延時間選択信号ＤＬＹを確定させる処理を行う。この処理をリセット処理と言う。 Therefore, if no special processing is performed, the High / Low state of the delay time selection signal DLY is not determined at the start of correction data transfer (for example, time taD in FIG. 11). Become. In order to avoid such a situation, in the first embodiment, processing for determining the delay time selection signal DLY is performed prior to transfer of the correction data. This process is called a reset process.
［リセット処理］
図２３は前述した補正データ転送に先立って行われるリセット処理の動作を説明するタイムチャートである。
リセット処理は、図１１、図１７〜図２０を参照して説明した補正データの転送の開始（図２３における時刻ｔａＤ）に先立って、時刻ｔａＡから期間ｔａＣに行われる。
[Reset processing]
FIG. 23 is a time chart for explaining the operation of the reset process performed before the correction data transfer described above.
The reset process is performed from the time taA to the period taC prior to the start of the transfer of the correction data described with reference to FIGS. 11 and 17 to 20 (time taD in FIG. 23).
まず、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈとされる（時刻ｔａＡ）。これにより、印刷データ以外のデータ、ここでは固定値のデータが転送されることが示される。 First, the latch signal HD-LOAD is set to High (time taA). This indicates that data other than print data, here, fixed value data is transferred.
ついで、データ信号ＨＤ−ＤＡＴＡ３〜０を固定値（Ｈｉｇｈレベル）とした状態を維持したままクロックＨＤ−ＣＬＫを所定数入力して、図４のシフトレジスタＳＦＲａ〜ＳＦＲｄにへシフト入力する（期間ｔａＢ）。 Next, a predetermined number of clocks HD-CLK are input while maintaining a state where the data signals HD-DATA3 to 0 are fixed values (High level), and are shifted to shift registers SFRa to SFRd in FIG. 4 (period taB). ).
期間ｔａＢにおいては、ストローブ信号ＨＤ−ＳＴＢ−Ｎは発生せず、従って、イネーブル信号Ｅ２がＨｉｇｈの状態が維持される。そのため、各ドライバチップのシフトレジスタＳＦＲａ〜ＳＦＲｄは２５段の状態に維持される。この状態で、クロック信号ＨＤ−ＣＬＫ−Ｐのパルスを２５×２６回発生させる（Ｈｉｇｈとする）ことで、２６個のドライバチップのシフトレジスタのすべてのフリップフロップに固定値（Ｈｉｇｈレベル）のデータが書き込まれる。 In the period taB, the strobe signal HD-STB-N is not generated, and therefore the enable signal E2 is maintained in the High state. Therefore, the shift registers SFRa to SFRd of each driver chip are maintained in a 25-stage state. In this state, a pulse of the clock signal HD-CLK-P is generated 25 × 26 times (assumed to be “High”), whereby fixed value (High level) data is stored in all flip-flops of the shift registers of the 26 driver chips. Is written.
このとき、各ドライバチップ内のメモリ回路ＭＤＭのデータ、従って、メモリ回路ＭＤＭから遅延回路１４３〜１４６に供給される遅延時間選択信号ＤＬＹの値が確定していないので、各ドライバチップの遅延回路の遅延時間は確定していない。しかし、この点は問題とならない。フリップフロップ間でのデータの転送に際し、データ信号ＨＤ−ＤＡＴＡ３〜０がＨｉｇｈレベルに固定されているため、フリップフロップのＤ入力に関するセットアップ時間やホールド時間の制約を受けないからである。
At this time, the data of the memory circuit MDM in each driver chip, and hence the value of the delay time selection signal DLY supplied from the memory circuit MDM to the
シフト入力が完了すると、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３×２×４＝２４パルス入力され（期間ｔａＣ）、図１１、図１７〜図２０に示したのと同様にメモリ回路ＭＥＭ、メモリ回路ＭＣＭ、メモリ回路ＭＤＭ及びメモリ回路ＭＯＥへのデータ書き込みが行われる。
即ち、図１１を参照して説明したのと同様に、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス発生する毎に、イネーブル信号Ｅ１、Ｅ２が反転し、これらの反転の際に、メモリセル選択信号Ｗ３〜Ｗ０が２回ずつＨｉｇｈとなる。その結果、シフトレジスタのフリップフロップに保持されている固定値（Ｈｉｇｈレベル）のデータが、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込まれる。
When the shift input is completed, 3 × 2 × 4 = 24 pulses of the strobe signal HD-STB-N are input (period taC), and the memory circuit MEM and the memory circuit are the same as those illustrated in FIGS. 11 and 17 to 20. Data is written to the MCM, the memory circuit MDM, and the memory circuit MOE.
That is, as described with reference to FIG. 11, every time three pulses of the strobe signal HD-STB-N are generated, the enable signals E1 and E2 are inverted. W3 to W0 become High twice. As a result, fixed value (High level) data held in the flip-flop of the shift register is written to the memory circuits MEM, MCM, MDM, and MOE.
即ちイネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ３で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ３で選択されるメモリセル、ＭＤＭ、ＭＯＥに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ３で選択されるメモリセルに書き込まれる。
That is, when the enable signal E1 is High and the memory cell selection signal W3 is High, the memory cell selected by the memory cell selection signal W3 in the
When the enable signal E2 is High and the memory cell selection signal W3 is High, data is written to the memory cell selected by the memory cell selection signal W3 in the
イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ２がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ２で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ２がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ２で選択されるメモリセルに書き込まれる。
When the enable signal E1 is High and the memory cell selection signal W2 is High, the memory cell selected by the memory cell selection signal W2 in the
When the enable signal E2 is High and the memory cell selection signal W2 is High, data is written to the memory cell selected by the memory cell selection signal W2 in the
イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ１がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ１で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ１がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ１で選択されるメモリセルに書き込まれる。
When the enable signal E1 is High and the memory cell selection signal W1 is High, the memory cell selected by the memory cell selection signal W1 in the
When the enable signal E2 is High and the memory cell selection signal W1 is High, data is written to the memory cell selected by the memory cell selection signal W1 in the
イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ０がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ０で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。
イネーブル信号Ｅ２がＨｉｇｈで、メモリセル選択信号Ｗ０がＨｉｇｈのときは、メモリ回路ＭＥＭのメモリセル回路２１２内のメモリセル選択信号Ｗ０で選択されるメモリセルに書き込まれる。
When the enable signal E1 is High and the memory cell selection signal W0 is High, the memory cell selected by the memory cell selection signal W0 in the
When the enable signal E2 is High and the memory cell selection signal W0 is High, data is written to the memory cell selected by the memory cell selection signal W0 in the
時刻ｔａＡから期間ｔａＣにかけてのリセット処理が完了すると、ラッチ信号ＨＤ−ＬＯＡＤを一旦Ｌｏｗレベルに戻してリセット処理が完了する。 When the reset process from the time taA to the period taC is completed, the latch signal HD-LOAD is once returned to the low level to complete the reset process.
次いで、図１１に示したのと同様に時刻ｔａＤから期間ｔａＬにかけて、補正データの転送と、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの補正データ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及び書込みが行われる。
この転送に際しては、リセット処理でメモリ回路ＭＤＭに書き込まれた遅延時間設定データにより設定された遅延時間が用いられる。上記の例のように、固定値としてＨｉｇｈレベルが書き込まれた状態では、長い遅延時間が用いられる。
Next, as shown in FIG. 11, from time taD to period taL, transfer of correction data, and transfer of correction data, delay time data Hd, and switch control data Hk to memory circuits MEM, MCM, MDM, and MOE And writing is performed.
In this transfer, the delay time set by the delay time setting data written in the memory circuit MDM by the reset process is used. In the state where the High level is written as a fixed value as in the above example, a long delay time is used.
［従来の構成との比較］
以下、上記のようにしてリセット処理を行うことの利点を説明する。
図２４は従来例のドライバチップＤＩＣに設けられたパワーオンリセット回路４３１を、メモリ回路ＭＤＭとともに示す。
メモリ回路ＭＤＭは、実施の形態１で用いられる図７のメモリ回路ＭＤＭと概して同じである。但し、図７のラッチ回路２６２の代わりに、セット入力端子付きのラッチ回路２６３が用いられている。
[Comparison with conventional configuration]
Hereinafter, the advantage of performing the reset process as described above will be described.
FIG. 24 shows a power-on
The memory circuit MDM is generally the same as the memory circuit MDM of FIG. 7 used in the first embodiment. However, a
パワーオンリセット回路４３１は、電源オン時にパワーオンリセット信号ＲＳＴを出力するものであり、このパワーオンリセット信号により、ラッチ回路２６３がセットされ、そのＱ端子の信号（Ｑ出力）がＨｉｇｈとなる。
The power-on
ラッチ回路２６３は、セット入力端子ＳがＨｉｇｈレベルとなると、Ｄ端子入力やＧ端子入力の設定に優先してＱ出力をＨｉｇｈにすることができ、セット入力端子ＳがＬｏｗレベルに戻ったあとも、Ｄ端子入力やＧ端子入力により新たな状態値の設定が指示されるまでＱ出力を保持し続ける。
When the set input terminal S becomes High level, the
図２５は図２４のパワーオンリセット回路４３１の構成を示し、図２６（ａ）〜（ｃ）はその各部に現れる信号の波形を示す図である。
FIG. 25 shows the configuration of the power-on
図２５に示されるパワーオンリセット回路４３１は、抵抗４３２と、コンデンサ４３３と、インバータ回路（インバータ）４３４とを有する。
抵抗４３２の一端は電源ＶＤＤと接続され、抵抗４３２の他端はコンデンサ４３３の一方の電極及びインバータ４３４の入力端子と接続されている。また、コンデンサ４３３の他方の電極はグランドと接続されている。
インバータ４３４の出力端子からパワーオンリセット信号ＲＳＴが出力される。
パワーオンリセット信号ＲＳＴは、図２４のラッチ回路２６３のセット入力端子Ｓに与えられる。
A power-on
One end of the
A power-on reset signal RST is output from the output terminal of the
The power-on reset signal RST is applied to the set input terminal S of the
図２６（ａ）に示すように、画像形成装置の電源投入に伴い、電源電圧ＶＤＤが立ち上がると、コンデンサ４３３は抵抗４３２を介して充電されていき、図２６（ｂ）に示すようにその電位は略グランド電位から上昇していくことになる。
図２６（ｃ）に示されるパワーオンリセット信号ＲＳＴはインバータ４３４の出力端子における波形であり、コンデンサ４３３の端子電圧Ｖ４３３がインバータ４３４の入力端子閾値電圧Ｖ４３４ｔｈ未満のときはＨｉｇｈレベルを出力し、上記の閾値電圧Ｖ４３４ｔｈに達するとＬｏｗレベルに遷移する。
As shown in FIG. 26A, when the power supply voltage VDD rises with the power-on of the image forming apparatus, the
The power-on reset signal RST shown in FIG. 26C is a waveform at the output terminal of the
電源投入直後には、コンデンサ４３３は充電されていないため、その端子電圧Ｖ４３３は閾値電圧Ｖ４３４ｔｈよりも低く、従って、パワーオンリセット信号ＲＳＴは、Ｈｉｇｈレベルである。
コンデンサ４３３の充電に伴いその端子電圧Ｖ４３３が上昇して、インバータ４３４の閾値電圧Ｖ４３４ｔｈに達すると、パワーオンリセット信号ＲＳＴ端子はＬｏｗレベルに戻る。
Immediately after the power is turned on, since the
When the
上記のように、電源オンの直後に、パワーオンリセット信号ＲＳＴが発生することにより、図２４に示したラッチ回路２６３のセット端子Ｓにセット信号として入力され、該ラッチ回路２６３のＱ出力はＨｉｇｈレベルへと遷移する。
ラッチ回路２６３のＱ出力は、メモリ回路ＭＤＭの出力であり、遅延時間選択信号ＤＬＹとして同じドライバチップ内の遅延回路１４３〜１４６に供給される。
上記の処理がすべてのドライバチップＤＩＣ１〜ＤＩＣ２６で行われる。
その結果、初段のドライバチップＤＩＣ１においても、２段目以降のドライバチップＤＩＣ２〜ＤＩＣ２６のいずれにおいても、遅延回路１４３〜１４６の遅延時間が比較的長い値に設定される。
As described above, immediately after the power is turned on, the power-on reset signal RST is generated, so that it is input as a set signal to the set terminal S of the
The Q output of the
The above processing is performed by all the driver chips DIC1 to DIC26.
As a result, both the first-stage driver chip DIC1 and the second-stage and subsequent driver chips DIC2 to DIC26 set the delay times of the
このように、パワーオンリセット信号ＲＳＴがラッチ回路２６３に入力されることで電源投入時における不定状態が解消されることになる。
As described above, the power-on reset signal RST is input to the
以上の図２４及び図２５を参照した説明から明らかなように、従来の構成においては、パワーオンリセット回路４３１を設ける必要があった。
As is apparent from the description with reference to FIGS. 24 and 25 described above, the power-on
ところが、パワーオンリセットはドライバチップ内に形成されたコンデンサへの電圧充電特性を用いてリセット信号ＲＳＴ（図２６（ｃ））を作成しているため、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバチップのチップ面積を小さくする上での大きな制約となっており、その解決が望まれていた。 However, since the power-on reset generates the reset signal RST (FIG. 26 (c)) using the voltage charging characteristics of the capacitor formed in the driver chip, a large value is required as the capacitance of the capacitor. Therefore, a large occupied area is inevitably required, which is a great limitation in reducing the chip area of the driver chip, and a solution has been desired.
それに対して、実施の形態１における図４の構成では図２３の時刻ｔａＡから期間ｔａＣにおいて、遅延時間データＨｄとして固定値のデータの転送及び転送した遅延時間データＨｄのメモリ回路ＭＤＭへの書き込みを行うことで、パワーオンリセット回路を不要とすることができる。 On the other hand, in the configuration of FIG. 4 in the first embodiment, the fixed value data is transferred as the delay time data Hd and the transferred delay time data Hd is written to the memory circuit MDM from the time taA to the time taC in FIG. By doing so, the power-on reset circuit can be dispensed with.
［実施の形態１の効果］
上記のように、従来のドライバチップでは、パワーオンリセット回路としてドライバチップ内に集積されたコンデンサへの電圧充電特性を用いてリセット時間を作成しており、コンデンサの静電容量として大きい値を必要とすることから必然的に大きな占有面積を要し、ドライバチップのチップ面積を小さくする上での大きな制約となっていた。これに対し、本実施の形態１の構成では補正データ転送に先立って、遅延時間データＨｄとして固定値のデータを、シフトレジスタにより転送し、メモリ回路ＭＤＭに書き込むこととしているので、前述したリセット回路を不要とできる。
[Effect of Embodiment 1]
As described above, in the conventional driver chip, the reset time is created using the voltage charging characteristics of the capacitor integrated in the driver chip as a power-on reset circuit, and a large value is required as the capacitance of the capacitor. Therefore, a large occupied area is inevitably required, which is a great restriction in reducing the chip area of the driver chip. On the other hand, in the configuration of the first embodiment, the fixed value data is transferred as the delay time data Hd by the shift register and written in the memory circuit MDM prior to the correction data transfer. Can be made unnecessary.
なお、上記の例では、リセット処理においてＬＥＤヘッドに入力されるデータＨＤ−ＤＡＴＡが、Ｈｉｇｈレベルとされるが、要するに固定値であれば良い。特に、遅延回路１４３〜１４６の遅延時間が長くなるようにすればよい。別の見方をすれば、ＬＥＤヘッドの入力信号端子部において、データ信号のクロック信号に対するホールド時間が短くなるようにすればよい。
In the above example, the data HD-DATA input to the LED head in the reset process is set to the high level, but may be a fixed value. In particular, the delay time of the
実施の形態１の変形例．
実施の形態１では、図２３を参照して説明したように、リセット処理に際し、メモリ回路ＭＤＭのみならず、メモリ回路ＭＥＭ、ＭＣＭ、ＭＯＥに同じ固定値のデータを書き込んでいる。
このようにすることで、メモリ回路への固定値の書き込みの処理を、メモリ回路への補正データ、遅延時間データＨｄ、スイッチ制御データＨｋの書き込みの処理と同じように行うことができる。一方、リセット処理に要する時間が長いという問題がある。
この問題の解決のため、リセット処理に当たっては、メモリ回路ＭＤＭへの固定値の書き込みが終わったら、他のメモリ回路への書き込みも終了することとしても良い。
以下、この変形例における動作を、図２７を参照して説明する。
Modification of the first embodiment.
In the first embodiment, as described with reference to FIG. 23, in the reset process, the same fixed value data is written not only in the memory circuit MDM but also in the memory circuits MEM, MCM, and MOE.
By doing so, the process of writing a fixed value to the memory circuit can be performed in the same manner as the process of writing the correction data, the delay time data Hd, and the switch control data Hk to the memory circuit. On the other hand, there is a problem that the time required for the reset process is long.
In order to solve this problem, in the reset process, when writing of a fixed value to the memory circuit MDM is finished, writing to other memory circuits may be finished.
Hereinafter, the operation in this modification will be described with reference to FIG.
図２７においては時刻ｔａＡ及び期間ｔａＢにおける処理は、図２３で説明したのと同じである。
図２７では、期間ｔａＣにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスだけ発生する。
In FIG. 27, the processing at time taA and period taB is the same as described with reference to FIG.
In FIG. 27, only three pulses of the strobe signal HD-STB-N are generated in the period taC.
補正データの転送及び書込みに関し説明したのと同様に、この３パルスにより、イネーブル信号Ｅ１がＨｉｇｈとなり、メモリセル選択信号Ｗ３がＨｉｇｈとなる。イネーブル信号Ｅ１がＨｉｇｈで、メモリセル選択信号Ｗ３がＨｉｇｈのとき、メモリ回路ＭＥＭのメモリセル回路２１１内のメモリセル選択信号Ｗ３で選択されるメモリセル、メモリ回路ＭＣＭのメモリセル選択信号Ｗ３で選択されるメモリセル、並びにメモリ回路ＭＤＭ、ＭＯＥに固定値が書き込まれる。
In the same manner as described regarding the transfer and writing of the correction data, the enable signal E1 becomes High and the memory cell selection signal W3 becomes High by these three pulses. When the enable signal E1 is High and the memory cell selection signal W3 is High, the memory cell selected by the memory cell selection signal W3 in the
時刻ｔａＡから期間ｔａＣにかけてのリセット処理が完了すると、ラッチ信号ＨＤ−ＬＯＡＤを一旦Ｌｏｗレベルに戻してリセット処理が完了する。
ラッチ信号ＨＤ−ＬＯＡＤをＬｏｗレベルに戻すことで、制御回路ＣＴＲ１も初期状態、即ち、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス入力される前の状態に戻る。
When the reset process from the time taA to the period taC is completed, the latch signal HD-LOAD is once returned to the low level to complete the reset process.
By returning the latch signal HD-LOAD to the Low level, the control circuit CTR1 also returns to the initial state, that is, the state before the three pulses of the strobe signal HD-STB-N are input.
それ以降の処理は、図１１を参照して説明したのと同様である。即ち、時刻ｔａＤから期間ｔａＴにかけて、補正データ等の転送と、メモリ回路（ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥ）へのデータの書き込みが行われる。 The subsequent processing is the same as that described with reference to FIG. That is, correction data and the like are transferred and data are written to the memory circuits (MEM, MCM, MDM, and MOE) from time taD to period taT.
図２３では、期間ｔａＣにおいて発生されるストローブ信号ＨＤ−ＳＴＤ−Ｎのパルスの数が２４であったが、図２７では、期間ｔａＣにおいて発生されるストローブ信号ＨＤ−ＳＴＤ−Ｎのパルスの数が３である。これにより、図４におけるメモリ回路ＭＤＭへの固定値の書き込みを行うとともに、それ以降の書き込みを省略し、リセット処理に要する時間を短くしている。 In FIG. 23, the number of pulses of the strobe signal HD-STD-N generated in the period taC is 24. In FIG. 27, the number of pulses of the strobe signal HD-STD-N generated in the period taC is 3. As a result, a fixed value is written to the memory circuit MDM in FIG. 4, and subsequent writing is omitted, thereby shortening the time required for the reset process.
上記の実施の形態では、ドット補正データ及びチップ補正データが４ビットから成り、ドット補正データメモリ回路ＭＥＭが各ドット（ＬＥＤ）について４つのメモリセルを有し、チップ補正データ回路ＭＣＭが４つのメモリセルを有するが、本発明はこれに限定されない。例えば、ドット補正データとチップ補正データとはビット数が異なっていても良い。要するに、ドット補正データ及びチップ補正データのうちのビット数が多い方がＲビット（Ｒは２以上の整数）から成り、当該補正データを格納するメモリ回路が、各ドットについてＲ個のメモリセルを有すれば良い。そして、上記Ｒ個のメモリセルを有する補正データメモリ回路への書き込みがＲサイクルで行われ、遅延時間データメモリ回路への書き込みが上記Ｒサイクルのうちの１サイクルで行われるものであれば良い。 In the above embodiment, the dot correction data and the chip correction data consist of 4 bits, the dot correction data memory circuit MEM has four memory cells for each dot (LED), and the chip correction data circuit MCM has four memories. Although it has a cell, this invention is not limited to this. For example, the dot correction data and the chip correction data may have different numbers of bits. In short, the dot correction data and the chip correction data having the larger number of bits are composed of R bits (R is an integer of 2 or more), and the memory circuit for storing the correction data stores R memory cells for each dot. It only has to. The writing to the correction data memory circuit having the R memory cells may be performed in the R cycle, and the writing to the delay time data memory circuit may be performed in one of the R cycles.
実施の形態２．
［電子写真プリンタの構成］
図２８は、本発明の実施の形態２の電子写真プリンタの制御系を示す。
図示のように、実施の形態２の電子写真プリンタの制御系は、実施の形態１の電子写真プリンタ（図１）と概して同じである。但し、ＬＥＤヘッド１９の代わりに、ＬＥＤヘッド５１９を備え、シリアライザ回路５２１が付加されている。
[Configuration of electrophotographic printer]
FIG. 28 shows a control system of the electrophotographic printer according to the second embodiment of the present invention.
As shown in the figure, the control system of the electrophotographic printer of the second embodiment is generally the same as that of the electrophotographic printer (FIG. 1) of the first embodiment. However, instead of the
ＬＥＤヘッド５１９は、図２９に示されるように、デシリアライザ回路５２３とアッテネータ回路５２５と抵抗５２６とを有する。ＬＥＤヘッド５１９はさらに、ドライバチップの列３１とＬＥＤアレイの列３２とを有する。
As shown in FIG. 29, the
印刷制御部１とシリアライザ回路５２１とは配線の群５２７で接続され、シリアライザ回路５２１と、ＬＥＤヘッド５１９のデシリアライザ回路５２３とは、接続ケーブル５２８で接続され、デシリアライザ回路５２３の出力とドライバチップ列３１又はアッテネータ回路５２５とは配線の群５２９で接続されている。
The
シリアライザ回路５２１及びデシリアライザ回路５２３としては、ＬＳＩ化され市販されたもの、例えばザインエレクトロニクス社製のＴＨＣ６３ＬＶＤシリーズの製品が使用可能である。
シリアライザ回路５２１は、印刷制御部１から出力されたデータをパラレル−シリアル変換して、シリアル化されたデータ信号を出力するとともに、印刷制御部１から出力されたクロック信号をパラレル−シリアル変換して、シリアル化されたクロック信号を出力する。
As the
The
デシリアライザ回路５２３は、シリアライザ回路５２１から出力され、接続ケーブル５２８を介して伝送された、シリアル化されたデータ信号をシリアル−パラレル変換して、パラレル化されたデータを生成するとともに、シリアライザ回路５２１から出力され、接続ケーブル５２８を介して伝送された、シリアル化されたクロック信号をシルアル−パラレル変換して、パラレル化された、相補的なクロック信号を生成する。
The
ドライバチップの列３１は、実施の形態１と同様に、２６個のドライバチップＤＩＣ１〜ＤＩＣ２６で構成され、ＬＥＤアレイの列３２は、実施の形態１と同様に、２６個のＬＥＤアレイＣＨＰ１〜２６で構成されている。
各ドライバチップＤＩＣ及び各ＬＥＤアレイＣＨＰの構成は、概して実施の形態１に関して説明したのと同じである。
Similarly to the first embodiment, the
The configuration of each driver chip DIC and each LED array CHP is generally the same as that described in connection with the first embodiment.
ドライバチップの列３１を構成する２６個のドライバチップＤＩＣ１〜２６は、２つの群に分けられている。
第１の群３１Ａは、互いに連続して配置されたドライバチップＤＩＣ１〜ＤＩＣ１３から成り、第２の群３１Ｂは、互いに連続して配置されたドライバチップＤＩＣ１４〜ＤＩＣ２６から成る。第１の群３１Ａと第１のドライバチップ列とも言い、第２の群３１Ｂを第２のドライバチップ列とも言う。
The 26
The
ＬＥＤアレイの列３２のうち、第１のドライバチップ列３１Ａに対応する部分で、第１のＬＥＤアレイ列３２Ａが構成され、第２のドライバチップ列３１Ｂに対応する部分で、第１のＬＥＤアレイ列３２Ｂが構成されている。
The first LED array row 32A is configured in a portion corresponding to the first
ドライバチップの列が２つ群に分けられていることに対応して、印刷制御部１からＬＥＤヘッド５１９に供給される印刷データや補正データが、２つの群に分けられる。即ち、図１におけるデータＨＤ−ＤＡＴＡ３〜０の代わりに、第１の群のデータＨＤ−ＤＡＴＡ０３〜００と第２の群のデータＨＤ−ＤＡＴＡ１３〜１０がＬＥＤヘッド５１９に供給される。
第１の群のデータＨＤ−ＤＡＴＡ０３〜００は、第１のドライバチップ列に供給され、第２の群のデータＨＤ−ＤＡＴＡ１３〜１０は、第２のドライバチップ列３１Ｂに供給される。
Corresponding to the fact that the row of driver chips is divided into two groups, the print data and correction data supplied from the
The first group of data HD-DATA03 to 00 is supplied to the first driver chip column, and the second group of data HD-DATA13 to 10 is supplied to the second driver chip column 31B.
一方、同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、ラッチ信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎ、ストローブ信号ＨＤ−ＳＴＢ−Ｎとしては、互いに同じものが第１のドライバチップ列３１Ａ及び第２のドライバチップ列３１Ｂの双方に供給される。 On the other hand, as the synchronization signal HD-HSYNC-N, the latch signal HD-LOAD, the clock signal HD-CLK-P, HD-CLK-N, and the strobe signal HD-STB-N, the same one is the first driver chip array. It is supplied to both 31A and the second driver chip row 31B.
ただし、上記のデータ及び信号はいずれも、シリアライザ回路５２１でシリアル化され、デシリアライザ回路５２３でパラレル化された後に、ドライバチップ列３１Ａ及び３１Ｂに供給される。
However, both the above data and signals are serialized by the
接続ケーブル５２８は、４対の信号を伝えるための４対の信号線ｃｈ１〜ｃｈ４と、クロック信号を伝えるための１対の信号線ｃｈＣＬＫとを有する。信号線対ｃｈ１〜ｃｈ４は、データ信号（印刷データ信号、補正データ信号）、及び制御信号（同期信号、ラッチ信号、ストローブ信号）の伝送に用いられ、信号線対ｃｈＣＬＫは、クロック信号の伝送に用いられる。
抵抗５２６は、差動クロック信号の終端に用いられる。
The
図３０は第１の群３１Ａに含まれるドライバチップＤＩＣ１及びＤＩＣ２、及びこれらに対応するＬＥＤアレイＣＨＰ１及びＣＨＰ２、並びにＭＯＳ１０９Ａ、１１０Ａを示す。
３番目以降のドライバチップＤＩＣ３〜ＤＩＣ１３及び対応するＬＥＤアレイＣＨＰ３〜ＣＨＰ１３は記載が省略されている。
FIG. 30 shows driver chips DIC1 and DIC2 included in the
The descriptions of the third and subsequent driver chips DIC3 to DIC13 and the corresponding LED arrays CHP3 to CHP13 are omitted.
ＭＯＳ１０９Ａのドレーンは１３個のＬＥＤアレイＣＨＰ１〜ＣＨＰ１３のすべての奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソードと接続され、ＭＯＳ１１０Ａのドレーンは１３個のＬＥＤアレイＣＨＰ１〜ＣＨＰ１３のすべての偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソードと接続されている。ＭＯＳ１０９Ａ、１１０Ａのソースはグランドに接続されている。
また、ＭＯＳ１０９ＡのゲートはドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０ＡのゲートはドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＭＯＳ１０９Ａのゲートに供給される信号は符号ＯＤＤＡで示され、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＭＯＳ１１０Ａのゲートに供給される信号は符号ＥＶＥＮＡで示されている。
The drain of the
The gate of the
A signal supplied from the switch control terminal KDR of the driver chip DIC1 to the gate of the
ＯＤＤＡ信号は、ドライバチップＤＩＣ１内の制御回路ＣＴＲ３（実施の形態１で説明したのと同様のもの）で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ＥＶＥＮＡ信号は、ドライバチップＤＩＣ２内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ３〜ＤＩＣ１３のスイッチ制御端子ＫＤＲは開放とされている。
The ODDA signal is generated by the control circuit CTR3 (similar to that described in the first embodiment) in the driver chip DIC1, and is output from the switch control terminal KDR.
The EVENA signal is generated by the control circuit CTR3 in the driver chip DIC2, and is output from the switch control terminal KDR.
The switch control terminals KDR of the driver chips DIC3 to DIC13 are open.
図３１は第２の群３１Ｂに含まれるドライバチップＤＩＣ１４及びＤＩＣ１５及びこれらに対応するＬＥＤアレイＣＨＰ１４及びＣＨＰ１５、並びにＭＯＳ１０９Ｂ、１１０Ｂを示す。
３番目以降のＬＥＤアレイＣＨＰ１６〜ＣＨＰ２６及び対応するＬＥＤアレイＣＨＰ１６〜ＣＨＰ２６は記載を省略している。
FIG. 31 shows the driver chips DIC14 and DIC15 included in the second group 31B, the LED arrays CHP14 and CHP15 corresponding to these, and the
The description of the third and subsequent LED arrays CHP16 to CHP26 and the corresponding LED arrays CHP16 to CHP26 is omitted.
ＭＯＳ１０９Ｂのドレーンは１３個のＬＥＤアレイＣＨＰ１４〜ＣＨＰ２６のすべての奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソードと接続され、ＭＯＳ１１０Ｂのドレーンは１３個のＬＥＤアレイＣＨＰ１４〜ＣＨＰ２６のすべての偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソードと接続されている。ＭＯＳ１０９Ｂ、１１０Ｂのソースはグランドに接続されている。
また、ＭＯＳ１０９ＢのゲートはドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲと接続され、ＭＯＳ１１０ＢのゲートはドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲと接続されている。
ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲからＭＯＳ１０９Ｂのゲートに供給される信号は符号ＯＤＤＢで示され、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからＭＯＳ１１０Ｂのゲートに供給される信号は符号ＥＶＥＮＢで示されている。
The drain of the
The gate of the
A signal supplied from the switch control terminal KDR of the driver chip DIC14 to the gate of the
ＯＤＤＢ信号は、ドライバチップＤＩＣ１４内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。ＥＶＥＮＢ信号は、ドライバチップＤＩＣ１５内の制御回路ＣＴＲ３で生成され、そのスイッチ制御端子ＫＤＲから出力される。
ドライバチップＤＩＣ１６〜ＤＩＣ２６のスイッチ制御端子ＫＤＲは開放とされている。
The ODDB signal is generated by the control circuit CTR3 in the driver chip DIC14 and is output from the switch control terminal KDR. The EVENB signal is generated by the control circuit CTR3 in the driver chip DIC15 and is output from the switch control terminal KDR.
The switch control terminals KDR of the driver chips DIC16 to DIC26 are open.
［アッテネータ回路］
次に図２８のＬＥＤヘッド５１９内に設けられたアッテネータ回路５２５について図３２（ａ）、（ｂ）を参照して説明する。図３２（ａ）はアッテネータ回路５２５の内部回路を、終端抵抗５２６とともに示す。図３２（ｂ）は、アッテネータ回路５２５の動作を示すタイムチャートである。
[Attenuator circuit]
Next, the
アッテネータ回路５２５は抵抗５３１〜５３３と、２個の入力端子Ｉ１、Ｉ２と２個の出力端子Ｏ１、Ｏ２を備えている。
入力端子Ｉ１、Ｉ２はそれぞれデシリアライザ回路５２３の端子ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎと接続されており、出力端子Ｏ１、Ｏ２はそれぞれ、配線５３５、５３６の一端に接続されている。
配線５３５は、ドライバチップ列３１に沿って延び、２６個のドライバチップＤＩＣ１〜２６の端子ＣＬＫＰに順次接続されている。配線５３５の他端は終端抵抗５２６の一端に接続されている。
配線５３６は、ドライバチップ列３１に沿って延び、２６個のドライバチップＤＩＣ１〜２６の端子ＣＬＫＮに順次接続されている。配線５３６の他端は終端抵抗５２６の他端に接続されている。
The
The input terminals I1 and I2 are connected to the terminals HD-CLK-P and HD-CLK-N of the
The
The
抵抗５３１の一端は端子Ｉ１と接続され、他端は端子Ｏ１と接続される。また、抵抗５３２の一端は端子Ｉ２と接続され、他端は端子Ｏ２と接続される。
抵抗５３３の一端及び他端は出力端子Ｏ１とＯ２とにそれぞれ接続されている。
One end of the
One end and the other end of the
図３２（ｂ）は図３２（ａ）の動作を示すタイムチャートである。クロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは例えば電源電圧２．５Ｖで動作するＣＭＯＳ回路によって生成されるものであって、そのＨｉｇｈレベルは略２．５Ｖ、Ｌｏｗレベルは略０Ｖであって、２．５Ｖの信号振幅を有する。図３２（ａ）において、抵抗５３１〜５３３の抵抗値をＲ１、Ｒ２、ＲＬ１で表し、抵抗５２６の抵抗値をＲＬ２で表す。
FIG. 32B is a time chart showing the operation of FIG. The clock signals HD-CLK-P and HD-CLK-N are generated by, for example, a CMOS circuit that operates at a power supply voltage of 2.5V, and the High level is approximately 2.5V and the Low level is approximately 0V. And has a signal amplitude of 2.5V. In FIG. 32A, resistance values of the
一例として、
ＲＬ１＝ＲＬ２＝１００Ω
Ｒ１＝Ｒ２＝１８２Ω
とするとき、図３２（ｂ）に示す端子Ｏ１、Ｏ２の信号ＣＬＫ−ＰとＣＬＫ−Ｎの差動信号振幅Ｖｄｉｆｆとコモンモード電圧Ｖｃｍは下記のように設定することができる。
Ｖｄｉｆｆ＝０．３Ｖ
Ｖｃｍ＝１．２５Ｖ
As an example,
RL1 = RL2 = 100Ω
R1 = R2 = 182Ω
, The differential signal amplitude Vdiff and the common mode voltage Vcm of the signals CLK-P and CLK-N of the terminals O1 and O2 shown in FIG. 32B can be set as follows.
Vdiff = 0.3V
Vcm = 1.25V
クロック信号ＣＬＫ−Ｐ、ＣＬＫ−ＮはドライバチップＤＩＣ１〜ＤＩＣ２６の端子ＣＬＫＰ、ＣＬＫＮにそれぞれ入力されることになる。 The clock signals CLK-P and CLK-N are input to the terminals CLKP and CLKN of the driver chips DIC1 to DIC26, respectively.
［ドライバチップ］
図２９に示されるドライバチップ列３１を構成するドライバチップＤＩＣ１〜ＤＩＣ２６の各々は、実施の形態１に関し、図４を参照して説明したのと同じである。但し、シフトレジスタＳＦＲａ〜ＳＦＲｄを構成するフリップフロップとして、クロック信号の立ち上がりエッジと立下りエッジの両方でデータの取り込みを行うものが用いられる。
また、第１の群３１Ａを構成するドライバチップＤＩＣ１〜ＤＩＣ１３の各々では、そのデータ入力端子ＤＡＴＡＩ０〜３にデータＤＡＴＡ００〜０３が入力され、第２の群３１Ｂを構成するドライバチップＤＩＣ１４〜ＤＩＣ２６の各々では、そのデータ入力端子ＤＡＴＡＩ０〜３にデータＤＡＴＡ１０〜１３が入力される。
[Driver chip]
Each of the driver chips DIC1 to DIC26 constituting the
Further, in each of the driver chips DIC1 to DIC13 constituting the
第１の群３１Ａを構成する１３個のドライバチップＤＩＣ１〜ＤＩＣ１３の全てのフリップフロップで構成されるシフトレジスタは、印刷制御部１から第１のドライバチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０３〜００をクロック信号に同期してシフトさせる２４×１３段あるいは２５×１３段のシフトレジスタ回路として動作する。
同様に、第２の群３１Ｂを構成する１３個のドライバチップＤＩＣ１４〜ＤＩＣ２６の全てのフリップフロップで構成されるシフトレジスタは、印刷制御部１から第１４のドライバチップＤＩＣ１４に入力されるデータ信号ＨＤ−ＤＡＴＡ１３〜１０をクロック信号に同期してシフトさせる２４×１３段あるいは２５×１３段のシフトレジスタ回路として動作する。
The shift register composed of all the flip-flops of the 13 driver chips DIC1 to DIC13 constituting the
Similarly, the shift register composed of all the flip-flops of the 13 driver chips DIC14 to DIC26 constituting the second group 31B receives the data signal HD input from the
［印刷データの転送及びＬＥＤの駆動］
次に、図２９のＬＥＤヘッド５１９を用いて印刷を行う場合の各ドライバチップにおける処理を、図３３を参照して説明する。
図３３に示される動作は、実施の形態１に関し、図１３及び図１６を参照して説明したのと概して同じである。但し、以下の点が異なる。
[Transfer of print data and LED drive]
Next, processing in each driver chip when printing is performed using the
The operation shown in FIG. 33 is generally the same as that described with reference to FIGS. 13 and 16 regarding the first embodiment. However, the following points are different.
即ち、データ信号が２つに分けて入力され、転送される。
第１のドライバチップ列３１Ａでは、印刷データがデータ信号ＨＤ−ＤＡＴＡ０３〜００として入力され、第２のドライバチップ列３１Ｂでは、印刷データがデータ信号ＨＤ−ＤＡＴＡ１３〜１０として入力される。
That is, the data signal is input in two and transferred.
In the first
実施の形態１と同様に、奇数番目のＬＥＤのための印刷データＰＤｏの転送及び転送した印刷データに基づくＬＥＤの駆動と、偶数番目のＬＥＤのための印刷データＰＤｅの転送及び転送したデータに基づくＬＥＤの駆動とは交互に行われる。 As in the first embodiment, transfer of print data PDo for odd-numbered LEDs and drive of LEDs based on transferred print data, and transfer of print data PDe for even-numbered LEDs and based on transferred data The driving of the LED is performed alternately.
具体的には、期間ｔａＯにおいて、奇数番目のＬＥＤの印刷データＰＤｏが、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０としてクロック信号ＨＤ−ＣＬＫに同期して入力され、転送され、
期間ｔａＲにおいて、偶数番目のＬＥＤの印刷データＰＤｅが、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０としてクロック信号ＨＤ−ＣＬＫに同期して入力され、転送される。
Specifically, in the period taO, the odd-numbered LED print data PDo is input and transferred as data signals HD-DATA03 to 00 and HD-DATA13 to 10 in synchronization with the clock signal HD-CLK.
In the period taR, even-numbered LED print data PDe is input and transferred as data signals HD-DATA 03 to 00 and HD-DATA 13 to 10 in synchronization with the clock signal HD-CLK.
第１のドライバチップ列３１Ａ及び第２のドライバチップ列３１Ｂの各々は、１３個のドライバチップから構成されており、各ドライバチップに９６個の駆動端子を備えており、１パルスのクロック信号により４個のＬＥＤのための印刷データが一度に転送される。
このため一度（１サイクル）のデータ転送に必要なクロックエッジの数（期間ｔａＯ及び期間ｔａＲの各々において発生されるクロックエッジの数）は
９６／４×１３＝２４×２６＝３１２
である。
Each of the first
For this reason, the number of clock edges (number of clock edges generated in each of the periods taO and taR) required for one (one cycle) data transfer is 96/4 × 13 = 24 × 26 = 312.
It is.
期間ｔａＯにおける奇数番目のドットのデータの転送が完了し、転送されたデータがシフトレジスタに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤが入力され（時刻ｔａＰ）、シフトレジスタに保持されているデータはラッチ回路にラッチされる。次いでストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されて（期間ｔａＱ）、ＬＥＤ駆動が指示される。 When the transfer of the odd-numbered dot data in the period taO is completed and the transferred data is held in the shift register, the latch signal HD-LOAD is input (time taP) and held in the shift register. Data is latched in the latch circuit. Next, the strobe signal HD-STB-N is input (period taQ) to instruct LED driving.
これに先立ち、制御信号ＯＤＤＡ、ＯＤＤＢ、ＥＶＥＮＡ、ＥＶＥＮＢのレベルが定められている。 Prior to this, the levels of the control signals ODDA, ODDB, EVENA, and EVENB are determined.
第１の群３１Ａにおいては、ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＯＤＤＡ信号が出力されており（Ｈｉｇｈとなっており）、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＥＶＥＮＡ信号が出力されていない。
同様に、第２の群３１Ｂにおいては、ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲからＯＤＤＢ信号が出力されており（Ｈｉｇｈとなっており）、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからはＥＶＥＮＢ信号が出力されていない。
In the
Similarly, in the second group 31B, the ODDB signal is output from the switch control terminal KDR of the driver chip DIC14 (high), and the EVENB signal is output from the switch control terminal KDR of the driver chip DIC15. Not.
ＯＤＤＡ信号がＨｉｇｈ、ＥＶＥＮＡ信号がＬｏｗであるとき図３０のＭＯＳ１０９Ａはオン状態となり、ＭＯＳ１１０Ａはオフ状態となり、奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１１０Ａはオフ状態であって偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソード端子からグランドへの流路は形成されない。
When the ODDA signal is High and the EVENA signal is Low, the
At this time, the
このため、ドライバチップＤＩＣ１の駆動端子ＤＯ１端子からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３Ａのアノード、カソード端子を経てＭＯＳ１０９Ａのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０３Ａが発光して（図２８においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４Ａには電流流路が形成されないため、ＬＥＤ１０３Ａの発光状態には何らの支障も与えることはない。
For this reason, when the LED drive current flows out from the drive terminal DO1 terminal of the driver chip DIC1, a current path is formed from the anode and cathode terminals of the
At this time, since no current flow path is formed in the
同様に、ＯＤＤＢ信号がＨｉｇｈ、ＥＶＥＮＢ信号がＬｏｗであるとき図３１のＭＯＳ１０９Ｂはオン状態となり、ＭＯＳ１１０Ｂはオフ状態となり、奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１１０Ｂはオフ状態であって偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソード端子からグランドへの流路は形成されない。
このため、ドライバチップＤＩＣ１４の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０３Ｂのアノード、カソード端子を経てＭＯＳ１０９Ｂのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０３Ｂが発光して（図２９においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０４Ｂには電流流路が形成されないため、ＬＥＤ１０３Ｂの発光状態には何らの支障も与えることはない。
Similarly, when the ODDB signal is High and the EVENB signal is Low, the
At this time, the
For this reason, when the LED drive current flows from the drive terminal DO1 of the driver chip DIC14, a current path is formed from the anode and cathode terminals of the
At this time, since no current flow path is formed in the
期間ｔａＲにおける偶数番目のドットのデータの転送が完了し、転送されたデータがシフトレジスタに保持された状態になると、ラッチ信号ＨＤ−ＬＯＡＤが入力され（時刻ｔａＳ）、シフトレジスタに保持されているデータはラッチ回路にラッチされる。次いでストローブ信号ＨＤ−ＳＴＢ−Ｎが入力されて（期間ｔａＴ）、ＬＥＤ駆動が指示される。 When the transfer of even-numbered dot data in the period taR is completed and the transferred data is held in the shift register, the latch signal HD-LOAD is input (time taS) and held in the shift register. Data is latched in the latch circuit. Next, the strobe signal HD-STB-N is input (period taT) to instruct LED driving.
これに先立ち、制御信号ＯＤＤＡ、ＯＤＤＢ、ＥＶＥＮＡ、ＥＶＥＮＢのレベルが定められている。 Prior to this, the levels of the control signals ODDA, ODDB, EVENA, and EVENB are determined.
第１の群３１Ａにおいては、ドライバチップＤＩＣ１のスイッチ制御端子ＫＤＲからＯＤＤＡ信号が出力されておらず、ドライバチップＤＩＣ２のスイッチ制御端子ＫＤＲからＥＶＥＮＡ信号が出力されている（Ｈｉｇｈとなっている）。
同様に、第２の群３１Ｂにおいては、ドライバチップＤＩＣ１４のスイッチ制御端子ＫＤＲから、ＯＤＤＢ信号が出力されておらず、ドライバチップＤＩＣ１５のスイッチ制御端子ＫＤＲからＥＶＥＮＢ信号が出力されている（Ｈｉｇｈとなっている）。
In the
Similarly, in the second group 31B, the ODDB signal is not output from the switch control terminal KDR of the driver chip DIC14, and the EVENB signal is output from the switch control terminal KDR of the driver chip DIC15 (High). ing).
ＥＶＥＮＡ信号がＨｉｇｈ、ＯＤＤＡ信号がＬｏｗであるとき図３０のＭＯＳ１１０Ａはオン状態となり、ＭＯＳ１０９Ａはオフ状態となり、偶数番目のＬＥＤ（１０２Ａ、１０４Ａ、１０６Ａ、１０８Ａ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１０９Ａはオフ状態であって、奇数番目のＬＥＤ（１０１Ａ、１０３Ａ、１０５Ａ、１０７Ａ等）のカソード端子からグランドへの流路は形成されない。
When the EVENA signal is High and the ODDA signal is Low, the
At this time, the
このため、ドライバチップＤＩＣ１の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４Ａのアノード、カソードを経てＭＯＳ１１０Ａのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０４Ａが発光して（図２８においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３Ａには電流流路が形成されないため、ＬＥＤ１０４Ａの発光状態には何らの支障も与えることはない。
For this reason, when the LED drive current flows from the drive terminal DO1 of the driver chip DIC1, a current path is formed from the anode and cathode of the
At this time, since no current flow path is formed in the
同様に、ＥＶＥＮＢ信号がＨｉｇｈ、ＯＤＤＢ信号がＬｏｗであるとき図３１のＭＯＳ１１０Ｂはオン状態となり、ＭＯＳ１０９Ｂはオフ状態となり、偶数番目のＬＥＤ（１０２Ｂ、１０４Ｂ、１０６Ｂ、１０８Ｂ等）のカソード端子からグランドへの流路が形成される。
このとき、ＭＯＳ１０９Ｂはオフ状態であって奇数番目のＬＥＤ（１０１Ｂ、１０３Ｂ、１０５Ｂ、１０７Ｂ等）のカソード端子からグランドへの流路は形成されない。
このため、ドライバチップＤＩＣ１４の駆動端子ＤＯ１からＬＥＤ駆動電流が流し出された場合、ＬＥＤ１０４Ｂのアノード、カソード端子を経てＭＯＳ１１０Ｂのドレーン、ソースを介してグランドへと至る電流経路が形成されることになる。このときＬＥＤ１０４Ｂが発光して（図２９においては図示していないが）感光ドラム上に静電潜像の画素（印刷ドット）が形成される。
このとき、ＬＥＤ１０３Ｂには電流流路が形成されないため、ＬＥＤ１０４Ｂの発光状態には何らの支障も与えることはない。
Similarly, when the EVENB signal is High and the ODDB signal is Low, the
At this time, the
For this reason, when the LED drive current flows out from the drive terminal DO1 of the driver chip DIC14, a current path is formed from the anode and cathode terminal of the
At this time, since no current flow path is formed in the
図３３のタイムチャートにおいて、ドライバチップを１チップのみに簡略化した場合における詳細波形は、実施の形態１に関し、図１６を参照して説明したのと同じである。ただし、クロックパルスの数が異なる。立ち上がりエッジ及び立下りエッジの双方が利用されるためである。 In the time chart of FIG. 33, the detailed waveform when the driver chip is simplified to only one chip is the same as that described with reference to FIG. However, the number of clock pulses is different. This is because both the rising edge and the falling edge are used.
次に、図２９のＬＥＤヘッド５１９を用いて補正データの転送及び書き込みを行う場合の各ドライバチップにおける処理を、図３４を参照して説明する。
図３４に示される補正データの転送は、図１１及び図１７〜図２０を参照して説明したのと同様である。
ただし、印刷データの転送（図３３）で述べたのと同様に、補正データも、第１のドライバチップ列３１Ａと、第２のドライバチップ列３１Ｂとでは別々に供給される。
即ち、第１のドライバチップ列３１Ａでは、補正データがデータ信号ＨＤ−ＤＡＴＡ０３〜０１として供給され、第２のドライバチップ列３１Ｂでは、補正データがデータ信号ＨＤ−ＤＡＴＡ１３〜１１として供給される。
Next, processing in each driver chip when correction data is transferred and written using the
The transfer of the correction data shown in FIG. 34 is the same as described with reference to FIGS. 11 and 17 to 20.
However, as described in the transfer of print data (FIG. 33), the correction data is also supplied separately in the first
That is, the correction data is supplied as data signals HD-DATA03 to 01 in the first
印刷データと同様に、奇数番目のＬＥＤのための補正データの転送及び書き込みと、偶数番目のＬＥＤのための補正データの転送及び書き込みとは異なるタイミングで行われる。
また、図３３に関して述べたのと同様、１サイクル中のクロックエッジの数は、２４×１３エッジである。
Similar to the print data, transfer and writing of correction data for odd-numbered LEDs and transfer and writing of correction data for even-numbered LEDs are performed at different timings.
As described with reference to FIG. 33, the number of clock edges in one cycle is 24 × 13 edges.
［セットアップ時間及びホールド時間］
実施の形態２のＬＥＤヘッドを構成する複数のドライバチップをカスケード接続してなる回路において、印刷データ転送における動作に着目して要部を抜き出して記載すると、実施の形態１に関しての図２１と同様となる。
ただし、フリップフロップＦＦ１〜４８は、クロック信号の立ち上がりエッジ及び立下りエッジの双方でデータの取り込みを行う。
[Setup time and hold time]
In the circuit formed by cascading a plurality of driver chips constituting the LED head of the second embodiment, the main part is extracted and described, focusing on the operation in the print data transfer, as in FIG. 21 relating to the first embodiment. It becomes.
However, the flip-flops FF1 to FF 48 take in data at both the rising edge and the falling edge of the clock signal.
実施の形態２におけるカスケード接続の動作は、実施の形態１に関し、図２２を参照して説明したのと同様であるが、供給されるクロックの周波数が異なり、上記のようにフリップフロップがクロックの立ち上がり、立下りの双方でデータの取り込みを行う点で異なる。
以下本実施の形態２におけるカスケード接続の動作を、図３５を参照して説明する。
The operation of the cascade connection in the second embodiment is the same as that described with reference to FIG. 22 with respect to the first embodiment, but the frequency of the supplied clock is different, and the flip-flop operates as described above. The difference is that data is taken in both at the rise and fall.
Hereinafter, the cascade connection operation in the second embodiment will be described with reference to FIG.
図３５において、ドライバチップＤＩＣ１のデータ入力信号端子ＤＡＴＡＩに、時刻ｔｄＡに、データ列中のデータｄ４８の入力が開始され、それに引き続きデータｄ４９、ｄ５０等が入力される。
上記のデータ列は、クロック信号ＣＬＫ−Ｐに同期して入力される。例えば、時刻ｔｄＡにおいてはデータ信号ｄ４８への切り替わりと同時にクロック信号ＣＬＫ−Ｐも遷移させている。
このように、入力されるデータ信号ＤＡＴＡＩはクロック信号ＣＬＫ−Ｐの遷移（立ち上がりエッジ及び立下りエッジ）と略同時に切り替わっている。
In FIG. 35, input of data d48 in the data string is started at time tdA to data input signal terminal DATAI of driver chip DIC1, and subsequently data d49, d50, etc. are input.
The data string is input in synchronization with the clock signal CLK-P. For example, at time tdA, the clock signal CLK-P is also changed at the same time as switching to the data signal d48.
Thus, the input data signal DATAI is switched almost simultaneously with the transition (rising edge and falling edge) of the clock signal CLK-P.
ドライバチップＤＩＣ１へ入力されたデータ信号は遅延回路ＤＴＩ１により時間ＴＤＩ１遅延し（遅延後のデータ信号を符号ＤＴＩ１で示す）、フリップフロップＦＦ１へ入力される。一方、クロック信号ＣＬＫ−ＰはバッファＣＫ１によって、時間ＴＣＫだけ遅延し（遅延後のクロック信号を符号ＣＫ１で示す）、フリップフロップＦＦ１〜２４へ入力される。
このように、フリップフロップＦＦ１には、データ信号及びクロック信号として、それぞれＴＤＩ１及びＴＣＫ遅延したものが入力されることになり、フリップフロップＦＦ１におけるクロック信号に対するデータ信号のセットアップ時間とホールド時間はＴｓ１、Ｔｈ１となる。
Data signal input to the driver chips DIC1 is time T DI1 delay by the delay circuit DTI1 (indicating the data signal delayed by the symbol DTI1), is input to the flip-flop FF1. On the other hand, the clock signal CLK-P buffer CK1, (showing a clock signal after a delay by the symbol CK1) delayed by time T CK, is inputted to the flip-flop FF1～24.
Thus, the flip-flop FF1, as the data signal and the clock signal, will be those delayed T DI1 and T CK respectively inputted, setup time and hold time of the data signal with respect to the clock signal in the flip-flop FF1 Ts1 and Th1.
ここで、時刻ｔｄＢを起点として上記の時間Ｔｓ１、Ｔｈ１を求めると下記の通りとなる。
Ｔｓ１＝ＴＣＫ−ＴＤＩ１
Ｔｈ１＝ＴＣＬＫ２＋ＴＤＩ１−ＴＣＫ
Here, when the above times Ts1 and Th1 are obtained from the time tdB as a starting point, they are as follows.
Ts1 = TCK − TDI1
Th1 = T CLK2 + T DI1 −T CK
なお、ＴＣＬＫはクロック信号ＣＬＫ−Ｐの周期であり、該信号はデューティ比５０％の波形を有し、ＴＣＬＫ２は上記の周期ＴＣＬＫの１／２の値を有し、信号ＣＬＫ−ＰのＨｉｇｈパルス幅、もしくはＬｏｗパルス幅に等しい。 T CLK is the period of the clock signal CLK-P, the signal has a waveform with a duty ratio of 50%, T CLK2 has a value half of the period T CLK , and the signal CLK-P Is equal to the High pulse width or Low pulse width.
一方、時刻ｔｄＢにてドライバチップＤＩＣ１内のバッファＣＫ１の出力（ＣＫ１）が遷移して、これよりＴＦＦ遅延してフリップフロップＦＦ１〜２４の各々の出力信号が変化する。
図３５においては、フリップフロップＦＦ１の出力データが符号ｄ４７、ｄ４８、ｄ４９、ｄ５０で示され、フリップフロップＦＦ２４の出力データが符号ｄ２４、ｄ２５、ｄ２６、ｄ２７で示されている。
On the other hand, the output of the buffer CK1 in the driver chip DIC1 at time tdB (CK1) transits, than this T FF delayed output signal of each of the flip-flop FF1~24 is changed.
In FIG. 35, the output data of the flip-flop FF1 is indicated by symbols d47, d48, d49, and d50, and the output data of the flip-flop FF24 is indicated by symbols d24, d25, d26, and d27.
上記のデータ信号はドライバチップＤＩＣ１の出力バッファＤＴＯ１により更にＴＤＯ遅延して出力される。出力バッファＤＴＯ１の出力の波形はＤＴＯ１として示されている。
なお、フリップフロップＦＦ２４の出力信号は選択回路ＳＥＬにより遅延して出力されるが、上記のように、選択回路ＳＥＬによる遅延時間は出力バッファの遅延時間ＴＤＯに含めている。
The above data signal is output with a delay further T DO by the output buffer DTO1 of the
The output signal of the flip-flop FF24 is output with a delay by the selection circuit SEL, as described above, the delay time by the selection circuit SEL is included in the delay time of the output buffer T DO.
データ信号は次段のドライバチップＤＩＣ２に入力され、ドライバチップＤＩＣ２内の遅延回路ＤＴＩ２によりＴＤＩ２遅延される。 Data signal is input to the next stage of the driver chip DIC2, is T DI2 delay by the delay circuit DTI2 in the driver chip DIC2.
一方、ドライバチップＤＩＣ２に入力されたクロック信号は、バッファＣＫ２によりＴＣＫ遅延して、フリップフロップＦＦ２５〜４８へ入力される。 On the other hand, the input clock signal to the driver chip DIC2 is to T CK delayed by a buffer CK2, is inputted to the flip-flop FF25～48.
ドライバチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｄＦを起点として次式を得る。
Ｔｓ２＝ＴＣＬＫ２−（ＴＦＦ＋ＴＤＯ＋ＴＤＩ２）
When the data setup time Ts2 at the input of the flip-flop FF25 of the driver chip DIC2 is obtained, the following equation is obtained starting from the time tdF.
Ts2 = T CLK2 - (T FF + T DO + T DI2)
なお、図３５におけるドライバチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成る素子であり、個々の素子毎に多少の特性ばらつきを持っているものの、同一のＬＥＤヘッドユニット内ではその特性差は小さい。そのため、図３５において、簡略化のため、バッファＣＫ１、ＣＫ２の遅延時間はともにＴＣＫであるとして記載している。 Note that the driver chips DIC1 and DIC2 in FIG. 35 are elements having the same circuit configuration, and there is some characteristic variation for each element, but the characteristic difference is small within the same LED head unit. Therefore, in FIG. 35, for simplicity, is described as the delay time of the buffer CK1, CK2 are both T CK.
このため、図３５において時刻ｔｄＢと時刻ｔｄＣは略同時刻であり、同様に時刻ｔｄＥと時刻ｔｄＦは略同時刻であるものとして示してある。 Therefore, in FIG. 35, time tdB and time tdC are substantially the same time, and similarly, time tdE and time tdF are shown to be substantially the same time.
フリップフロップを正常動作させるためには、その入力部において所望のセットアップ時間とホールド時間を確保する必要がある。 In order for the flip-flop to operate normally, it is necessary to ensure desired setup time and hold time at the input section.
ドライバチップＤＩＣ１からドライバチップＤＩＣ２へのデータ転送においても、ドライバチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要がある。
いま仮にＴｓ２＞０とすると、
ＴＣＬＫ２＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
となる。
ここで
ＴＣＬＫ２＝ＴＣＬＫ／２
であることに注意すると、
ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
の合計値よりもＴＣＬＫ２のが短いと、正常なデータ転送が行えない。
Also in the data transfer from the driver chip DIC1 to the driver chip DIC2, it is necessary to give a desired setup time to the flip-flop of the shift register input stage of the driver chip DIC2.
If Ts2> 0,
T CLK2 > T FF + T DO + T DI2
It becomes.
Where T CLK2 = T CLK / 2
Note that
T FF + T DO + T DI2
If T CLK2 is shorter than the total value of the above, normal data transfer cannot be performed.
このとき、各ドライバチップ内において、シフトレジスタの前段に接続される遅延回路の遅延時間を、任意に設定できるようにしたので、その遅延回路の遅延時間ＴＤＩ２を小さく設定することができる。 At this time, in each driver chip, the delay time of the delay circuit connected to the preceding stage of the shift register can be set arbitrarily, so that the delay time TDI2 of the delay circuit can be set small.
先に計算したように、シフトレジスタのクロック周期は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２
を満たすように定められるので、上記の遅延時間ＴＤＩ２を小さく設定することで、ドライバチップのカスケード接続時のクロック周期の下限値をより小さくすることができ、最大動作クロック周波数が更に増加できることになる。
As calculated earlier, the clock cycle of the shift register is T CLK > T FF + T DO + T DI2
Since the delay time TDI2 is set to be small, the lower limit value of the clock period when the driver chips are cascade-connected can be further reduced, and the maximum operating clock frequency can be further increased. Become.
これと併せて、１段目のドライバチップＤＩＣ１、ＤＩＣ１４のカスケード接続の１段目においても遅延時間を小さく設定することで、１段目のドライバチップＤＩＣ１、ＤＩＣ１４のフリップフロップＦＦ１におけるセットアップ時間Ｔｓ１もまた十分な値に設定することができる。 At the same time, by setting the delay time small in the first stage of the cascade connection of the first stage driver chips DIC1 and DIC14, the setup time Ts1 in the flip-flop FF1 of the first stage driver chips DIC1 and DIC14 is also reduced. It can also be set to a sufficient value.
各段のドライバチップの遅延時間は遅延時間選択信号ＤＬＹがＨｉｇｈであるかＬｏｗであるかによって決定され、遅延時間選択信号ＤＬＹの状態を決定する処理、例えば、メモリ回路ＭＤＭへの遅延時間データＨｄの書き込みは、印刷データ転送の開始に先立つ補正データ転送時に行われる。 The delay time of the driver chip in each stage is determined by whether the delay time selection signal DLY is High or Low, and processing for determining the state of the delay time selection signal DLY, for example, delay time data Hd to the memory circuit MDM Is written at the time of correction data transfer prior to the start of print data transfer.
このため、何等かの格別の処理をしなければ、補正データ転送の開始時点（例えば図３４の時刻ｔａＤ）においては、上記の遅延時間選択信号ＤＬＹは、そのＨｉｇｈ／Ｌｏｗ状態が確定していないことになる。このような事態となるのを避けるため、本実施の形態２では、補正データの転送に先立って、遅延時間選択信号ＤＬＹを確定させる処理を行う。この処理をリセット処理と言う。 For this reason, if no special processing is performed, the High / Low state of the delay time selection signal DLY is not fixed at the correction data transfer start time (for example, time taD in FIG. 34). It will be. In order to avoid such a situation, in the second embodiment, processing for determining the delay time selection signal DLY is performed prior to transfer of the correction data. This process is called a reset process.
［リセット処理］
以下、リセット処理について、図３６を参照して説明する。
図３６において、図３４を参照して説明した補正データの転送（図３６におけるｔａＤ）に先立って、時刻ｔａＡから期間ｔａＣにおけるリセット処理が行われる。
[Reset processing]
Hereinafter, the reset process will be described with reference to FIG.
In FIG. 36, prior to the transfer of the correction data described with reference to FIG. 34 (taD in FIG. 36), reset processing is performed from time taA to period taC.
まず、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈとされる（時刻ｔａＡ）。これにより、印刷データ以外のデータ、ここでは固定値のデータが転送されることが示される。 First, the latch signal HD-LOAD is set to High (time taA). This indicates that data other than print data, here, fixed value data is transferred.
ついで、データ信号ＨＤ−ＤＡＴＡ０３〜００及びＨＤ−ＤＡＴＡ１３〜１０を固定値（Ｌｏｗレベル）とした状態を維持したままクロックＨＤ−ＣＬＫを所定数入力して、ドライバチップ内のシフトレジスタＳＦＲａ〜ＳＦＲｄ中へシフト入力する（期間ｔａＢ）。 Next, a predetermined number of clocks HD-CLK are input while maintaining the data signals HD-DATA03 to 00 and HD-DATA13 to 10 at fixed values (Low level), and the shift registers SFRa to SFRd in the driver chip are input. (Shift period taB).
期間ｔａＢにおいては、ストローブ信号ＨＤ−ＳＴＢ−Ｎは発生せず、従って、イネーブル信号Ｅ２がＨｉｇｈの状態が維持される。そのため、各ドライバチップのシフトレジスタＳＦＲａ〜ＳＦＲｄは２５段の状態に維持される。この状態で、クロック信号ＨＤ−ＣＬＫ−Ｐのエッジを２５×１３回発生させることで、２６個のドライバチップのシフトレジスタのすべてのフリップフロップに固定値（Ｌｏｗレベル）のデータが書き込まれる。
In the period taB, the strobe signal HD-STB-N is not generated, and therefore the enable signal E2 is maintained in the High state. Therefore, the shift registers SFRa to SFRd of each driver chip are maintained in a 25-stage state. In this state, by generating the edge of the clock signal HD-CLK-
このとき、各ドライバチップ内のメモリ回路ＭＤＭのデータ、従って、メモリ回路ＭＤＭから遅延回路１４３〜１４６に供給される遅延時間選択信号ＤＬＹの値が確定していないので、各ドライバチップの遅延回路の遅延時間は確定していない。しかし、この点は問題とならない。フリップフロップ間でのデータの転送に際し、データ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０がＬｏｗレベルに固定されているため、フリップフロップのＤ入力に関するセットアップ時間やホールド時間の制約を受けないからである。
At this time, the data of the memory circuit MDM in each driver chip, and hence the value of the delay time selection signal DLY supplied from the memory circuit MDM to the
シフト入力が完了すると、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３×２×４＝２４パルス入力され（期間ｔａＣ）、図３４に示したのと同様にメモリ回路ＭＥＭ、メモリ回路ＭＣＭ、メモリ回路ＭＤＭ、及びメモリ回路ＭＯＥへのデータ書き込みが行われる。
即ち、図３４を参照して説明したのと同様に、ストローブ信号ＨＤ−ＳＴＢ−Ｎが３パルス発生する毎に、イネーブル信号Ｅ１、Ｅ２が反転し、これらの反転の際に、メモリセル選択信号Ｗ３〜Ｗ０が２回ずつＨｉｇｈとなる。その結果、シフトレジスタのフリップフロップに保持されている固定値（Ｌｏｗレベル）のデータが、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、及びＭＯＥに書き込まれる。
When the shift input is completed, 3 × 2 × 4 = 24 pulses of the strobe signal HD-STB-N are input (period taC), and the memory circuit MEM, the memory circuit MCM, the memory circuit MDM, as shown in FIG. Data is written to the memory circuit MOE.
That is, as described with reference to FIG. 34, every time three pulses of the strobe signal HD-STB-N are generated, the enable signals E1 and E2 are inverted. W3 to W0 become High twice. As a result, data of a fixed value (Low level) held in the flip-flop of the shift register is written to the memory circuits MEM, MCM, MDM, and MOE.
時刻ｔａＡから期間ｔａＣにかけてのリセット処理が完了すると、ラッチ信号ＨＤ−ＬＯＡＤを一旦Ｌｏｗレベルに戻してリセット処理が完了する。 When the reset process from the time taA to the period taC is completed, the latch signal HD-LOAD is once returned to the low level to complete the reset process.
次いで、図３４に示したのと同様に時刻ｔａＤから期間ｔａＬにかけて、補正データの転送と、メモリ回路ＭＥＭ、ＭＣＭ、ＭＤＭ、ＭＯＥへの補正データ、遅延時間データＨｄ、及びスイッチ制御データＨｋの転送及び書込みが行われる。
この転送に際しては、リセット処理でメモリ回路ＭＤＭに書き込まれた遅延時間設定データにより設定された遅延時間が用いられる。上記の例のように、固定値としてＬｏｗレベルが書き込まれた状態では、短い遅延時間が用いられる。
Next, as shown in FIG. 34, from time taD to period taL, transfer of correction data, and transfer of correction data, delay time data Hd, and switch control data Hk to memory circuits MEM, MCM, MDM, and MOE And writing is performed.
In this transfer, the delay time set by the delay time setting data written in the memory circuit MDM by the reset process is used. In the state where the Low level is written as a fixed value as in the above example, a short delay time is used.
［従来の構成との比較］
以下、上記のように、アッテネータ回路を用いることの利点を説明する。
図３７は従来例の構成のうち、実施の形態２の図２９の構成に対応する部分を示す。
[Comparison with conventional configuration]
Hereinafter, the advantages of using the attenuator circuit as described above will be described.
FIG. 37 shows a portion corresponding to the configuration of FIG. 29 of the second embodiment in the configuration of the conventional example.
図３７に示す従来例では、本実施の形態２におけるアッテネータ回路の代わりに、信号レベルの変換回路５４１が用いられている。変換回路５４１は、デシリアライザ回路５２３から出力されるＣＭＯＳバッファ出力信号を小振幅差動信号に変換する。
In the conventional example shown in FIG. 37, a signal
変換回路５４１においては、その入出力端子間には信号伝達に伴う遅延時問が発生する。
これによる遅延時間によって、ドライバチップ列３１Ａ、３１Ｂのデータ信号ＨＤ−ＤＡＴＡ０３〜００、ＨＤ−ＤＡＴＡ１３〜１０とクロック信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎとの間に時間差を発生させることができ、フリップフロップのセットアップ時間とホールド時間を満足させるのに利用されていた。
In the
Due to the delay time, a time difference is generated between the data signals HD-DATA03 to 00 and HD-DATA13 to 10 of the
［実施の形態２の効果］
本実施の形態２の構成とすることで、従来のドライバチップにおける次のような課題を解決することができる。
即ち、高速プリンタにおいては、ＬＥＤヘッドの接続ケーブルで伝送される信号のクロック周波数の制約から、ＬＥＤヘッドを構成する複数のＬＥＤアレイを複数の群に分け、複数の群に別個にデータを供給し、それぞれの群で別個にデータ転送を行うことで、クロック周波数を低減させることが行われていた。
[Effect of Embodiment 2]
With the configuration of the second embodiment, the following problems in the conventional driver chip can be solved.
In other words, in a high-speed printer, due to restrictions on the clock frequency of the signal transmitted by the LED head connection cable, the LED arrays constituting the LED head are divided into a plurality of groups, and data is separately supplied to the plurality of groups. The clock frequency has been reduced by transferring data separately in each group.
また、一般によく用いられるＡ４版、Ａ３版よりも大きい、Ａ２版、Ａ１版、Ａ０版といったサイズの用紙に対応する大判プリンタ用のＬＥＤヘッドを構成するためＬＥＤヘッドの長さを長くする必要から、ＬＥＤヘッドを構成する複数のＬＥＤアレイを複数の群に分け、複数の群に別個にデータを供給し、それぞれの群で別個にデータ転送を行うこととしていた。 In addition, it is necessary to increase the length of the LED head in order to construct an LED head for a large-format printer that is compatible with paper of a size such as A2, A1, A0, and A0, which is larger than the commonly used A4 and A3. The plurality of LED arrays constituting the LED head are divided into a plurality of groups, data is separately supplied to the plurality of groups, and data transfer is performed separately in each group.
このようにする場合、接続ケーブルの信号線の本数が増加してしまい、必然的に接続ケーブルが太くなってその取り回しが困難となる。これを打開するために接続ケーブルの送信端にシリアライザ回路を設けるとともに、受信端にはデシリアライザ回路を設け、接続ケーブルの伝送周波数を増加させるとともに、接続ケーブルの芯数を減らす構成がとられていた。 In such a case, the number of signal lines of the connection cable increases, and the connection cable becomes inevitably thick and difficult to handle. In order to overcome this problem, a serializer circuit is provided at the transmission end of the connection cable, and a deserializer circuit is provided at the reception end to increase the transmission frequency of the connection cable and reduce the number of cores of the connection cable. .
この場合、シリアライザ回路の出力側においてはＬＥＤヘッドのデータ信号とともにクロック信号もまたシリアル化されて接続ケーブルで伝送され、伝送されたデータ信号及びクロック信号は、デシリアライザ回路によってもとの形態に復元される。 In this case, on the output side of the serializer circuit, the clock signal as well as the data signal of the LED head is also serialized and transmitted through the connection cable, and the transmitted data signal and clock signal are restored to the original form by the deserializer circuit. The
このとき、ＬＥＤヘッドのデータ信号とクロック信号は同期したタイミングとなってしまう。そこで、クロック信号に対するデータ信号のセットアップ時間やホールド時間といったタイミングを満足させるためにデシリアライザ回路に加えて遅延回路を更に設ける必要があった。 At this time, the data signal of the LED head and the clock signal are synchronized. In order to satisfy the timing such as the setup time and hold time of the data signal with respect to the clock signal, it is necessary to further provide a delay circuit in addition to the deserializer circuit.
このため、ＬＥＤヘッドの部品点数が著しく増加してしまうことによるコストアップや、それら部品を搭載するプリント基板が大型化してしまうといった課題を生じ、その解決が望まれていた。 For this reason, the problem that the cost increase by the number of parts of an LED head increasing remarkably and the printed circuit board which mounts these parts will arise will be produced, and the solution was desired.
それに対して、本実施の形態２の構成においては、ドライバチップのデータ入力部に遅延回路を設け、その遅延時間を比較的小さな値に設定可能としたので、外付け部品を用いることなく所望のセットアップ時間やホールド時間を満たすことが可能となる。 On the other hand, in the configuration of the second embodiment, a delay circuit is provided in the data input portion of the driver chip, and the delay time can be set to a relatively small value, so that a desired value can be obtained without using external components. It is possible to satisfy the setup time and hold time.
それに加えて、本実施の形態２の構成では補正データ転送に先立って、リセット制御を設けることで前述した遅延時間の設定を行うことが可能となり、別途リセット回路等の搭載を不要とすることができる。 In addition, in the configuration of the second embodiment, it is possible to set the delay time described above by providing the reset control prior to the correction data transfer, so that it is not necessary to separately install a reset circuit or the like. it can.
なお、上記の例では、リセット処理においてドライバチップに入力されるデータ信号ＨＤ−ＤＡＴＡが、Ｌｏｗレベルとされるが、要するに固定値であれば良い。特に、遅延回路の遅延時間が短くなるようにすればよい。
或いは、ＬＥＤヘッドの入力信号端子部において、データ信号のクロック信号に対するホールド時間が長くなるようにすればよい。
In the above example, the data signal HD-DATA input to the driver chip in the reset process is set to the low level, but may be a fixed value in short. In particular, the delay time of the delay circuit may be shortened.
Alternatively, the hold time of the data signal with respect to the clock signal may be increased in the input signal terminal portion of the LED head.
実施の形態２の変形例１．
実施の形態１について、図２７を参照して説明したのと同様の変形を実施の形態２に加えることができる。
即ち、図３６の期間ｔａＣにおいて、ストローブ信号ＨＤ−ＳＴＢ−Ｎを３パルスだけ発生することとしても良い。
このようにすることの利点は、実施の形態１に関する図２７の変形例について述べたのと同じである。
With respect to the first embodiment, the same modifications as those described with reference to FIG. 27 can be added to the second embodiment.
That is, only three pulses of the strobe signal HD-STB-N may be generated in the period taC in FIG.
The advantage of doing this is the same as that described for the modification of FIG. 27 relating to the first embodiment.
実施の形態２の変形例２．
上記の実施の形態２では、シリアライザ回路とデシリアライザ回路との間の伝送を、５対の信号線で行っているが、シリアライザ回路とデシリアライザ回路との間の伝送に用いられる信号線の対の数は５に限らない。以下では、信号線の対の数が１である場合の構成を変形例２として説明する。
In the second embodiment, transmission between the serializer circuit and the deserializer circuit is performed with five pairs of signal lines. However, the number of signal line pairs used for transmission between the serializer circuit and the deserializer circuit. Is not limited to 5. Hereinafter, a configuration in which the number of signal line pairs is 1 will be described as a second modification.
図３８は実施の形態２の変形例２であって、図２９に対応する部分を示す。図２９と同じ番号は同一又は対応する回路要素を示す。 FIG. 38 is a second modification of the second embodiment and shows a portion corresponding to FIG. The same numbers as those in FIG. 29 indicate the same or corresponding circuit elements.
図３８の変形例では、図２８のシリアライザ回路５２１、デシリアライザ回路５２３の代わりにシリアライザ回路５５１、デシリアライザ回路５５３が用いられている。これらの回路としては、ＬＳＩ化され市販されたものが利用可能であって、たとえばザインエレクトロニクス社製のＴＨＣＶ２１３、２１４等が使用可能である。
In the modification of FIG. 38, a
また、接続ケーブル５２８の代わりに接続ケーブル５５８が用いられている。接続ケーブル５２８は、１対の信号線ｃｈ１のみから成る。
Further, a
図２８の構成においては、４対の信号（データ信号及び制御信号）を伝えるための４対の信号線ｃｈ１〜ｃｈ４と、１対のクロック信号を伝えるための１対の信号線ｃｈＣＬＫを用いているが、図３８の構成における接続ケーブル５５８は１対の信号線ｃｈ１のみを有し、符号化されシリアライズされたデータ信号及び制御信号と、データ信号及び制御信号中に埋め込まれたクロック信号とを伝送するようにしている。
In the configuration of FIG. 28, four pairs of signal lines ch1 to ch4 for transmitting four pairs of signals (data signal and control signal) and one pair of signal lines chCLK for transmitting a pair of clock signals are used. However, the
図２９と図３８を比較して明らかなように、図２９では全部で５対の信号線を要していたのに比べ、図３８では用いられる信号線の対の数が１となっており、接続ケーブルがより可とう性に富むものとなり、接続ケーブルの取り回しも良くＬＥＤヘッドに適用するうえで好ましい物理特性のものとすることができる。 As is clear from comparison between FIG. 29 and FIG. 38, the total number of signal lines used in FIG. 38 is one in FIG. Therefore, the connection cable becomes more flexible, and the connection cable can be easily routed and can have physical properties that are preferable for application to the LED head.
［利用形態］
実施の形態１及び２において説明したＬＥＤアレイは、電子写真プリンタの露光工程で光源として利用することができる。以下その一例としてタンデムカラープリンタを取り上げ、図３９を用いて説明する。
[Usage form]
The LED array described in
図３９は、本発明のＬＥＤヘッドを搭載した画像形成装置を説明する概略断面図である。
図３９において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、例えばマゼンタのプロセスユニット６０３を例に取り、これらの内部構成を説明する。
FIG. 39 is a schematic cross-sectional view illustrating an image forming apparatus equipped with the LED head of the present invention.
In FIG. 39, an
プロセスユニット６０３には、像担持体としての感光ドラム６０３ａが矢印方向に回転可能に配置され、この感光ドラム６０３ａの周囲には、その回転方向上流側から順に、感光ドラム６０３ａの表面に電荷を供給して帯電させる帯電装置６０３ｂ、及び帯電された感光ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置６０３ｃが配設される。露光装置６０３ｃとしては、前述のＬＥＤヘッド（１９）が用いられる。
In the
更に、静電潜像が形成された感光ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置６０３ｄ、及び感光ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置６０３ｅが配設される。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。
Further, a developing
また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。更に、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。
In addition, the
プロセスユニット６０１〜６０４の各感光ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加されている。
定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４、６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６、６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。
The fixing
つぎに上記構成の画像形成装置の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０、レジストローラ６１１及びピンチローラ６０８、６０９に挟持されて、プロセスユニット６０１の感光ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光ドラム６０１ａの回転によって搬送される。
Next, the operation of the image forming apparatus having the above configuration will be described.
First, the
同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。
Similarly, the
そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４、６１５及びピンチローラ６１６、６１７に挟持されて、画像形成装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。
Then, after the toner images of the respective colors are superimposed on the recording surface, the
以上の様に、本実施の形態の画像形成装置によれば、前述したＬＥＤヘッドを採用するためスペース効率及び光取り出し効率に優れた高品質の画像形成装置（プリンタ、コピー機など）を提供することができる。即ち、実施の形態のＬＥＤヘッドを用いることにより、上記説明したフルカラーの画像形成装置に限らずモノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に露光装置を数多く必要とするフルカラーの画像形成装置において一層大きな効果が得られる。 As described above, according to the image forming apparatus of the present embodiment, since the above-described LED head is employed, a high-quality image forming apparatus (printer, copier, etc.) excellent in space efficiency and light extraction efficiency is provided. be able to. That is, by using the LED head of the embodiment, the effect can be obtained not only in the above-described full-color image forming apparatus but also in a monochrome or multi-color image forming apparatus. Greater effects can be obtained in the image forming apparatus.
以上、本発明を光源として用いられるＬＥＤに適用した場合について説明したが、本発明は、発光サイリスタをスイッチング素子として用いる構成、あるいはスイッチング素子に直列に被駆動素子、例えば有機ＥＬ素子や発熱抵抗体への電圧印加制御を行う場合にも適用可能である。 As described above, the case where the present invention is applied to an LED used as a light source has been described. However, the present invention is configured to use a light-emitting thyristor as a switching element, or a driven element such as an organic EL element or a heating resistor in series with the switching element. The present invention can also be applied to the case where voltage application control is performed.
たとえば有機ＥＬ素子のアレイで構成される有機ＥＬヘッドを備えたプリンタや発熱抵抗体の列で構成されるサーマルプリンタにおいて利用することができる。
さらに表示素子、例えば列状或いはマトリクス状に配列された表示素子の駆動（電圧印加の制御）にも適用可能である。
本発明はまた、３端子構造を備えたサイリスタのほか、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｎｔｒｏｌｌｅｄ Ｓｗｉｔｃｈ）の場合にも適用可能であり、その形態は種々の変形が可能である。
For example, it can be used in a printer provided with an organic EL head constituted by an array of organic EL elements or a thermal printer constituted by a row of heating resistors.
Further, the present invention can be applied to driving of display elements, for example, display elements arranged in a row or matrix (control of voltage application).
The present invention is also applicable to a case of a 4-terminal thyristor SCS (Silicon Semiconductor Controlled Switch) having first and second gates in addition to a thyristor having a 3-terminal structure. Can be modified.
１ 印刷制御部、 １９ ＬＥＤヘッド、 ３１、３１Ａ、３１Ｂ ドライバＩＣチップ列、 ３２、３２Ａ、３２Ｂ ＬＥＤアレイ列、 １０１〜１０８、１０１Ａ〜１０８Ａ、１０１Ｂ〜１０８Ｂ ＬＥＤ、 １０９、１０９Ａ、１０９Ｂ、１１０、１１０Ａ、１１０Ｂ 共通スイッチ、 １４１ 入力回路、 １４２ バッファ回路、 １４３〜１４６ 遅延回路、 １４７〜１５０ バッファ回路、 １７１〜１７９ インバータ回路、 １８０、１８１ ＡＮＤ回路、 １８２ ＯＲ回路、 ３３１〜３３４ 遅延回路、 ５１９ ＬＥＤ ヘッド、 ５２１、５５１ シリアライザ回路、 ５２３、５５３ デシリアライザ回路、 ５２５ アッテネータ回路、 ＡＤＪ 制御電圧発生回路、 ＣＨＰ１〜ＣＨＰ２６ ＬＥＤアレイ、 ＣＴＲ１ メモリ制御回路、 ＣＴＲ２ マルチプレクサ制御回路、 ＣＴＲ３ 共通スイッチ制御回路、 ＤＩＣ１〜ＤＩＣ２６ ドライバＩＣチップ、 ＤＲＶ ＬＥＤ駆動回路、 ＦＦＡ１〜Ａ２５、ＦＦＢ１〜Ｂ２５、ＦＦＣ１〜Ｃ２５、ＦＦＤ１〜Ｄ２５ フリップフロップ、 ＬＴＡ１〜ＬＴＡ２５、ＬＴＢ１〜ＬＴＢ２５、ＬＴＣ１〜ＬＴＣ２５、ＬＴＤ１〜ＬＴＤ２５ ラッチ回路、 ＭＣＭ チップ補正データメモリ回路、 ＭＤＭ 遅延時間データメモリ回路、 ＭＥＭ ドット補正データメモリ回路、 ＭＯＥ スイッチ制御データメモリ回路、 ＭＵＸ マルチプレクサ回路、 ＳＥＬ 選択回路、 ＳＦＲａ〜ＳＦＲｄ シフトレジスタ。
1 Print control unit, 19 LED head, 31, 31A, 31B Driver IC chip row, 32, 32A, 32B LED array row, 101-108, 101A-108A, 101B-108B LED, 109, 109A, 109B, 110, 110A , 110B common switch, 141 input circuit, 142 buffer circuit, 143-146 delay circuit, 147-150 buffer circuit, 171-179 inverter circuit, 180, 181 AND circuit, 182 OR circuit, 331-334 delay circuit, 519
Claims (16)
データ入力端子と、
前記被駆動素子を駆動するか否かを示す駆動データを転送するためのシフトレジスタと、
遅延回路と、
遅延時間データメモリ回路と
を有するドライバＩＣチップにおいて、
前記シフトレジスタは、複数のフリップフロップをカスケード接続して成り、
前記シフトレジスタの初段のフリップフロップのデータ入力端子は前記遅延回路を介してデータ入力端子に接続され、
前記遅延回路の遅延時間は、前記遅延時間データメモリ回路に格納されている遅延時間データに応じて制御され、
前記駆動データの転送に先立ち、前記遅延時間データが前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれ、
前記遅延時間データの転送に先立ち、固定値のデータが、前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とするドライバＩＣチップ。 A drive circuit for driving driven elements constituting the array;
A data input terminal;
A shift register for transferring drive data indicating whether to drive the driven element;
A delay circuit;
In a driver IC chip having a delay time data memory circuit,
The shift register is formed by cascading a plurality of flip-flops,
The data input terminal of the first stage flip-flop of the shift register is connected to the data input terminal via the delay circuit,
The delay time of the delay circuit is controlled according to the delay time data stored in the delay time data memory circuit,
Prior to the transfer of the drive data, the delay time data is transferred by the shift register and written to the delay time data memory circuit,
Prior to transfer of the delay time data, fixed value data is transferred by the shift register and written to the delay time data memory circuit.
互いに直列接続されたＰ個（Ｐは２以上の整数）のバッファ回路と、
前記Ｐ個のバッファ回路のうちの第Ｐ番目のバッファ回路の出力と、第Ｑ番目（ＱはＰよりも小さい整数）のバッファ回路の出力のいずれかを選択する選択回路とを有し、
前記選択回路が、前記遅延時間データメモリ回路に格納されているデータに基づいて上記の選択を行う
ことを特徴とする請求項１に記載のドライバＩＣチップ。 P buffer circuits in which each of the delay circuits is connected in series with each other (P is an integer of 2 or more);
A selection circuit that selects one of an output of a Pth buffer circuit of the P buffer circuits and an output of a Qth buffer circuit (Q is an integer smaller than P);
The driver IC chip according to claim 1, wherein the selection circuit performs the selection based on data stored in the delay time data memory circuit.
前記遅延時間データの転送の際及び前記固定値のデータの転送の際に前記シフトレジスタに供給されるクロック信号の周波数は、前記駆動データの転送の際に前記シフトレジスタに供給されるクロック信号の周波数よりも低い
ことを特徴とする請求項１から４のいずれかに記載のドライバＩＣチップ。 The shift register performs transfer in synchronization with a clock signal,
The frequency of the clock signal supplied to the shift register during the transfer of the delay time data and the transfer of the fixed value data is the frequency of the clock signal supplied to the shift register during the transfer of the drive data. The driver IC chip according to any one of claims 1 to 4, wherein the driver IC chip is lower than a frequency.
前記補正データが複数のビットから成り、
前記駆動データの転送に先立ち、前記補正データが前記シフトレジスタにより転送されて、前記補正データメモリ回路に書き込まれ、
前記遅延時間データは、前記補正データとともに前記シフトレジスタにより転送されて、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする請求項１から５のいずれか１項に記載のドライバＩＣチップ。 A correction data memory circuit for storing correction data, which is referred to when each driven element is driven;
The correction data comprises a plurality of bits;
Prior to the transfer of the drive data, the correction data is transferred by the shift register and written to the correction data memory circuit,
6. The driver IC chip according to claim 1, wherein the delay time data is transferred together with the correction data by the shift register and written in the delay time data memory circuit. 6.
前記補正データメモリ回路が、前記ＲビットのためのＲ個のメモリセルを有し、
前記遅延時間データが１ビットから成り、
前記補正データを構成するＲビットの転送及び書き込みが、Ｒサイクルで行われ、
前記遅延時間データの転送及び書き込みが前記Ｒサイクルのうちの１サイクルで行われ、
前記固定値のデータの転送及び書込みの際は、前記固定値のデータが前記シフトレジスタに保持された状態において、前記シフトレジスタに保持されている前記固定値のデータが、前記補正データメモリ回路の前記Ｒ個のメモリセルに順次書き込まれるとともに、前記遅延時間データメモリ回路に書き込まれる
ことを特徴とする請求項６に記載のドライバＩＣチップ。 The correction data consists of R bits (R is an integer of 2 or more),
The correction data memory circuit has R memory cells for the R bits;
The delay time data consists of 1 bit,
Transfer and writing of the R bits constituting the correction data are performed in an R cycle,
The delay time data is transferred and written in one of the R cycles,
When transferring and writing the fixed value data, the fixed value data held in the shift register is stored in the correction data memory circuit in a state where the fixed value data is held in the shift register. 7. The driver IC chip according to claim 6, wherein the driver IC chip is sequentially written into the R memory cells and is also written into the delay time data memory circuit.
前記メモリ制御回路は、前記補正データの書き込みの際には、前記ストローブ信号に応じて、前記補正データメモリ回路のうちの前記Ｒ個のメモリセルを順次選択して、選択したメモリセルへの書き込みを行わせ、
前記メモリ制御回路は、前記Ｒ個のメモリセルのうちのいずれかが選択されているときに、前記遅延時間データメモリ回路への書き込みを行わせる
ことを特徴とする請求項７に記載のドライバＩＣチップ。 A memory control circuit for controlling writing to the correction data memory circuit and the delay time data memory circuit according to a strobe signal;
When the correction data is written, the memory control circuit sequentially selects the R memory cells of the correction data memory circuit in accordance with the strobe signal, and writes the selected memory cells. Let
The driver IC according to claim 7, wherein the memory control circuit causes the delay time data memory circuit to perform writing when any one of the R memory cells is selected. Chip.
ことを特徴とする請求項９に記載のドライバＩＣチップ。 The memory control circuit causes writing to the delay time data memory circuit when a memory cell selected first among the R memory cells of the correction data memory circuit is selected. The driver IC chip according to claim 9.
前記制御部から出力された前記駆動データ、前記遅延時間データ、及び前記固定値のデータをパラレル−シリアル変換して、シリアル化されたデータ信号を出力するとともに、前記制御部から出力されたクロック信号をパラレル−シリアル変換して、シリアル化されたクロック信号を出力するシリアライザ回路と、
前記シリアライザ回路から出力された、シリアル化されたデータ信号をシリアル−パラレル変換して、パラレル化されたデータを生成するとともに、前記シリアライザ回路から出力された、シリアル化されたクロック信号をシルアル−パラレル変換して、パラレル化された、クロック信号を生成するデシリアライザ回路と、
前記デシリアライザ回路で生成されたクロック信号を減衰させるアッテネータ回路とを備え、
前記ドライバＩＣチップのシフトレジスタは、前記アッテネータ回路から出力されたクロック信号に同期して、前記デシリアライザ回路で生成された、パラレル化された前記データ信号の転送を行う
ことを特徴とする請求項１２に記載の駆動装置。 A controller for outputting the driving data, the delay time data, and the fixed value data, and outputting a clock signal used for controlling the transfer in the shift register;
The drive data, the delay time data, and the fixed value data output from the controller are parallel-serial converted to output a serialized data signal, and the clock signal output from the controller A serializer circuit that performs parallel-serial conversion and outputs a serialized clock signal;
The serialized data signal output from the serializer circuit is serial-parallel converted to generate parallelized data, and the serialized clock signal output from the serializer circuit is serial-parallel. A deserializer circuit that generates a clock signal that is converted and parallelized, and
An attenuator circuit for attenuating the clock signal generated by the deserializer circuit,
The shift register of the driver IC chip transfers the parallelized data signal generated by the deserializer circuit in synchronization with a clock signal output from the attenuator circuit. The drive device described in 1.
請求項１２又は１３に記載の駆動装置とを備え、
前記被駆動素子が印刷用被駆動素子であることを特徴とするプリントヘッド。 The driven element;
A drive device according to claim 12 or 13,
A print head, wherein the driven element is a driven element for printing.
請求項１４に記載のプリントヘッドと、
感光ドラムに静電潜像を形成する露光装置と、
前記感光ドラム上に前記静電潜像に対応したトナー像を形成する現像部と、
前記感光ドラム上のトナー像を印刷用紙に転写する転写部と
を備えた画像形成装置。 The printing driven element is a light emitting element;
A print head according to claim 14;
An exposure device for forming an electrostatic latent image on a photosensitive drum;
A developing unit that forms a toner image corresponding to the electrostatic latent image on the photosensitive drum;
An image forming apparatus comprising: a transfer unit that transfers the toner image on the photosensitive drum to a printing paper.
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|---|---|---|---|---|
| WO2021184160A1 (en) * | 2020-03-16 | 2021-09-23 | 京东方科技集团股份有限公司 | Display substrate, manufacturing method, and display device |
| US12020650B2 (en) | 2022-09-09 | 2024-06-25 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display substrate, manufacturing method and display device |
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