JP5098617B2

JP5098617B2 - プリエンファシス回路

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Publication number: JP5098617B2
Application number: JP2007320771A
Authority: JP
Inventors: 一生金木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-12-12
Filing date: 2007-12-12
Publication date: 2012-12-12
Anticipated expiration: 2027-12-12
Also published as: JP2009147512A

Description

本発明は、信号の変化点で振幅を大きくするプリエンファシス回路に関し、特に簡単な構成でプリエンファシス信号を生成することが可能なプリエンファシス回路に関する。

従来の信号の変化点で振幅を大きくするプリエンファシス回路に関連する先行技術文献としては次のようなものがある。

特開平０５−３４４０２６号公報特開２０００−０６８８１６号公報特開２００２−３６８６００号公報特表２００２−５２５９７７号公報特開２００４−０８８６９３号公報特開２００４−３１２６１４号公報

図７は損失を有する伝送線路における信号の送受信を説明する説明図であり、図７において、１は信号を送信する送信器、２は信号を受信する受信器、３は損失を有する伝送線路である。送信器１は伝送線路３の一端に接続され、受信器２は伝送線路３の他端に接続される。

ここで、図７に示す伝送線路における信号の送受信を説明する。送信器１が、図７（ａ）に示すような矩形波信号を送信信号として伝送線路３に送信した場合、伝送線路３の損失によって信号の変化点が丸められて、受信器２では、図７（ｂ）に示すような受信信号が受信される。

一方、送信器１が、図７（ｃ）に示すような信号の変化点で振幅を大きくしたプリエンファシス信号を送信信号として伝送線路３に送信した場合、伝送線路３の損失によって信号の強調部分が丸められて、受信器２では、図７（ｄ）に示すようなきれいな矩形波信号が受信信号として受信される。

また、図８は「特許文献５」に記載された従来のプリエンファシス回路の一例を示す構成ブロック図である。図８において、４及び６は差動信号を後段に出力するドライバ回路、５は入力された差動信号を遅延させる遅延回路、７は２つの差動信号を減算して差動信号として出力する減算回路、１００及び１０１は差動入力信号、１０２及び１０３は差動出力信号である。

差動入力信号１００及び１０１はドライバ回路４及び遅延回路５の差動入力端子にそれぞれ印加され、遅延回路５の差動出力はドライバ回路６の差動入力端子にそれぞれ接続される。

また、ドライバ回路４及びドライバ回路６の差動出力は減算回路７の２つの差動入力端子にそれぞれ接続され、減算回路７の差動出力端子からは差動出力信号１０２及び１０３がそれぞれ出力される。

ここで、図８に示す従来例の動作を図９を用いて説明する。図９は従来のプリエンファシス回路の動作を説明するタイミング図である。

差動入力信号１００及び１０１はドライバ回路４を介して減算回路７に印加され、一方、遅延回路５で遅延された差動入力信号１００及び１０１はドライバ回路６を介して減算回路７に印加され、その差分が差動出力信号１０２及び１０３として出力される。

例えば、ドライバ回路４の出力信号とドライバ回路６の出力信号が図９（ａ）及び（ｂ）に示すタイミングであった場合、図９（ｃ）に示すような信号の変化点で振幅を大きくされたプリエンファシス信号が減算回路７の出力信号として出力される。

この結果、差動入力信号を２分割すると共に一方の差動入力信号を遅延させ両者の差分を求めることにより、プリエンファシス信号を生成することができる。

しかし、図８に示す従来例では、構成要素として素子数が多く構成が複雑である遅延回路を用いているため、チップ面積が大きくなってしまうと言った問題点があった。

また、プリエンファシス強度を変化させる場合、差動入力信号と遅延された差動入力信号を混合（減算）する割合を調整することによって対応可能であるものの、直流レベルが混合の割合に起因して変化してしまうと言った問題点があった。
従って本発明が解決しようとする課題は、簡単な構成でプリエンファシス信号を生成することが可能なプリエンファシス回路を実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
信号の変化点で振幅を大きくするプリエンファシス回路において、
差動入力信号を差動電流出力に変換する第１のトランスコンダクタンスアンプと、ハイパスフィルタ回路と、このハイパスフィルタ回路を介した前記差動入力信号を差動電流出力に変換する第２のトランスコンダクタンスアンプと、２つの前記差動電流出力をそれぞれ加算して電圧変換する第１及び第２の抵抗と、前記第１及び第２の抵抗に出力電流を出力する直流レベル調整手段と、前記第２のトランスコンダクタンスアンプと前記直流レベル調整手段とに定電流を分配して供給するプリエンファシス強度調整手段とを備え、
前記プリエンファシス強度調整手段が、
ベースにそれぞれ制御信号が印加されエミッタが相互に接続されそれぞれのコレクタから前記第２のトランスコンダクタンスアンプと前記直流レベル調整手段とに電流を出力する２つのトランジスタと、
これらトランジスタのエミッタに接続された定電流源から構成されたことにより、簡単な構成で直流レベルを変化させることなくプリエンファシス強度が可変であるプリエンファシス信号を生成することが可能になる。

請求項２記載の発明は、
請求項１記載の発明であるプリエンファシス回路において、
前記ハイパスフィルタ回路が、
前記差動入力信号がそれぞれ一端に接続される２つの容量と、これら容量の他端がそれぞれ一端に接続される２つの抵抗と、これら抵抗の他端の両方が一端に接続される定電圧源とから構成されたことにより、簡単な構成で直流レベルを変化させることなくプリエンファシス強度が可変であるプリエンファシス信号を生成することが可能になる。

請求項３記載の発明は、
請求項１記載の発明であるプリエンファシス回路において、
前記ハイパスフィルタ回路が、
周波数特性が可変なハイパスフィルタ回路であることにより、プリエンファシス時間が可変であるプリエンファシス信号を生成することが可能になる。

請求項４記載の発明は、
請求項３記載の発明であるプリエンファシス回路において、
前記ハイパスフィルタ回路が、
前記差動入力信号がそれぞれ一端に接続される２つの容量と、これら容量の他端がそれぞれ一端に接続される２つの抵抗と、これら抵抗の他端の両方が一端に接続される定電圧源と、前記２つの容量のそれぞれに設けられスイッチ回路によって並列に接続／非接続される１つ以上の容量とから構成されたことにより、プリエンファシス時間が可変であるプリエンファシス信号を生成することが可能になる。

本発明によれば次のような効果がある。
請求項１及び請求項２の発明によれば、差動入力信号を２分割して、一方の差動入力信号を第１のトランスコンダクタンスアンプで差動電流出力に変換し、他方の差動入力信号をハイパスフィルタ回路を介して第２のトランスコンダクタンスアンプで差動電流出力に変換し、２つの差動電流出力を加算して電圧変換すると共にプリエンファシス強度調整手段が定電流を第２のトランスコンダクタンスアンプと直流レベル調整手段とに分配することにより、簡単な構成で直流レベルを変化させることなくプリエンファシス強度が可変であるプリエンファシス信号を生成することが可能になる。

また、請求項３及び請求項４の発明によれば、差動入力信号を２分割して、一方の差動入力信号を第１のトランスコンダクタンスアンプで差動電流出力に変換し、他方の差動入力信号をハイパスフィルタ回路を介して第２のトランスコンダクタンスアンプで差動電流出力に変換し、２つの差動電流出力を加算して電圧変換すると共に周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路を用いることにより、プリエンファシス時間が可変であるプリエンファシス信号を生成することが可能になる。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るプリエンファシス回路の一実施例を示す構成ブロック図である。

図１において、８及び１０は差動入出力のトランスコンダクタンスアンプ、９は差動入出力のハイパスフィルタ回路、１１及び１２は２つのトランスコンダクタンスアンプからの差動電流出力をそれぞれ加算して電圧変換する抵抗、１０４及び１０５は差動入力信号、１０６及び１０７は差動出力信号である。

差動入力信号１０４及び１０５はトランスコンダクタンスアンプ８及びハイパスフィルタ回路９の差動入力端子にそれぞれ印加され、ハイパスフィルタ回路９の差動出力はトランスコンダクタンスアンプ１０の差動入力端子にそれぞれ接続される。

また、トランスコンダクタンスアンプ８及びトランスコンダクタンスアンプ１０の差動電流出力は抵抗１１及び１２の一端にそれぞれ接続されると共に差動出力信号１０６及び１０７として出力される。最後に、抵抗１１及び１２の他端は正電圧源に接続される。

また、図２は図１に示す実施例の具体例を説明する回路である。図２において、１１，１２，１０４，１０５，１０６及び１０７は図１と同一符号を付してあり、１３，１４，２１及び２２はトランジスタ、１５及び２３は定電流源、１６及び１７は容量、１８及び１９は抵抗、２０は定電圧源である。

また、トランジスタ１３及び１４、定電流源１５はトランスコンダクタンスアンプ５０を、容量１６及び１７、抵抗１８及び１９、定電圧源２０はハイパスフィルタ回路５１を、トランジスタ２１及び２２、定電流源２３はトランスコンダクタンスアンプ５２をそれぞれ構成している。

差動入力信号１０４はトランジスタ１３のベース及び容量１６の一端にそれぞれ印加され、差動入力信号１０５はトランジスタ１４のベース及び容量１７の一端にそれぞれ印加される。また、トランジスタ１３のエミッタはトランジスタ１４のエミッタ及び定電流源１５の一端にそれぞれ接続される。

容量１６の他端はトランジスタ２１のベース及び抵抗１８の一端にそれぞれ接続され、容量１７の他端はトランジスタ２２のベース及び抵抗１９の一端にそれぞれ接続される。また、抵抗１８の他端は抵抗１９の他端及び定電圧源２０の一端にそれぞれ接続される。

トランジスタ２１のエミッタはトランジスタ２２のエミッタ及び定電流源２３の一端にそれぞれ接続される。

さらに、トランジスタ１３のコレクタはトランジスタ２１のコレクタ及び抵抗１１の一端にそれぞれ接続されると共に差動出力信号１０６として出力され、トランジスタ１４のコレクタはトランジスタ２２のコレクタ及び抵抗１２の一端にそれぞれ接続されると共に差動出力信号１０７として出力される。

最後に、抵抗１１及び１２の他端は正電圧源にそれぞれ接続され、定電流源１５及び２３の他端と、定電圧源２０の他端はそれぞれ接地される。

ここで、図１に示す実施例の動作を図２及び図３を用いて説明する。図３は図１に示す実施例の動作を説明するタイミング図である。

差動入力信号１０４及び１０５は、トランスコンダクタンスアンプ８に入力され差動電流出力として出力され、一方、ハイパスフィルタ回路９に入力された差動入力信号１０４及び１０５は、低周波成分が除去された後、トランスコンダクタンスアンプ１０に入力され差動電流出力として出力される。

すなわち、図２において、差動入力信号１０４及び１０５は、トランジスタ１３及び１４、定電流源１５で構成されるトランスコンダクタンスアンプ５０に入力され差動電流出力として出力される。

同様に、図２において、差動入力信号１０４及び１０５は、容量１６及び１７、抵抗１８及び１９、定電圧源２０で構成されるハイパスフィルタ回路５１を介してトランジスタ２１及び２２、定電流源２３で構成されるトランスコンダクタンスアンプ５２に入力され差動電流出力として出力される。

例えば、図３（ａ）に示すような差動入力信号がトランスコンダクタンスアンプ８に入力された場合、トランスコンダクタンスアンプ８の差動電流出力は図３（ｂ）に示すようになる。

一方、例えば、図３（ａ）に示すような差動入力信号がハイパスフィルタ回路９を介してトランスコンダクタンスアンプ１０に入力された場合、トランスコンダクタンスアンプ１０の差動電流出力は図３（ｃ）に示すように差動入力信号の立ち上がり、若しくは、立下りの時点でパルス状の出力となる。

２つのトランスコンダクタンスアンプ８及び１０の差動電流出力は、抵抗１１及び１２によってそれぞれ加算され電圧変換されて、差動出力信号１０６及び１０７として出力される。

すなわち、図２において、２つのトランスコンダクタンスアンプ５０及び５２の差動電流出力は、抵抗１１及び１２よってそれぞれ加算され電圧変換されて、差動出力信号１０６及び１０７として出力される。

例えば、抵抗１１及び１２では、図３（ｂ）及び図３（ｃ）に示す差動電流出力がそれぞれ加算されて電圧変換されて出力されるので、差動出力信号は図３（ｄ）に示すようになる。すなわち、差動入力信号の変化点での振幅を大きくしたプリエンファシス信号を得ることができる。

ちなみに、ハイパスフィルタ回路は、従来例で用いられている遅延回路と比較して構成が簡単であるので、チップ面積が大きくなってしまうと言った問題を改善することができる。

この結果、差動入力信号を２分割すると共に一方の差動入力信号を第１のトランスコンダクタンスアンプで差動電流出力に変換し、他方の差動入力信号をハイパスフィルタ回路を介して第２のトランスコンダクタンスアンプで差動電流出力に変換し、２つの差動電流出力をそれぞれ加算して電圧変換することにより、簡単な構成でプリエンファシス信号を生成することが可能になる。

また、図１及び図２に示す実施例では図３中”ＰＥ０１”に示すようなプリエンファシス強度を変化させることはできない。図４は本発明に係る他の実施例を示す構成ブロック図であり、プリエンファシス強度を変化させることが可能なプリエンファシス回路である。

図４において、１３，１４，１５，１６，１７，１８，１９，２０，２１，２２，５０，５１，１０４及び１０５は図２と同一符号を付してあり、２４及び２５は２つのトランスコンダクタンスアンプからの差動電流出力をそれぞれ加算して電圧変換する抵抗、２６，２７，２８及び２９はトランジスタ、３０は定電流源、１０６ａ及び１０７ａは差動出力信号、１０８及び１０９はプリエンファシス強度の制御信号である。

また、トランジスタ２１及び２２はトランスコンダクタンスアンプ５２ａを、トランジスタ２６及び２７は直流レベル調整手段５３を、トランジスタ２８及び２９、定電流源３０はプリエンファシス強度調整手段５４をそれぞれ構成している。

容量１６の他端はトランジスタ２１のベース及び抵抗１８の一端にそれぞれ接続され、容量１７の他端はトランジスタ２２のベース及び抵抗１９の一端にそれぞれ接続される。また、抵抗１８の他端は抵抗１９の他端、定電圧源２０の一端、トランジスタ２６及び２７のベースにそれぞれ接続される。

トランジスタ２１のエミッタはトランジスタ２２のエミッタ及びトランジスタ２８のコレクタにそれぞれ接続され、トランジスタ２６のエミッタはトランジスタ２７のエミッタ及びトランジスタ２９のコレクタにそれぞれ接続される。また、トランジスタ２８のエミッタはトランジスタ２９のエミッタ及び定電流源３０の一端にそれぞれ接続される。

さらに、トランジスタ１３のコレクタはトランジスタ２１及び２６のコレクタ、抵抗２４の一端にそれぞれ接続されると共に差動出力信号１０６ａとして出力され、トランジスタ１４のコレクタはトランジスタ２２及び２７のコレクタ、抵抗２５の一端にそれぞれ接続されると共に差動出力信号１０７ａとして出力される。

最後に、抵抗２４及び２５の他端は正電圧源にそれぞれ接続され、定電流源１５及び３０の他端と、定電圧源２０の他端はそれぞれ接地される。また、トランジスタ２８及び２９のベースにはプリエンファシス強度の制御信号１０８及び１０９がそれぞれ印加される。

ここで、図４に示す実施例の動作を説明する。但し、図２に示す実施例と同様の動作に関しては説明を省略する。

プリエンファシス強度調整手段５４において、定電流源３０に流れる定電流は、トランジスタ２８及び２９によってトランスコンダクタンスアンプ５２ａと直流レベル調整手段５３とに分配される。また、直流レベル調整手段５３の差動入力端子には定電圧源２０の出力電圧がバイアス電圧として印加されている。

このため、制御信号１０８及び１０９を調整して、トランスコンダクタンスアンプ５２ａに流れる電流を増加させ、直流レベル調整手段５３に流れる電流を減少させることにより、図３中”ＰＥ０１”に示すプリエンファシス強度を大きくすることができる。

一方、制御信号１０８及び１０９を調整して、トランスコンダクタンスアンプ５２ａに流れる電流を減少させ、直流レベル調整手段５３に流れる電流を増加させることにより、図３中”ＰＥ０１”に示すプリエンファシス強度を小さくすることができる。

プリエンファシス強度を大きくする場合、プリエンファシス強度を小さくする場合、何れの場合であっても、抵抗２４および２５に供給される電流の和は、トランスコンダクタンスアンプ５２ａと直流レベル調整手段５３とに流れる電流の和、言い換えれば、定電流源３０の出力電流となり、直流レベルは変化することはない。

この結果、差動入力信号を２分割して、一方の差動入力信号を第１のトランスコンダクタンスアンプで差動電流出力に変換し、他方の差動入力信号をハイパスフィルタ回路を介して第２のトランスコンダクタンスアンプで差動電流出力に変換し、２つの差動電流出力をそれぞれ加算して電圧変換すると共にプリエンファシス強度調整手段が定電流を第２のトランスコンダクタンスアンプと直流レベル調整手段とに分配することにより、簡単な構成で直流レベルを変化させることなくプリエンファシス強度が可変であるプリエンファシス信号を生成することが可能になる。

また、図５は本発明に係る他の実施例を示す構成ブロック図であり、プリエンファシス時間（プリエンファシスされている時間）を変化させることが可能なプリエンファシス回路である。

図５において、１３，１４，１５，１６，１７，１８，１９，２０，２１，２２，２４，２５，２６，２７，２８，２９，３０，５０，５２ａ，５３，５４，１０４，１０５，１０８及び１０９は図４と同一符号を付してあり、３１及び３２はスイッチ回路、３３及び３４は容量、１０６ｂ及び１０７ｂは差動出力信号である。

また、容量１６，１７，３３及び３４、抵抗１８及び１９、定電圧源２０、並びに、スイッチ回路３１及び３２は周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路５５を構成している。

ここで、図５に示す実施例の動作を図６を用いて説明する。図６は図５に示す実施例の動作を説明するタイミング図である。但し、図２、或いは、図４に示す実施例と同様の動作に関しては説明を省略する。

スイッチ回路３１及び３２は図示しない制御信号によって”ＯＮ／ＯＦＦ”を制御され、スイッチ回路３１及び３２が”ＯＦＦ”の場合、ハイパスフィルタ回路５５は、容量１６と抵抗１８、並びに、容量１７と抵抗１９によって個々のハイパスフィルタが構成される。

一方、スイッチ回路３１及び３２が”ＯＮ”の場合、ハイパスフィルタ回路５５は、容量１６及び容量３３の並列回路と抵抗１８、並びに、容量１７及び容量３４の並列回路と抵抗１９によって個々のハイパスフィルタが構成されることになる。

スイッチ回路３１及び３２が”ＯＮ”の場合は、スイッチ回路３１及び３２が”ＯＦＦ”の場合と比較して容量が大きくなり、周波数特性（カットオフ周波数）が変化してプリエンファシス時間を長くすることができる。

例えば、図６（ａ）はスイッチ回路３１及び３２が”ＯＦＦ”の場合（容量小）の差動出力信号を示し、また、図６（ｂ）はスイッチ回路３１及び３２が”ＯＮ”の場合（容量大）の差動出力信号を示している。

図６中”ＰＥ１２”に示すプリエンファシス時間は、図６中”ＰＥ１１”に示すプリエンファシス時間と比較して長くなり、言い換えれば、周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路５５を用いることにより、プリエンファシス時間が可変になる。

この結果、差動入力信号を２分割して、一方の差動入力信号を第１のトランスコンダクタンスアンプで差動電流出力に変換し、他方の差動入力信号をハイパスフィルタ回路を介して第２のトランスコンダクタンスアンプで差動電流出力に変換し、２つの差動電流出力をそれぞれ加算して電圧変換すると共に周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路を用いることにより、プリエンファシス時間が可変であるプリエンファシス信号を生成することが可能になる。

なお、図１等に示す実施例の説明に際しては、具体例としてトランジスタ（正確には、バイポーラトランジスタ）を用いているが、勿論、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて構成しても構わない。

また、図４及び図５に示す実施例のプリエンファシス強度調整手段５４では、ベースにそれぞれ制御信号が印加されエミッタが相互に接続されそれぞれのコレクタから第２のトランスコンダクタンスアンプと直流レベル調整手段とに電流を出力する２つのトランジスタと、これらトランジスタのエミッタに接続された定電流源から構成されているが、リニアリティ向上のために、２つのトランジスタのエミッタと定電流源の一端の間に抵抗をそれぞれ設けても構わない。

また、同様に、２つのトランジスタのエミッタ間に抵抗を設けると共に、２つのトランジスタのエミッタに一端がそれぞれ接続される２つの定電流源を設ける構成であっても構わない。

また、図５に示す実施例では、図４の実施例に周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路を適用しているが、図２に示す実施例（プリエンファシス強度が固定のプリエンファシス回路）に周波数特性（カットオフ周波数）が可変なハイパスフィルタ回路を適用しても勿論構わない。

また、図５に示す実施例では、ハイパスフィルタ回路を構成する２つの容量１６及び１７のそれぞれに対してスイッチ回路によって１つの容量を並列に接続／非接続する構成となっているが、スイッチ回路によって並列に接続／非接続される容量の数は、勿論、２以上であっても構わない。

本発明に係るプリエンファシス回路の一実施例を示す構成ブロック図である。実施例の具体例を説明する回路である。実施例の動作を説明するタイミング図である。本発明に係る他の実施例を示す構成ブロック図である。本発明に係る他の実施例を示す構成ブロック図である。実施例の動作を説明するタイミング図である。損失を有する伝送線路における信号の送受信を説明する説明図である。従来のプリエンファシス回路の一例を示す構成ブロック図である。従来のプリエンファシス回路の動作を説明するタイミング図である。

符号の説明

１送信器
２受信器
３伝送線路
４，６ドライバ回路
５遅延回路
７減算回路
８，１０，５０，５２，５２ａトランスコンダクタンスアンプ
９，５１，５５ハイパスフィルタ回路
１１，１２，１８，１９，２４，２５抵抗
１３，１４，２１，２２，２６，２７，２８，２９トランジスタ
１５，２３，３０定電流源
１６，１７，３３，３４容量
２０定電圧源
３１，３２スイッチ回路
５３直流レベル調整手段
５４プリエンファシス強度調整手段
１００，１０１，１０４，１０５差動入力信号
１０２，１０３，１０６，１０６ａ，１０６ｂ，１０７，１０７ａ，１０７ｂ差動出力信号
１０８，１０９制御信号

Claims

信号の変化点で振幅を大きくするプリエンファシス回路において、
差動入力信号を差動電流出力に変換する第１のトランスコンダクタンスアンプと、ハイパスフィルタ回路と、このハイパスフィルタ回路を介した前記差動入力信号を差動電流出力に変換する第２のトランスコンダクタンスアンプと、２つの前記差動電流出力をそれぞれ加算して電圧変換する第１及び第２の抵抗と、前記第１及び第２の抵抗に出力電流を出力する直流レベル調整手段と、前記第２のトランスコンダクタンスアンプと前記直流レベル調整手段とに定電流を分配して供給するプリエンファシス強度調整手段とを備え、
前記プリエンファシス強度調整手段が、
ベースにそれぞれ制御信号が印加されエミッタが相互に接続されそれぞれのコレクタから前記第２のトランスコンダクタンスアンプと前記直流レベル調整手段とに電流を出力する２つのトランジスタと、
これらトランジスタのエミッタに接続された定電流源から構成されたことを特徴とするプリエンファシス回路。
前記ハイパスフィルタ回路が、
前記差動入力信号がそれぞれ一端に接続される２つの容量と、
これら容量の他端がそれぞれ一端に接続される２つの抵抗と、
これら抵抗の他端の両方が一端に接続される定電圧源とから構成されたことを特徴とする
請求項１記載のプリエンファシス回路。
前記ハイパスフィルタ回路が、
周波数特性が可変なハイパスフィルタ回路であることを特徴とする
請求項１記載のプリエンファシス回路。
前記ハイパスフィルタ回路が、
前記差動入力信号がそれぞれ一端に接続される２つの容量と、
これら容量の他端がそれぞれ一端に接続される２つの抵抗と、
これら抵抗の他端の両方が一端に接続される定電圧源と、
前記２つの容量のそれぞれに設けられスイッチ回路によって並列に接続／非接続される１つ以上の容量とから構成されたことを特徴とする
請求項３記載のプリエンファシス回路。