JP5093768B2

JP5093768B2 - 信号読み出し回路

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Publication number: JP5093768B2
Application number: JP2008119173A
Authority: JP
Inventors: 祥二川人; 祥文渡部
Original assignee: Shizuoka University NUC; Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Shizuoka University NUC; Panasonic Corp; Panasonic Holdings Corp
Priority date: 2007-07-31
Filing date: 2008-04-30
Publication date: 2012-12-12
Anticipated expiration: 2028-04-30
Also published as: JP2009055592A

Description

本発明は、熱型赤外線イメージセンサなどに用いる信号読み出し回路に関するものである。

従来から、熱型赤外線イメージセンサとして、各画素におけるサーモパイルにコンデンサを並列接続し、サーモパイルの抵抗とコンデンサとで構成されるローパスフィルタを設けることにより、サーモパイルを雑音源とする熱雑音電圧の周波数帯域幅を制限することが提案されている（例えば、特許文献１）。ここにおいて、熱雑音電圧をＥｎ〔Ｖrms〕、ボルツマン定数をｋ（＝１．３８×１０^-23〔Ｊ／Ｋ〕）、絶対温度をＴ〔Ｋ〕、サーモパイルの抵抗をＲ〔Ω〕、周波数帯域幅をΔｆとすれば、熱雑音電圧Ｅｎは、下記数１で表される。

なお、上記特許文献１に記載された熱型赤外線イメージセンサでは、半導体基板の主表面側においてサーモパイルの下方にキャパシタを形成してある。

また、従来から、センサの出力の信号対雑音比（Ｓ／Ｎ比）を向上させるための構成として、センサの出力を増幅する増幅器であるチャージアンプと、チャージアンプの後段に設けられたノイズ除去用フィルタとを備えたものが提案されており（例えば、特許文献２）、このようなＳ／Ｎ比を向上させるための構成をサーモパイルの信号読み出し回路に適用することが考えられる。
特許第３３８５７６２号公報特開平９−１５９５６０号公報

しかしながら、上記特許文献１に開示された熱型赤外線イメージセンサでは、半導体基板の主表面側においてサーモパイルの下方にキャパシタを形成する必要があるので、製造プロセスが複雑になり、しかも、製造ばらつきによるキャパシタの容量のばらつきや温度による容量の変動などに起因してフィルタ特性がばらついてしまう。また、上記特許文献１に開示された熱型赤外線イメージセンサでは、フィルタの後段に増幅器やサンプルホールド回路を含む信号読み出し回路を設ける必要があり、Ｓ／Ｎ比が低下してしまう。

また、上記特許文献２に開示されたＳ／Ｎ比を向上させるための構成では、増幅器とノイズ除去用フィルタとを設ける必要があり、コスト増につながるという問題が生じる。

本発明は上記事由に鑑みて為されたものであり、その目的は、低コストでＳ／Ｎ比を向上させることが可能な信号読み出し回路を提供することにある。

請求項１の発明は、赤外線の吸収による温度変化に応じたアナログ量の出力値を発生するサーモパイルの出力を増幅して読み出す信号読み出し回路であって、サーモパイルに直列に接続されサーモパイルの出力を読み出すか否かを選択する選択用スイッチング素子と、演算増幅器の反転入力端が第１のコンデンサを介して選択用スイッチング素子に直列接続されるとともに非反転入力端が仮想グラウンドと接続され且つ反転入力端と出力端との間に第２のコンデンサと第１のリセット用スイッチング素子との並列回路が接続され、選択用スイッチング素子と第１のコンデンサとの接続点と仮想グラウンドとの間に第２のリセット用スイッチング素子が接続されてなりサーモパイルの出力を増幅する積分器と、積分器の出力端と仮想グラウンドとの間にサンプリング用スイッチング素子を介して接続されたホールド用コンデンサと、各スイッチング素子をオンオフ制御する制御手段とを備え、演算増幅器のトランスコンダクタンスがサンプリング時間を満足できるトランスコンダクタンスの最小値に設定されてなることを特徴とする。

この発明によれば、増幅器として機能する積分器は、第１のコンデンサと第２のコンデンサとの容量比によってゲインが決まるので、ゲインの精度を高めることができ、演算増幅器のトランスコンダクタンスがサンプリング時間を満足できるトランスコンダクタンスの最小値に設定されているので、サーモパイルの微小な出力を増幅しながらもサーモパイルを雑音源とする熱雑音に起因した雑音を低減することができ、低コストでＳ／Ｎ比を向上させることが可能となる。

請求項２の発明は、請求項１の発明において、前記各スイッチング素子は、ＭＯＳトランジスタからなり、前記制御手段は、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子および前記サンプリング用スイッチング素子それぞれをオンとして前記第１のコンデンサ、前記第２のコンデンサおよび前記ホールド用コンデンサそれぞれの残留電荷を放電させるリセットモードと、前記第１のリセット用スイッチング素子および前記第２のリセット用スイッチング素子をオフとして前記ホールド用コンデンサに電荷を蓄積させるサンプリングモードと、前記サンプリング用スイッチング素子をオフとして前記ホールド用コンデンサの電圧を読み出し可能とする読み出しモードとを有し、リセットモードからサンプリングモードへ移行するにあたって前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子をオフさせる際、前記第１のリセット用スイッチング素子の制御電圧を連続的に低下させてオフさせた後に前記第２のリセット用スイッチング素子をオフさせることを特徴とする。

この発明によれば、前記制御手段が、リセットモードからサンプリングモードへ移行するにあたって前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子をオフさせる際、前記第１のリセット用スイッチング素子の制御電圧を連続的に低下させてオフさせた後に前記第２のリセット用スイッチング素子をオフさせるので、前記第１のリセット用スイッチング素子を構成するＭＯＳトランジスタのチャネルから前記積分器へ注入される電荷を低減でき、リセット雑音を低減できる。

請求項３の発明は、請求項１の発明において、前記積分器の出力端と前記仮想グラウンドとの間にオフセットサンプリング用スイッチング素子を介して接続されたオフセットホールド用コンデンサを備え、前記制御手段は、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子、前記サンプリング用スイッチング素子およびオフセットサンプリング用スイッチング素子それぞれをオンとして前記第１のコンデンサ、前記第２のコンデンサ、前記ホールド用コンデンサおよびオフセットホールド用コンデンサそれぞれの残留電荷を放電させるリセットモードと、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子およびオフセットサンプリング用スイッチング素子をオフとして前記ホールド用コンデンサに電荷を蓄積させるサンプリングモードと、前記サンプリング用スイッチング素子をオフとして前記ホールド用コンデンサの電圧を読み出し可能とする読み出しモードとを有し、リセットモードでは、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子、前記サンプリング用スイッチング素子およびオフセットサンプリング用スイッチング素子をオンとしたリセット期間と、リセット期間の次に前記第１のリセット用スイッチング素子をオフとしてオフセットホールド用コンデンサおよび前記ホールド用コンデンサに電荷を蓄積させるオフセット蓄積期間と、オフセット蓄積期間の次にオフセットサンプリング用スイッチング素子をオフとしてオフセットホールド用コンデンサの電圧を読み出し可能とするオフセット読み出し期間とが設けられていることを特徴とする。

この発明によれば、前記積分器の出力端と前記仮想グラウンドとの間にオフセットサンプリング用スイッチング素子を介して接続されたオフセットホールド用コンデンサを備え、前記制御手段のリセットモードでは、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子、前記サンプリング用スイッチング素子およびオフセットサンプリング用スイッチング素子をオンとしたリセット期間と、リセット期間の次に前記第１のリセット用スイッチング素子をオフとしてオフセットホールド用コンデンサおよび前記ホールド用コンデンサに電荷を蓄積させるオフセット蓄積期間と、オフセット蓄積期間の次にオフセットサンプリング用スイッチング素子をオフとしてオフセットホールド用コンデンサの電圧を読み出し可能とするオフセット読み出し期間とが設けられているので、読み出しモードにより読み出した前記ホールド用コンデンサの電圧とオフセット読み出し期間に読み出したオフセットホールド用コンデンサの電圧との差分をとることによりオフセットの影響をキャンセルすることができ、固定パターン雑音を低減できる。

請求項１の発明は、サーモパイルの微小な出力を増幅しながらもサーモパイルを雑音源とする熱雑音に起因した雑音を低減することができ、低コストでＳ／Ｎ比を向上させることが可能となるという効果がある。

（実施形態１）
本実施形態では、赤外線の吸収による温度変化に応じたアナログ量の出力値を発生するサーモパイルの出力を増幅して読み出す信号読み出し回路を備えた熱型赤外線イメージセンサを例示する。

熱型赤外線イメージセンサは、図６に示すように、各画素のサーモパイル１が２次元アレイ状（マトリクス状）に配列されたサーモパイルアレイＡと、各列の複数個のサーモパイル１がＭＯＳトランジスタからなる選択用スイッチング素子Ｑ_Ｓを介して各列ごとに共通接続された複数の垂直読み出し線２と、各行のサーモパイル１に対応する選択用スイッチング素子Ｑ_Ｓが各行ごとに共通接続された複数の水平信号線３と、各垂直信号線２ごとに設けられサーモパイル１の出力を増幅する複数の積分器４と、各積分器４の後段側に設けられたサンプルホールド（Ｓ／Ｈ）回路５と、各水平信号線３に接続されたｎ個ずつの選択用スイッチング素子Ｑ_Ｓをオンオフ制御する水平走査回路６と、サンプルホールド回路５の出力を択一的にＡ／Ｄコンバータに入力するマルチプレクサ７とを備えており、全てのサーモパイル１の出力を時系列的に読み出すことができるようになっている。ここにおいて、サーモパイル１は、等価回路として、熱起電力に対応する電圧源Ｖｓと抵抗Ｒ_ｐとの直列回路で表してある。なお、上述の熱型赤外線イメージセンサは、１枚の半導体基板（例えば、シリコン基板）にｍ×ｎ個（例えば、１２８×１２８個）のサーモパイル１が形成されている。

上述の熱型赤外線イメージセンサにおいて、１つの画素に着目すれば、信号読み出し回路は、図１に示すような回路構成を備えている。

図１に示した構成は、サーモパイル１に直列に接続されサーモパイル１の出力を読み出すか否かを選択する上述の選択用スイッチング素子Ｑ_Ｓと、上述の積分器４と、積分器４の後段側に設けられた上述のサンプルホールド回路５とを備えている。

ここで、積分器４は、演算増幅器ＯＰの反転入力端が第１のコンデンサＣ_１を介して選択用スイッチング素子Ｑ_Ｓに直列接続されるとともに非反転入力端が仮想グラウンドと接続され、演算増幅器ＯＰの反転入力端と出力端との間に第２のコンデンサＣ_２が接続され、第２のコンデンサＣ_２に第１のリセット用スイッチング素子Ｑ_Ｒが並列接続され、選択用スイッチング素子Ｑ_Ｓと第１のコンデンサＣ_１との接続点と仮想グラウンドとの間に第２のリセット用スイッチング素子Ｑ_Ｒ１が接続されている。ここにおいて、積分器４は、スイッチトキャパシタ積分器を構成しており、第１のコンデンサＣ_１と第２のコンデンサＣ_２との容量比（Ｃ_１／Ｃ_２）によりゲインが決まるので、製造ばらつきや温度による変動の影響を抑制でき、ゲインの精度を高めることができる。

また、サンプルホールド回路５は、積分器４の出力端と仮想グラウンドとの間に接続されたサンプリング用スイッチング素子Ｑ_ＳＳとホールド用コンデンサＣ_ＬＳとの直列回路により構成されており、サンプリング用スイッチング素子Ｑ_ＳＳがオフのときにホールド用コンデンサＣ_ＬＳの両端電圧を読み出し可能となる。

また、本実施形態の信号読み出し回路は、各スイッチング素子Ｑ_Ｓ，Ｑ_Ｒ，Ｑ_ＳＳ，Ｑ_Ｒ１をオンオフ制御する制御回路からなる制御手段（図示せず）を備えており、上述の水平走査回路６による選択用スイッチング素子Ｑ_Ｓのオンオフのタイミングは、上記制御手段から指示される。また、上述のＡ／Ｄコンバータでは、上記制御手段で制御された読み出しタイミングに同期して各サーモパイル１の出力を順にデジタル値に変換する。ここで、各スイッチング素子Ｑ_Ｓ，Ｑ_Ｒ，Ｑ_ＳＳ，Ｑ_Ｒ１は、ＭＯＳトランジスタにより構成され、積分器４の各コンデンサＣ_１，Ｃ_２はＭＩＭコンデンサにより構成され、サンプルホールド回路５のホールド用コンデンサＣ_ＬＳはＭＯＳコンデンサにより構成されている。

以下、信号読み出し回路の動作例について図２に基づいて説明する。

図２において、（ａ）は上記制御手段から選択用スイッチング素子Ｑ_Ｓに与えられる制御信号（制御電圧）φｓを、（ｂ）は上記制御手段から第２のリセット用スイッチング素子Ｑ_Ｒ１に与えられる制御信号（制御電圧）φ_Ｒ１を、（ｃ）は上記制御手段から第１のリセット用スイッチング素子Ｑ_Ｒへ与えられる制御信号（制御電圧）φ_Ｒを、（ｄ）は上記制御手段からサンプリング用スイッチング素子Ｑ_ＳＳへ与えられる制御信号（制御電圧）φ_ＳＳを、（ｅ）はホールド用コンデンサＣ_ＬＳの両端電圧Ｖoutを、それぞれ示している。

上記制御手段は、選択用スイッチング素子Ｑ_Ｓ、第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１およびサンプリング用スイッチング素子Ｑ_ＳＳそれぞれをオンとして第１のコンデンサＣ_１、第２のコンデンサＣ_２およびホールド用コンデンサＣ_ＬＳそれぞれの残留電荷を放電させるリセットモードと、第１のリセット用スイッチング素子Ｑ_Ｒおよび第２のリセット用スイッチング素子Ｑ_Ｒ１をオフとしてホールド用コンデンサＣ_ＬＳに電荷を蓄積させるサンプリングモードと、サンプリング用スイッチング素子Ｑ_ＳＳをオフとしてホールド用コンデンサＣ_ＬＳの電圧を読み出し可能とする読み出しモードとを有し、リセットモードからサンプリングモードへ移行するにあたって第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせる際、第１のリセット用スイッチング素子Ｑ_Ｒの制御電圧φ_Ｒを連続的に低下させてオフさせた後に第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせる。

したがって、リセットモードでは、第１のコンデンサＣ_１、第２のコンデンサＣ_２およびホールド用コンデンサＣ_ＬＳそれぞれの残留電荷が放電されるので、ホールド用コンデンサＣ_ＬＳの両端電圧Ｖoutが低下し、サンプリングモードでは、サーモパイル１の出力が積分器４で増幅されてホールド用コンデンサＣ_ＬＳに蓄積されるので、ホールド用コンデンサＣ_ＬＳの両端電圧Ｖoutが徐々に増加し、読み出しモードでは、サンプリング用スイッチング素子Ｑ_ＳＳがオフとなるので、ホールド用コンデンサＣ_ＬＳの両端電圧Ｖoutを読み出すことができる。ここにおいて、本実施形態では、上記制御手段が、リセットモードからサンプリングモードへ移行するにあたって第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせる際、図２（ｃ）に示すように第１のリセット用スイッチング素子Ｑ_Ｒの制御電圧φ_Ｒを連続的に低下させてオフさせた後に図２（ｂ）に示すように第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせるので、第１のリセット用スイッチング素子Ｑ_Ｒを構成するＭＯＳトランジスタが弱反転状態になるまではソース・ドレイン間が導通状態にあるから、当該ＭＯＳトランジスタのチャネルから積分器４へ注入される電荷を低減でき、リセット雑音を低減でき、Ｓ／Ｎ比を向上できる。

ところで、サーモパイル１の熱起電力を大きくするためには、熱抵抗を大きくする必要があるが、熱抵抗を大きくすると電気抵抗が大きくなり、熱雑音が増大する。

ここにおいて、本実施形態の信号読み出し回路に関して、サーモパイル１を雑音源とする雑音成分の入力換算雑音をＶ_ni1、演算増幅器ＯＰを雑音源とする雑音成分の入力換算雑音をＶ_ni2、リセットモードでの第１のリセット用スイッチング素子Ｑ_Ｒおよび第２のリセット用スイッチング素子Ｑ_Ｒ１を雑音源とする雑音成分の入力換算雑音をＶ_ni3、全入力換算雑音をＶ_niとすると、全入力換算雑音Ｖ_niは、下記数２で表される。

ここで、サーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1は、図３に示す等価回路、つまり、サンプリングモードでの等価回路に基づいて求められる。図３に示す等価回路では、サーモパイル１の抵抗をＲ_p、サーモパイル１を雑音源とする雑音成分の熱雑音電圧をＶ_ni、演算増幅器ＯＰのトランスコンダクタンスをｇ_m、積分器４のゲインをＧ、ホールド用コンデンサＣ_ＬＳの両端電圧Ｖ_oとすると、伝達関数Ｈ(s)は、下記数３で表される。

ここで、上述の数３を整理すると、下記数４のようになる。

ここで、Ｇ≫１であると仮定すると、p_１が支配的な極（ドミナントポール）であり、零点およびp_２はp_１の周波数に比べてはるかに高いと考えられる。さらに、Ｇ＝Ｃ_１／Ｃ_２であるから、数４におけるＺ，p_１，p_２は、下記数５の通りとなる。

このとき、角周波数をω、角周波数ωに対する伝達関数をＨ(jω)とすると、下記数６のような１次のシステムとみなすことができる。

ここにおいて、サーモパイル１を雑音源とする雑音成分の出力換算雑音Ｖ_no1は下記数７で表される。

ここで、数７に数５のp_１を代入すれば、サーモパイル１を雑音源とする雑音成分の出力換算雑音Ｖ_no1は、下記数８のようになる。

数８において、ＧＣ_ＬＳ≫Ｃ_１（１＋Ｒ_pｇ_m）であれば、サーモパイル１を雑音源とする雑音成分の出力換算雑音Ｖ_no1は、下記数９のようになる。

したがって、サーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1は、下記数１０のようになる。

また、演算増幅器ＯＰを雑音源とする雑音成分の入力換算雑音Ｖ_ni2については、演算増幅器ＯＰの過剰雑音係数をξとし、ＧＣ_ＬＳ≫（１＋Ｒ_pｇ_m）であれば、演算増幅器ＯＰを雑音源とする雑音成分の出力換算雑音Ｖ_no2が下記数１１で表されるので、下記数１２で表される。

また、リセットモードで仮想グラウンドにサンプリングされる熱雑音の入力換算雑音Ｖ_ni3については、第１のリセット用スイッチング素子Ｑ_Ｒと第２のリセット用スイッチング素子Ｑ_Ｒ１を雑音源とし、仮想グラウンドの正味の熱雑音を計算する必要があるが、ここではＧ≫１として、雑音成分の出力換算雑音Ｖ_no3を考える。Ｇ≫１の場合、第１のコンデンサＣ_１の容量が第２のコンデンサＣ_２の容量に対して非常に大きいので、第１のコンデンサＣ_１にサンプリングされる成分が支配的である。したがって、仮想グラウンドの正味の電荷をＱ_netとすると、電荷Ｑ_netについては下記数１３で表される。

この電荷Ｑ_netは、第１のリセット用スイッチング素子Ｑ_Ｒをオンさせたとき、すべて第２のコンデンサＣ_２に転送されて出力に現われるので、第１のリセット用スイッチング素子Ｑ_Ｒを雑音源とする雑音成分の出力換算雑音Ｖ_no3が下記数１４で表されるので、第１のリセット用スイッチング素子Ｑ_Ｒを雑音源とする雑音成分の入力換算雑音Ｖ_ni3は下記数１５で表される。

ところで、上述の数１０から、演算増幅器ＯＰのトランスコンダクタンスｇ_mを小さくすることによって、周波数帯域幅を狭くすることができ、サーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1を低減できることが分かる。ここで、例えば、Ｃ_１＝１０ｐＦ、Ｃ_２＝１０ｆＦ、Ｃ_ＬＳ＝１０ｐＦ、Ｒ_p＝２５０ｋΩ、ｇ_m＝４×１０^-6〔Ｓ〕とすれば、上記数９、数１０から、Ｖ_no1≒６４０μＶrms、Ｖ_ni1≒０．６４μＶrmsとなる。また、数１２から、演算増幅器ＯＰを雑音源とする雑音成分の入力換算雑音Ｖ_ni2は、例えばξ＝１とすれば、Ｖ_ni2≒０．６４μＶrmsとなる。また、数１５から、リセットモードにおける入力換算雑音Ｖ_ni3は、Ｖ_ni3≒２０．３４μＶrmsとなり、サーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1および演算増幅器ＯＰを雑音源とする雑音成分の入力換算雑音Ｖ_ni2に比べて十分大きくなる。そこで、リセットモードからサンプリングモードへ移行するにあたって第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせる際、図２（ｃ）に示すように第１のリセット用スイッチング素子Ｑ_Ｒの制御電圧φ_Ｒを連続的に低下させてオフさせた後に図２（ｂ）に示すように第２のリセット用スイッチング素子Ｑ_Ｒ１をオフさせることによって、第１のリセット用スイッチング素子Ｑ_Ｒを構成するＭＯＳトランジスタが弱反転状態になるまではソース・ドレイン間を導通状態として、当該ＭＯＳトランジスタのチャネルから積分器４へ注入される電荷を低減し、リセット雑音を低減している。

ここで、図４に、ホールド用コンデンサＣ_ＬＳの容量を種々変化させた場合のゲインＧとサーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1との関係について、回路シミュレーションにより得られた結果と上述の数１０に示した近似式により得られる値とを合わせて示す。また、図５に、Ｒ_ｐ・ｇ_m（ただし、Ｒ_p＝２５０ｋΩ）を変化させた場合のゲインＧとサーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1との関係について、回路シミュレーションにより得られた結果と上述の数１０に示した近似式により得られる値とを合わせて示す。

図４，５から、ゲインＧが大きい領域（Ｇ＞２０の領域）では回路シミュレーションにより得られた結果と数１０の近似式により得られる値とが良く一致していることが分かり、図５からも、演算増幅器ＯＰのトランスコンダクタンスｇ_mを小さくすることによって、サーモパイル１を雑音源とする雑音成分の入力換算雑音Ｖ_ni1を低減できることが分かる。

次に、本実施形態の信号読み出し回路について、サンプリングモードでの応答速度について説明する。

ステップ応答として考えることができるから、積分器４への入力電圧をＶ_i0とすれば、ホールド用コンデンサＣ_ＬＳの両端電圧Ｖ_O(s)，v_O(t)は、それぞれ下記数１６，数１７で表すことができる。

また、時定数τは、下記数１８で表すことができる。

ここで、数１８から、演算増幅器ＯＰのトランスコンダクタンスｇ_mを小さくすると時定数τが大きくなり、応答速度が遅くなることが分かる。

そこで、本実施形態の信号読み出し回路では、演算増幅器ＯＰのトランスコンダクタンスｇ_mが所定の読み出しレートに応じて規定されるサンプリングモードの時間であるサンプリング時間を満足できるトランスコンダクタンスｇ_mの最小値に設定してある。ここで、サンプリング時間を満足できるとは、応答時間ｔ_r＝３τがサンプリング時間未満であることを意味している。なお、Ｃ_ＬＳ＝１０ｐＦ、Ｇ＝１０００、Ｒ_p＝２５０ｋΩ、Ｒ_pｇ_m＝１とすれば、ｔ_r＝７．５ｍｓとなる。

以上説明した本実施形態の信号読み出し回路では、増幅器として機能する積分器４のゲインＧが第１のコンデンサＣ_１と第２のコンデンサＣ_２との容量比によって決まるので、ゲインの精度を高めることができ、演算増幅器ＯＰのトランスコンダクタンスｇ_mがサンプリング時間を満足できるトランスコンダクタンスｇ_mの最小値に設定されているので、サーモパイル１の微小な出力を増幅しながらもサーモパイル１を雑音源とする雑音成分の熱雑音に起因した雑音を低減することができ、低コストでＳ／Ｎ比を向上させることが可能となる。

（実施形態２）
本実施形態の信号読み出し回路の基本構成は実施形態１と略同じであって、図７に示すように、サンプルホールド回路５が、積分器４の出力端と仮想グラウンドとの間にオフセットサンプリング用スイッチング素子Ｑ_ＳＲを介して接続されたオフセットホールド用コンデンサＣ_ＬＲを備えている点などが相違する。ここにおいて、オフセットサンプリング用スイッチング素子Ｑ_ＳＲは、サンプリング用スイッチング素子Ｑ_SSと同じ仕様のＭＯＳトランジスタにより構成されており、実施形態１にて説明した上記制御手段によりオンオフ制御される。また、オフセットホールド用コンデンサＣ_ＬＲは、ホールド用コンデンサＣ_ＬＳと同じ仕様のＭＯＳコンデンサにより構成されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を適宜省略する。

以下、信号読み出し回路の動作例について図８に基づいて説明する。

図８において、（ａ）は上記制御手段から選択用スイッチング素子Ｑ_Ｓに与えられる制御信号（制御電圧）φ_Ｓを、（ｂ）は上記制御手段から第２のリセット用スイッチング素子Ｑ_Ｒ１に与えられる制御信号（制御電圧）φ_Ｒ１を、（ｃ）は上記制御手段から第１のリセット用スイッチング素子Ｑ_Ｒへ与えられる制御信号（制御電圧）φ_Ｒを、（ｄ）は上記制御手段からサンプリング用スイッチング素子Ｑ_ＳＲへ与えられる制御信号（制御電圧）φ_ＳＲを、（ｅ）は上記制御手段からサンプリング用スイッチング素子Ｑ_ＳＳへ与えられる制御信号（制御電圧）φ_ＳＳを、（ｆ）はホールド用コンデンサＣ_ＬＳの両端電圧Ｖoutを、それぞれ示している。

上記制御手段は、選択用スイッチング素子Ｑ_Ｓ、第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１、サンプリング用スイッチング素子Ｑ_ＳＳおよびオフセットサンプリング用スイッチング素子Ｑ_ＳＲそれぞれをオンとして第１のコンデンサＣ_１、第２のコンデンサＣ_２、ホールド用コンデンサＣ_ＬＳおよびオフセットホールド用コンデンサＣ_ＬＲそれぞれの残留電荷を放電させるリセットモードと、第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１およびオフセットサンプリング用スイッチング素子Ｑ_ＳＲをオフとしてホールド用コンデンサＣ_ＬＳに電荷を蓄積させるサンプリングモードと、サンプリング用スイッチング素子Ｑ_ＳＳをオフとしてホールド用コンデンサＣ_ＬＳの電圧を読み出し可能とする読み出しモードとを有している。

ここにおいて、リセットモードでは、選択用スイッチング素子Ｑ_Ｓ、第１のリセット用スイッチング素子Ｑ_Ｒ、第２のリセット用スイッチング素子Ｑ_Ｒ１、サンプリング用スイッチング素子Ｑ_ＳＳおよびオフセットサンプリング用スイッチング素子Ｑ_ＳＲをオンとしたリセット期間Ｔ１と、リセット期間Ｔ１の次に第１のリセット用スイッチング素子Ｑ_Ｒをオフとしてオフセットホールド用コンデンサＣ_ＬＲおよびホールド用コンデンサＣ_ＬＳに電荷を蓄積させるオフセット蓄積期間Ｔ２と、オフセット蓄積期間Ｔ２の次にオフセットサンプリング用スイッチング素子Ｑ_ＳＲをオフとしてオフセットホールド用コンデンサＣ_ＬＲの電圧を読み出し可能とするオフセット読み出し期間Ｔ３とが設けられている。

しかして、本実施形態の信号読み出し回路では、読み出しモードにより読み出したホールド用コンデンサＣ_ＬＳの電圧とオフセット読み出し期間Ｔ２に読み出したオフセットホールド用コンデンサＣ_ＬＲの電圧との差分をとることにより、リセットモードにおける雑音成分は固定電荷として振舞うため、オフセットの影響をキャンセルすることができ、固定パターン雑音を低減でき、Ｓ／Ｎ比を向上させることができる。

この場合の読み出しモードにおける雑音については、サンプルホールド回路５におけるオフセットホールド用コンデンサＣ_ＬＲに、演算増幅器ＯＰや第２のリセット用スイッチング素子Ｑ_Ｒ１による雑音成分がサンプリングされる。それらの雑音成分は演算増幅器ＯＰを雑音源とする雑音成分の入力換算雑音Ｖ_ni4と、第２のリセット用スイッチング素子Ｑ_Ｒ１のオン抵抗Ｒ_sによる入力換算雑音Ｖ_ni5とがあり、それぞれ下記数１９、数２０で表される。

ここで、例えば、Ｃ_ＬＳ＝１０ｐＦ、Ｒ_s＝１０ｋΩ、ξ＝１、ｇ_m＝４×１０^-6〔Ｓ〕とすれば、上記数１９、数２０から、Ｖ_ni4≒０．６４μＶrms、Ｖ_ni5≒０．１３μＶrmsとなる。このときの全入力換算雑音Ｖ_niは下記数２１で表される。

したがって、Ｖ_ni≒１．１２μＶrmsとなり、オフセットのキャンセル効果を得られる。

実施形態１における信号読み出し回路の回路図である。同上の動作説明図である。同上の信号読み出し回路の等価回路図である。同上の信号読み出し回路の雑音解析結果の説明図である。同上の信号読み出し回路の雑音解析結果の説明図である。同上における熱型赤外線イメージセンサの回路図である。実施形態２における信号読み出し回路の回路図である。同上の動作説明図である。

符号の説明

１サーモパイル
４積分器
５サンプルホールド回路
Ｒ_ｐ抵抗
Ｖｓ電圧源
Ｑ_Ｓ選択用スイッチング素子
ＯＰ演算増幅器
Ｃ_１第１のコンデンサ
Ｃ_２第２のコンデンサ
Ｑ_Ｒ第１のリセット用スイッチング素子
Ｑ_Ｒ１第２のリセット用スイッチング素子
Ｑ_ＳＳサンプリング用スイッチング素子
Ｑ_ＳＲオフセットサンプリング用スイッチング素子
Ｃ_ＬＳホールド用コンデンサ
Ｃ_ＬＲオフセットホールド用コンデンサ

Claims

赤外線の吸収による温度変化に応じたアナログ量の出力値を発生するサーモパイルの出力を増幅して読み出す信号読み出し回路であって、サーモパイルに直列に接続されサーモパイルの出力を読み出すか否かを選択する選択用スイッチング素子と、演算増幅器の反転入力端が第１のコンデンサを介して選択用スイッチング素子に直列接続されるとともに非反転入力端が仮想グラウンドと接続され且つ反転入力端と出力端との間に第２のコンデンサと第１のリセット用スイッチング素子との並列回路が接続され、選択用スイッチング素子と第１のコンデンサとの接続点と仮想グラウンドとの間に第２のリセット用スイッチング素子が接続されてなりサーモパイルの出力を増幅する積分器と、積分器の出力端と仮想グラウンドとの間にサンプリング用スイッチング素子を介して接続されたホールド用コンデンサと、各スイッチング素子をオンオフ制御する制御手段とを備え、演算増幅器のトランスコンダクタンスがサンプリング時間を満足できるトランスコンダクタンスの最小値に設定されてなることを特徴とする信号読み出し回路。
前記各スイッチング素子は、ＭＯＳトランジスタからなり、前記制御手段は、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子および前記サンプリング用スイッチング素子それぞれをオンとして前記第１のコンデンサ、前記第２のコンデンサおよび前記ホールド用コンデンサそれぞれの残留電荷を放電させるリセットモードと、前記第１のリセット用スイッチング素子および前記第２のリセット用スイッチング素子をオフとして前記ホールド用コンデンサに電荷を蓄積させるサンプリングモードと、前記サンプリング用スイッチング素子をオフとして前記ホールド用コンデンサの電圧を読み出し可能とする読み出しモードとを有し、リセットモードからサンプリングモードへ移行するにあたって前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子をオフさせる際、前記第１のリセット用スイッチング素子の制御電圧を連続的に低下させてオフさせた後に前記第２のリセット用スイッチング素子をオフさせることを特徴とする請求項１記載の信号読み出し回路。
前記積分器の出力端と前記仮想グラウンドとの間にオフセットサンプリング用スイッチング素子を介して接続されたオフセットホールド用コンデンサを備え、前記制御手段は、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子、前記サンプリング用スイッチング素子およびオフセットサンプリング用スイッチング素子それぞれをオンとして前記第１のコンデンサ、前記第２のコンデンサ、前記ホールド用コンデンサおよびオフセットホールド用コンデンサそれぞれの残留電荷を放電させるリセットモードと、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子およびオフセットサンプリング用スイッチング素子をオフとして前記ホールド用コンデンサに電荷を蓄積させるサンプリングモードと、前記サンプリング用スイッチング素子をオフとして前記ホールド用コンデンサの電圧を読み出し可能とする読み出しモードとを有し、リセットモードでは、前記選択用スイッチング素子、前記第１のリセット用スイッチング素子、前記第２のリセット用スイッチング素子、前記サンプリング用スイッチング素子およびオフセットサンプリング用スイッチング素子をオンとしたリセット期間と、リセット期間の次に前記第１のリセット用スイッチング素子をオフとしてオフセットホールド用コンデンサおよび前記ホールド用コンデンサに電荷を蓄積させるオフセット蓄積期間と、オフセット蓄積期間の次にオフセットサンプリング用スイッチング素子をオフとしてオフセットホールド用コンデンサの電圧を読み出し可能とするオフセット読み出し期間とが設けられていることを特徴とする請求項１記載の信号読み出し回路。