KR20030029491A - 반도체 기판에 형성되는 다층 인덕터 - Google Patents
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Abstract
반도체 기판 상에 복수의 평행한 제 1 금속 러너를 형성함으로써 적어도 3개의 금속층에 걸쳐 있는 박막 다층 하이 Q 인덕터(high Q inductor)가 형성된다. 복수의 제 1 및 제 2 수직 도전성 비아가 복수의 금속 러너의 각각의 단부와 전기적으로 접속하여 형성된다. 복수의 제 3 및 제 4 도전성 비아가 복수의 제 1 및 제 2 도전성 비아 상부에 형성되며, 복수의 제 2 금속 러너가 복수의 제 3 및 제 4 도전성 비아를 상호 접속하여 형성된다. 복수의 제 1 금속 러너는 평면이 교차하도록 복수의 제 2 금속 러너와는 다른 수직 평면에 위치한다. 따라서, 제 1 금속 러너의 한 단부는 제 1 및 제 3 수직 도전성 비아를 경유하여 제 2 금속 러너의 상부 배치 단부에 접속된다. 제 2 금속 러너의 다른 단부는 제 2 및 제 4 수직 도전성 비아를 경유하여 다음의 금속 러너에 접속되어, 일반적으로 나선형 형상을 갖는 연속적인 도전성 구조체를 형성한다.
Description
본 특허 출원은 2001년 6월 28일 출원된 미국 임시 특허 출원 제 60/301,285를 우선권으로 주장한다.
본 발명은 일반적으로 집적 회로 기판 상에 형성되는 인덕터에 관한 것이며, 보다 구체적으로는 집적 회로의 적어도 3개의 금속 층에 걸쳐 있는 외측 코어를 갖는 인덕터에 관한 것이다.
현재의 무선 통신의 발전 및 소형 무선 통신 기기의 요구는 라디오 통신 전자 기기의 최적화 및 소형화에 관한 상당한 성과를 초래하였다. 상기 기기의 능동 소자들(인덕터, 커패시터 및 변압기 등)은 기기 작동에 있어 중요한 기능을 담당하며, 따라서 이러한 소자들의 크기를 감소시키고 제조 효율을 향상시키기 위한 노력이 시도되고 있다.
전자 통신 기기의 성능에 있어 필수적인 기능을 담당하는 인덕터는, 일반적으로 자성 재료 또는 절연체로 구성된 코어를 둘러싸는 복수의 권선을 포함하는 전자기 소자이다. 자성 코어의 사용은 보다 높은 인덕턴스 값을 제공한다. 인덕턴스는 또한 코일 권선부의 수에 의해 실질적은 영향을 받으며, 구체적으로는 인덕턴스는 권선부의 수의 제곱에 비례한다. 인덕턴스 값은 또한 코어의 반경 및 다른 물리적 팩터에 의해 영향을 받는다. 종래의 인덕터는 나선(또한 솔레노이드 형상으로 칭함) 또는 토로이드로서 형성된다.
고주파 대역으로의 작동 통신 주파수의 연속적인 할당에 의해, 인덕터 손실은 증가된 에디 전류 및 표면 효과 손실에 기인하여 증가된다. 비교적 낮은 주파수에서 작동하는 기기에서의 사용을 위해, 인덕터는 소정의 능동 기기들을 사용함으로써 시뮬레이션될 수 있다. 그러나, 시뮬레이션된 인덕터는 고주파수에서는 실현되기가 매우 곤란하며, 유한 동적 범위를 가지며 작동 회로에 부가의 비의도 노이즈를 도입시킨다.
Q(또는 품질 팩터)가 인덕터의 중요한 성능 지수이다. Q는 유도 저항에 대한 유도 리액턴스의 비를 측정한다. 하이 Q 인덕터(high Q inductor)는 인덕터 전류가 입력 신호 주파수의 함수로서 도식화될 때, 인덕터가 공진하는 주파수를 표시하는 피크를 갖는 좁은 피크를 표시한다. 하이 Q 인덕터는 협대역폭에서 작동하는 주파수 의존 회로에서의 사용에 있어 특히 중요하다. Q 값은 인덕터 저항의 역함수이며, Q를 증가시키기 위해 저항을 최소화하는 것이 특히 중요하다.
대부분의 개인 통신 기기들은 실리콘 또는 갈륨-비소와 같은, 반도체 기술을 사용하여 제조된 집적 회로 능동 소자를 포함한다. 종래에는 소정의 집적 평면 인덕터(토로이달 또는 나선형 인덕터를 포함하는)가 실리콘 기반 집적 회로 제조 프로세스와의 호환성을 성취하도록 개발되었다. 그러나, 이러한 평면형 인덕터는 관심 작동 주파수에서의 높은 손실 및 낮은 Q 팩터의 단점이 있다. 이러한 손실 및 낮은 Q 팩터는 일반적으로 얇으며 비교적 높은 고유 저항 도전체의 사용에 의한 기생 커패시턴스 및 저항 손실에 의해 발생하는 유전 손실에 기인한다. 종래의 평면형 인덕터의 다른 단점은 반도체 기판 표면에 수직인 자기장 라인에 기인한다. 이러한 폐쇄 루프 자기장 라인은 인덕터의 상부, 측부 및 하부에 물질을 도입한다. 유전성 물질의 침투는 유도 손실을 증가시키며 인덕터의 Q 팩터를 감소시킨다. 또한, 인덕터가 실리콘으로 형성된 기초의 능동 전류 소자들로부터 상당한 거리만큼 이격되어 배치되지 않으면, 인덕터 자기장은 전류를 유도하고 따라서 기초의 능동 소자들의 작동을 중단시킨다.
집적 회로 능동 소자들이 점점 소형화되고 고속으로 작동함에 따라, 상호 접속 시스템은 기기 신호에 프로세싱 지연을 부가하지 않아야 한다. 종래의 알루미늄 상호 접속 금속화의 사용은 보다 긴 상호 접속부 및 보다 소형의 상호 접속 단면이 상호 접속 저항을 증가시키기 때문에 회로 작동 속도를 제한한다. 또한, 알루미늄 및 실리콘 표면 사이의 비교적 소형의 접촉 저항은 회로 소자의 수가 증가함에 따라 상당한 총 저항을 발생시킨다. 또한 비아 및 플러그에서의 높은 종횡비를 갖는 알루미늄을 증착하는 것이 곤란하며, 여기서 종횡비는 플러그 두께 대 직경의 비로서 정의된다.
이러한 단점들에 의해, 구리가 상호 접속부로서 선택되었는데, 이는 구리가 알루미늄 보다 양호한 도전체이며(알루미늄의 3.1μΩcm와 비교하여 1.7μΩcm의 저항을 가짐), 전자 이동(electromigration)에 덜 민감하며, 낮은 온도에서 증착 가능하며(따라서 기기 불순물 프로파일에 해로운 영향을 방지함), 높은 종횡비의 플러그의 플러그 재료로서 사용하기에 적합하기 때문이다. 구리 상호 접속부는 화학 기상 증착, 스퍼터링, 전기 도금 및 전해 도금에 의해 형성될 수 있다.
능동 기기 구리 상호 접속부를 형성하기 위한 한 기술은 다마신 프로세스(damascene process)이다. 트렌치가 표면 유전층에 형성되며, 그 후 구리 재료가 내부에 증착된다. 통상적으로 트렌치는 과충전되어, 표면을 재평탄화하기 위한 화학적 및 기계적 연마 단계가 요구된다. 이러한 프로세스는 우수한 치수 제어를 제공하는데, 이는 통상의 패턴 및 에칭 상호 접속 프로세스에서 발생하는 치수 편차를 배제하기 때문이다. 2중 다마신 프로세스는, 구리로부터 상호 접속 트렌치 및 기초 비아 모두를 동시에 형성하는, 다마신 프로세스의 확장 프로세스이다. 먼저, 플러그 비아 및 그 후 금속 트렌치가 형성된다. 차후의 금속 증착 단계는 비아 개구 및 트렌치 모두를 충전하여, 완전한 금속층을 형성한다. 화학적 및 기계적 연마 단계에서 상부면 또는 기판을 평탄화한다.
미국 특허 제 6,008,102호에는 종래의 다중 패터닝, 에칭 및 증착 단계에 의해 형성된 구리층을 사용하여 3차원 또는 나선형 인덕터를 형성하기 위한 한 프로세스가 개시되어 있다. 다중 상호 접속 비아는 트렌치의 형성 및 충전과는 개별의 단계에서 형성되어 금속으로 충전된다.
반도체 기판 상의 능동 기기들과 관련하는 인덕터의 제조에 있어서의 부가의 진보를 제공하기 위해, 집적 회로의 통상의 금속층 내에 이러한 인덕터를 형성하기 위한 구조 및 프로세스가 제공되며, 여기서 인덕터 코어 영역은 종래의 인덕터 보다 크며, 높은 인덕턴스 값 및 높은 Q 성능 지수를 제공한다. 또한, 본 발명에 따라 형성된 인덕터는 집적 회로의 비교적 콤팩트한 영역에서 바람직한 낮은 저항(따라서 높은 Q)을 갖는다. 이러한 인덕터를 형성하기 위한 한 기술은 2중 다마신 프로세스이다.
본 발명의 한 실시예에 따르면, 복수의 평행한 하부 도전성 스트립이, 능동 소자들이 미리 형성되어 있는 반도체 기판의 상부에 형성된다. 제 1 및 제 2 수직 도전성 비아 개구가 각각의 하부 도전성 스트립의 제 1 및 제 2 대향 에지 상부에 형성되며, 도전성 재료가 제 1 및 제 2 도전성 비아를 형성하도록 비아 개구 내에증착된다. 두 개의 부가의 비아 개구가 제 1 및 제 2 도전성 비아와 수직 정렬되어 형성되며 제 3 및 제 4 도전성 비아를 형성하도록 금속으로 충전된다. 다음, 복수의 상부 도전성 스트립이 형성되며, 상기 상부 도전성 스트립의 평면은, 하나의 상부 도전성 스트립의 제 1 에지가 하부 도전성 스트립의 제 1 에지 상에 위치하도록 하부 도전성 스트립의 평면을 교차하며, 두 개의 에지는 제 1 및 제 3 도전성 비아에 의해 상호 접속된다. 상부 도전성 스트립의 제 2 에지는 다음의 평행한 하부 도전성 스트립의 제 2 에지 상에 위치되며, 상기 에지들은 제 2 및 제 4 도전성 비아에 의해 전기적으로 접속된다. 따라서 인덕터는 나선형 개별 권선을 갖는다.
본 발명의 다른 실시예에 따르면, 복수의 평행한 하부 다마신 트렌치 또는 윈도우가 존재하는 기판의 상부에 위치한 유전층의 제 1 다층 스택에 형성된다. 트렌치는 구리로 충전된다. 두 개의 수직 도전성 비아가 각각의 하부 다마신 트렌치의 각각의 에지와 전기적으로 접속하여 형성되며 구리가 내부에 증착된다. 다음, 2중 다마신 프로세스에 따라, 부가의 복수의 비아와 상부 트렌치가 제 1 스택 상부에 위치한 절연층의 제 2 다층 스택에 형성된다. 하부 다마신 트렌치의 수직 평면은 상부 다마신 트렌치의 수직 평면과 교차한다. 상부 트렌치의 각각과 관련된 한 쌍의 비아가, 하부 트렌치에 접속되어 있는 미리 형성된 비아와 수직으로 정렬된다. 부가의 복수의 비아 및 상부 트렌치는, 적합하게는 전기 도금에 의해 구리로 충전되며, 다음 표면은 화학적 및 기계적 연마 단계가 수행된다. 하부 및 상부 다마신 트렌치의 평면은 교차하며, 도전성 비아에 의해 상호 접속된 하부 및 상부 다마신 트렌치의 나선형 연속부가 형성된다.
본 발명은 본 발명의 상세한 설명 및 첨부 도면에 기초하여 고려할 때 보다 용이하게 이해할 수 있으며 부가의 장점 및 용도가 더욱 명백해질 것이다.
도 1 내지 도 9는 순차적인 제조 단계 중의 본 발명의 실시예들에 따른 인덕터 구조체의 단면도.
도 10 내지 도 12는 본 발명의 사상에 따라 형성된 대안의 인덕터 구조체의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
20 : 배리어층22 : 절연층
24 : 하드 마스크층30 : 트렌치
34 : 금속-1 러너48 : 에칭 중단층
60, 62 : 비아 개구92, 94, 96 : 도전성 비아
112 : 유전층132 : 도전성 구조체
도면에 있어서, 통상의 실시예 따르면, 다수의 설명된 기기 특징부들은 실제 척도로 도시되지 않았으며, 본 발명과 관련된 특정 특징부들을 강조하기 위해 도시되었다. 도면 부호들은 도면 및 명세서에 걸쳐 유사한 부재들을 나타낸다.
본 발명에 따라 인덕터를 형성하는 한 프로세스는, 통상적으로 복수의 능동 소자들을 포함하는 존재하는 집적 회로 기판 상부에 복수의 절연층이 형성되어 있는 도 1에 도시한 바와 같이 개시된다. 통상적으로, 종래의 제조 프로세스의 이 시점에서, 금속 상호 접속층이 능동 기기 영역에 형성되지 않으며, 능동 기기 영역으로의 접근을 얻기 위한 비아 또는 윈도우만이 형성되어 있다. 배리어층(20)이 반도체 기판의 표면 상에 위치되며, 적합하게는 탄탈, 탄탈 니트라이드, 티타늄 또는 티타늄 니트라이드로 형성된다. 다음, 적합하게는 비교적 낮은 유전 상수 재료로 형성된 절연층(22)이 배리어층(20) 상부에 형성된다. 저유전성 이산화 실리콘, 블랙 다이아몬드 및 코랄(coral)이 절연층(22)에 있어 적합한 재료이다. 이산화 실리콘의 상대 유전 상수는 약 3.9이다. 따라서, 낮은 상대 유전 상수는 일반적으로 약 3.0 미만으로 고려된다. 낮은 유전 상수 재료는 층간 커패시턴스를 감소시키며, 따라서 신호들 사이의 전위 누화를 감소시키지만, 다른 실시예에서는 종래의 이산화 실리콘이 사용될 수 있다. 배리어층(20) 및 절연층(22)은 화학 기상 증착에 의해 형성될 수 있다.
절연층(22)의 상부에 위치되는 층(24)은 이산화 실리콘의 하드 마스크를 포함한다. 하드 마스크의 하부에 층 또는 층들을 에칭하기 위해, 포토레지스트 재료가 하드 마스크 상부에 적용되며, 포토레지스트는 패터닝되며, 다음 패턴은 포토레지스트로부터 하드 마스크로 전사된다. 포토레지스트는 제거되며, 하드 마스크 패턴을 사용하여 에칭 작업이 수행된다. 이러한 프로세스는 에칭된 특징부들의 양호한 치수 제어를 유리하게 제공한다. 하드 마스크 대신에, 통상적인 포토레지스트 패터닝 및 에칭 작업이 사용될 수 있다. 어떤 경우든, 도 2에 도시한 바와 같이, 윈도우 또는 트렌치(30)가 적절한 에칭제를 사용하여 절연층(22) 및 하드 마스크층(24)에 형성된다. 다음, 트렌치(30)의 하부의 배리어층(20)의 노출 영역은 에칭에 의해 제거된다. 평면도에서, 트렌치(30)는 원형 또는 타원형이다. 일반적으로, 패터닝 및 에칭 작업은 첨예한 코너를 갖는 구조 형상의 형성을 허용하지 않으며, 따라서 상부로부터 볼 때, 윈도우 및 트렌치는 통상 원형, 타원형이며, 또는 비교적 직선형 에지들 및 상기 에지들 사이에 둥근 코너들을 갖는다.
도 3을 참조하면, 배리어 및 시드층(32)이 증착된다. 통상적으로, 이는 두 개의 단계에서 성취된다. 먼저, 배리어 재료가 트렌치(30) 내로 스퍼터링된다. 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드가 배리어층에 적절한 재료이다. 다음, 얇은 구리 시드층이 적합하게는 스퍼터링에 의해 증착된다. 시드층은 전기 도금 구리에 대한 개시층으로서 필요하다. 배리어 재료 및 배리어의 시드 재료와 시드층(32) 모두는 또한 종래의 화학 기상 증착 및 전기 도금 프로세스에 의해 증착될 수 있다. 금속-1 러너층(34)이 적합하게는 구리를 전기 도금함으로써 형성된다. 전기 도금은 비교적 적은 비용으로 낮은 온도에서 수행될 수 있기 때문에 특히 유리하다. 저온 증착 특징은 반도체 기판의 능동 영역에서의 불순물 프로파일의 변경을 방지하기 때문에 유리하다. 다음, 기판은 금속-1 러너(34) 내부를 제외한 모든 영역으로부터 전기 도금 구리를 제거하기 위해 화학 기계적으로 연마된다. 절연층 내에 구리층을 증착하기 위한 이러한 프로세스는 다마신 프로세스로서 공지되어 있다. 이는 비아 및 상호 접속부가 두 개의 개별 단계에서 형성되는 종래의 금속 패터닝 및 에칭 프로세스에서 유발되는 편차를 배제하기 때문에 우수한 치수 제어를 제공한다. 다마신 및 2중 다마신 프로세스의 부가의 상세는 본원에 참조로서 관련되어 있는 하기의 참조 문헌들: C.K. Hu 등의 Proceedings MRS Symposium on VLSI, 제 5 권, 369 페이지(1990); B. Luther 등의 Proceedings VMIC, 제 10 권, 15 페이지(1994); D. Edelstein의 Proceedings ECS Mtg., 제 96-2 권, 335 페이지(1996)에 상세히 설명되어 있다.
소정의 회로 구조에 있어서, 금속-1 러너(34)를 기판의 기초 능동 기기 영역에 접속시킬 필요가 있다. 예를 들면, 금속-1 러너의 한 단부는 회로의 다른 소자에 대한 접속을 위한 인덕터 터미널로서 기능할 수 있다. 이는 금속-1 러너의 한 단부를 기초 기기 영역에 접속하는 비아 개구를 먼저 형성함으로써 2중 다마신 프로세스에 의해 성취될 수 있다. 제 2 단계에서는 트렌치(30)를 형성하며, 제 3 단계에서는 도전성 비아 및 금속-1 러너(34)를 형성하도록 비아 개구 및 트렌치(30)를 동시에 충전한다. 이러한 기술에 의해, 금속-1 러너(34)는 기초 기기 영역에접속된다. 도전성 비아는 또한 종래의 프로세스에 의해 형성될 수 있으며, 다음 금속-1 러너(34)가 그와 전기적으로 접촉하여 형성된다.
도 4에 도시한 바와 같이, 금속-1 러너(34)의 상부 및 층들(20, 22, 24)의 인접 영역들에 4층 스택이 형성된다. 먼저, 배리어층(40)(적합하게는, 티타늄 니트라이드인)이 도시한 바와 같이 증착된다. 적합하게는 비교적 낮은 유전 상수를 갖는 절연층(42)이 배리어층(40) 상부에 형성되며 낮은 유전 상수의 이산화 실리콘, 블랙 다이아몬드 또는 코랄을 포함한다. 낮은 유전 상수 재료의 사용은 층간 커패시턴스 및 따라서 층간 누화를 감소시키는데 유리하지만, 절연층(42)이 저유전성 재료를 포함해야 할 필요는 없다. 예를 들면 실리콘 니트라이드로 형성된 에칭 중단층(48)이 절연층(42)의 상부에 형성된다. 적합하게는 낮은 유전 상수를 갖는 다른 절연층(50)이 에칭 중단층(48)의 상부에 형성된다. 하드 마스크층(52)이 절연층(50)의 상부에 형성된다. 상술한 바와 같이, 종래의 포토레지스트 및 마스킹 재료가 하드 마스크층(52) 대신에 사용될 수 있다.
도 5를 참조하면, 하드 마스크층(52)을 사용하는 마스킹 작업은, 배리어층(40)으로 하향으로 연장하는, 비아 개구(60, 62)가 형성되어 있는 영역을 규정한다. 비아 개구(60, 62)을 통해 노출된 배리어층(40)의 영역은 에칭에 의해 제거된다. 제조 프로세스의 이 시점에서, 기초의 기기 영역과의 금속-2층 상호 접속부가 요구되는 집적 회로의 다른 영역이 존재할 수 있으며, 따라서 이러한 상호 접속부는 비아 개구(60, 62)가 형성될 때 패터닝 및 에칭된다. 이 시점에서, 도 5에 도시한 바와 같은 금속-1 러너(34)는 반도체 기판의 전방면에 평행하게 배향될수 있으며(이는 반드시 요구되는 것은 아니다), 따라서 비아 개구(60)(및 하기에 설명하는 바와 같은 그 상부에 구성된 모든 소자들) 및 비아 개구(62)(및 그 상부에 형성된 모든 소자들)는 동일한 수직 평면에 위치한다. 도 10을 참조하라.
도 6에 도시한 바와 같이, 배리어 및 시드층(64)이 비아 개구(60, 62) 내에 증착된다. 프로세스 및 재료들은 도 3의 배리어 및 시드층(32)과 관련하여 설명한 것과 동일하다. 다음, 구리가 비아 개구(60, 62) 내에 적합하게 전기 도금되며, 그 후 화학적 및 기계적 연마 작업에 의해 상부 표면을 평탄화한다. 이 시점에서, 비아 개구(60, 62)의 하부 부분의 구리 영역은 도전성 비아(65, 66)로서 칭한다. 비아 개구(60, 62)의 상부 영역에서의 구리 재료는 금속-2 비아층(67, 68)으로서 칭한다.
도 7에 도시한 바와 같이, 존재하는 층들 상부에 다층 스택이 형성되며, 적합하게는 개별층의 재료는 도 4와 관련하여 설명한 다층 스택에 사용된 재료들과 동일하다. 특히, 형성된 층들은, 순차적으로, 배리어층(70), 절연층(72)(적합하게는, 낮은 유전 상수를 갖는 재료를 포함하는), 에칭 중단층(74), 절연층(76)(또한 적합하게는, 낮은 유전 상수 재료를 포함하는), 및 하드 마스크층(78)을 포함한다. 비아 개구(84, 86)는 표면을 패터닝 및 에칭하기 위한 하드 마스크층(78)을 사용하여 내부에 형성된다. 비아 개구(84, 86) 내의 배리어층(70)의 노출 영역은 제거된다. 이 시점에서, 금속-2 비아층(67, 68)의 상부면은 각각 비아 개구(84, 86)와 정렬된다. 다음, 트렌치(100)가 도 8에 도시한 바와 같이 기판에 형성된다. 트렌치(100)는 에칭 중단층(74)으로 하향으로 연장된다. 적합한 실시예에서, 에칭 중단층(74)에서 에칭 프로세스를 효과적으로 중단하기 위해, 에칭 프로세스는 재료로부터 에칭되는 부산물을 분석하기 위해 모니터링된다. 이 경우, 에칭 중단층(74)의 재료가 검출되면, 에칭 프로세스가 종료된다. 그 결과, 트렌치(100)는 에칭 중단층(74)까지만 하향으로 연장된다. 트렌치(100)는 금속-1 러너(34)와 동일 평면에 있지 않다는 것을 주목해야 한다. 대신에, 트렌치(100)의 단부(101)는 도 8의 전방에 있으며, 단부(102)는 후방에 있다. 이러한 배향은 도 10의 평면도에 명확하게 도시되어 있다. 따라서, 트렌치(100)에 이후에 형성되는 도전성 재료는, 하기에 설명하는 바와 같이, 두 개의 연속적인 금속-1 러너를 상호 접속한다.
도 9에 도시한 바와 같이, 배리어 및 시드층(104)이, 절연층 내로의 구리의 확산을 제한하고 이후의 구리 전기 도금 프로세스를 위한 시드 재료를 제공하기 위해 증착된다. 에칭 중단층(74)이 배리어 용도로서 기능하기 때문에, 트렌치(100)의 하부면을 따라 배리어층을 반드시 형성할 필요는 없으며, 도금 시드층이 요구되지 않는데, 이는 구리가 제 3 레벨 비아(84, 86)의 측벽으로부터 측방향으로 전기 도금될 수 있기 때문이다. 다음, 구리는 도 9에 도시한 바와 같이 증착되거나, 적합하게는 전기 도금되어, 비아 개구(84, 86)를 충전하여, 도전성 비아(106, 107), 금속-3 비아층(108, 109) 및 금속-3 러너(110)를 그 사이에 형성한다. 다음, 상기 구조체는 화학 기계적으로 연마되어 비의도 영역으로부터 구리를 제거하고 상부면을 평탄화한다.
상술한 바와 같이, 금속-3 러너(108)는 금속-1 러너(34)와 동일한 수직 평면에 위치하지 않는다. 또한, 상호 접속 구조체가 Z형 구조체를 형성하는, 도 10의평면도에 도시한 바와 같이 상호 접속된 복수의 평행 배향된 금속-1 러너(34)와 금속-3 러너(108)가 존재한다. 본 실시예에서, 금속-1 러너(34)는 I 형상이며 상부로부터 금속-1 러너(34)와 금속-3 러너(108)의 조합체는 문자 "Z"와 유사하다. 따라서, 금속-3 러너(108)는, 수직 도전성 스택(120){도전성 비아(66), 금속-2 비아층(68), 도전성 비아(107) 및 금속-3 비아층(109)을 포함하는} 및 수직 도전성 스택(122){도전성 비아(65), 금속-2 비아층(67), 도전성 비아(106) 및 금속-3 비아층(108)을 포함하는}를 경유하여 연속적인 금속-1 러너(34)에 접속된 상호 접속 구조체로서 기능한다. 다른 실시예에서, 금속-1 러너(34) 및 금속-3 러너(108)는 연속적인 도전성 구조체를 형성하기 위해 교번적인 지그재그 패턴으로 상호 접속된다. 도 11을 참조하라.
도 12의 실시예에서, 금속-1 러너(34)는 L 형상이며, 도전성 비아(66), 금속-2 비아층(68), 도전성 비아(107) 및 금속-3 비아층(109)을 포함하는, 수직 도전성 스택(120)을 경유하여 금속-3 러너(108)에 접촉하도록 후방으로 연장되는 짧은 레그를 갖는다. 금속-3 러너(108)는 또한 도시한 바와 같이 L 형상이며, 도전성 비아(65), 금속-2 비아층(67), 도전성 비아(106) 및 금속-3 비아층(108)을 포함하는, 전기 도전성 스택(122)을 경유하여 인접 금속-1 러너(34)에 전기적으로 접속되는 짧은 레그를 갖는다.
본원의 도면 및 명세서는 집적 회로의 금속-1 및 금속-3 층의 인덕터의 하부 및 상부 금속층의 배치를 도시하였지만, 본 발명의 특징은, 인덕터가 다른 금속층들에 걸치도록, 예를 들면 권선의 하부 세그먼트가 금속-2 층 내에 배치되고 권선의 상부 세그먼트가 금속-4층 또는 금속 5-층 내에 배치될 수 있도록 적용될 수 있다. 상이한 금속층들 및 상이한 수의 금속층들이 걸쳐 있는 다른 실시예들이 본 발명의 범주 내에 고려된다. 또한, 한 실시예에서는, 본 발명에 따른 인덕터는 다마신 프로세스를 사용하여 형성되었지만, 본 발명은 이 기술에 한정되는 것은 아니다.
본 발명에 따른 인덕터의 형성은 다마신 프로세스를 사용하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니다. 인덕터는 또한, 상부 및 하부 권선 세그먼트를 형성하는 금속층이 적어도 3개의 금속층에 걸쳐 있는 수직 비아에 의해 상호 접속된, 즉 적어도 하나의 금속층은 상부 또는 하부 권선 세그먼트를 형성하는데 사용되지 않는, 종래의 금속 증착 및 에칭 작업을 사용하여 형성될 수 있다.
유사하게, 본 발명의 사상에 따라 형성된 다층 인덕터는 통상의 CMOS 백플로우(즉, 상호 접속) 처리와 호환 가능하며, CMOS 기기를 제조하는 프로세스 중에 임의의 부가의 마스킹 단계를 필요로 하지 않는다. 도전성 구조체는 구리로 형성되기 때문에, 최종 도전체는 알루미늄으로 형성된 도전체 보다 비교적 낮은 저항을 가지며, 따라서 높은 Q를 갖는다. 보다 큰 인덕터 단면적은 기판의 상이한 레벨에서의 금속층의 사용을 야기하며(예를 들면, 금속-1 내지 금속-3 또는 금속-3 내지 금속-5) 보다 높은 인덕턴스 값을 발생시킨다. 상술한 프로세싱 단계에서 설명한 바와 같이, 인덕터는 다른 능동 소자들과의 온-칩형 또는 공통 기판 상에 구성된 다중 모듈 디바이스의 부분으로서 매우 일체화 가능하다. 인덕터 구조체의 낮은 도전성 재료의 사용은 에디 전류 손실을 감소시킨다. 또한, 자기 회로 라인은 콤팩트 인덕터 구조체에 의해 더욱 집중되며, 따라서, 인덕턴스는 증가하며 집적 회로의 근접 영역 상의 영향이 감소된다.
반도체 기판 상에 박막 다층의 하이 Q 인덕터를 형성하는데 유용한 구조 및 프로세스를 설명하였다. 본 발명의 특정 적용을 설명하였지만, 본원에 개시된 원리는 본 발명을 다양한 방식 및 다양한 회로 구조체에 실시하기 위한 기초를 제공한다. 변압기 권선을 형성하기 위한 임의의 두 개의 금속층의 사용을 포함하는 다수의 변형예가 본 발명의 범주 내에서 가능하다. 본 발명은 하기의 청구범위에 의해서만 한정된다.
본 발명에 따르면, 인덕터 코어 영역은 종래의 인덕터 보다 크며, 높은 인덕턴스 값 및 높은 Q 성능 지수를 제공한다. 또한, 본 발명에 따라 형성된 인덕터는 집적 회로의 비교적 콤팩트한 영역에서 바람직한 낮은 저항(따라서 높은 Q)을 갖는다.
Claims (35)
- 집적 회로 구조체 형성 방법에 있어서,내부에 상부면을 갖는 반도체 기판을 형성하는 단계와,상기 상부면의 상부에 다중 도전체층을 형성하는 단계, 및나선형 인덕터 구조체를 형성하기 위해 두 개의 도전체층을 상호 접속하는 단계를 포함하며,상기 두 개의 상호 접속된 도전체층 사이에는 적어도 하나의 비접속 도전체층이 존재하는 집적 회로 구조체 형성 방법.
- 제 1 항에 있어서, 상기 상호 접속된 두 개의 도전체층은 복수의 상부 및 하부 도전성 스트립을 포함하며, 상기 복수의 상부 및 하부 도전성 스트립은 교차하는 수직 평면에 위치하며, 상기 복수의 상부 도전성 스트립 중 제 1 도전성 스트립의 제 1 단부는 상기 복수의 하부 도전성 스트립 중 제 1 도전성 스트립의 제 1 단부 상부에 위치하며, 상기 복수의 상부 도전성 스트립 중 제 1 도전성 스트립의 제 2 단부는 상기 복수의 하부 도전성 스트립 중 제 2 도전성 스트립의 제 1 단부 상부에 위치하며,상기 복수의 상부 도전성 스트립 중 제 1 도전성 스트립의 제 1 단부와 상기 복수의 하부 도전성 스트립 중 제 1 도전성 스트립의 제 1 단부를 상호 접속하기 위한 제 1 수직 도전성 비아를 형성하는 단계를 또한 포함하며,상기 복수의 상부 도전성 스트립 중 제 1 도전성 스트립의 제 2 단부와 상기 복수의 하부 도전성 스트립 중 제 2 도전성 스트립의 제 1 단부를 상호 접속하기 위한 제 2 수직 도전성 비아를 형성하는 단계를 또한 포함하는 방법.
- 제 1 항에 있어서, 상기 두 개의 상호 접속 도전체층 중 하나는 상기 집적 회로 구조체의 제 1 금속층에 형성되며, 상기 두 개의 상호 접속 도전체층의 다른 하나는 상기 집적 회로 구조체의 적어도 제 3 금속층에 형성되는 방법.
- 제 3 항에 있어서, 상기 제 1 금속층의 도전체층의 한 단부는, 상기 집적 회로 구조체의 제 1 금속층으로부터 제 2 금속층으로 연장하는 제 1 도전성 비아를 구비하며 상기 적어도 제 3 금속층에 형성된 도전체층에 도달하기 위해 상기 제 1 도전성 비아와 각각 수직 정렬되는 부가의 도전성 비아들을 또한 구비하는, 적어도 제 3 금속층의 상부 배치 도전체층에 상호 접속되는 방법.
- 반도체 기판 내에 다층 인덕터를 형성하는 방법에 있어서,반도체 기판을 제공하는 단계와,상기 반도체 기판의 상부에 제 1 절연층을 형성하는 단계와,상기 제 1 절연층에 복수의 평행한 제 1 레벨 금속 러너를 형성하는 단계와,상기 제 1 절연층의 상부에 제 2 절연층을 형성하는 단계와,상기 제 2 절연층 내에 복수의 제 1 및 제 2 도전성 비아를 형성하는 단계와,상기 제 2 절연층의 상부에 적어도 제 3 절연층을 형성하는 단계와,상기 적어도 제 3 절연층 내에 복수의 제 3 및 제 4 도전성 비아를 형성하는 단계, 및그 상단부에서 상기 복수의 제 3 및 제 4 도전성 비아를 상호 접속하는 복수의 평행한 제 2 레벨 금속 러너를 형성하는 단계를 포함하며,그 하단부에서, 상기 복수의 제 1 및 제 2 도전성 비아 각각은 상기 복수의 제 1 레벨 금속 러너의 각각의 제 1 단부 세그먼트 및 제 2 단부 세그먼트와 전기적으로 접촉하며, 상기 복수의 제 3 및 제 4 도전성 비아 각각은 상기 복수의 제 1 및 제 2 도전성 비아 중 하나와 각각 수직 정렬되어 전기적으로 접촉하며,상기 복수의 제 1 레벨 금속 러너의 각각을 포함하는 수직 평면은 상기 복수의 제 2 레벨 금속 러너의 각각을 포함하는 수직 평면과 교차하며, 상기 복수의 제 2 레벨 금속 러너의 각각은 상기 제 1 및 제 3 도전성 비아 및 제 2 및 제 4 도전성 비아를 경유하여 연속적인 제 1 레벨 금속 러너를 상호 접속시키는, 반도체 기판 내에 다층 인덕터를 형성하는 방법.
- 반도체 기판 내에 다층 인덕터를 형성하는 방법에 있어서,반도체 기판을 제공하는 단계와,상기 반도체 기판의 상부에 절연층의 제 1 스택을 형성하는 단계와,상기 절연층의 제 1 스택의 하나 이상의 층 내에 복수의 평행한 제 1 트렌치를 형성하는 단계와,복수의 제 1 레벨 금속 러너를 형성하기 위해 상기 복수의 제 1 트렌치의 각각 내에 도전성 재료를 형성하는 단계와,상기 절연층의 제 1 스택의 상부에 위치하는 절연층의 제 2 스택을 형성하는 단계와,상기 제 2 절연층의 제 2 스택 내에 복수의 제 1 및 제 2 도전성 비아를 형성하는 단계와,상기 절연층의 제 2 스택의 상부에 위치하는 절연층의 제 3 스택을 형성하는 단계와,상기 절연층의 제 3 스택 내에 복수의 제 3 및 제 4 비아 개구를 형성하는 단계와,상기 절연층의 제 3 스택의 소정의 수의 층 내에 복수의 평행한 제 2 트렌치를 형성하는 단계, 및복수의 제 3 및 제 4 도전성 비아 및 그와 전기적으로 접촉하는 복수의 제 2 레벨 금속 러너를 형성하기 위해 상기 복수의 제 3 및 제 4 비아 개구 및 상기 제 2 트렌치 내에 도전성 재료를 형성하는 단계를 포함하며,그 하단부에서, 상기 복수의 제 1 및 제 2 도전성 비아의 각각은 상기 복수의 제 1 레벨 금속 러너의 각각의 제 1 단부 세그먼트 및 제 2 단부 세그먼트와 각각 전기적으로 접촉하며, 상기 복수의 제 3 및 제 4 비아 개구의 각각은 상기 복수의 제 1 및 제 2 도전성 비아의 각각과 수직으로 정렬되며, 상기 복수의 제 2 트렌치의 각각의 제 1 단부 세그먼트 및 제 2 단부 세그먼트는 상기 복수의 제 3 비아 개구 및 제 4 비아 개구와 각각 정렬되며, 상기 복수의 제 3 및 제 4 도전성 비아의 각각은 상기 복수의 제 1 및 제 2 도전성 비아 중 하나와 각각 전기적으로 접촉하며,상기 복수의 제 1 레벨 금속 러너의 각각을 포함하는 수직 평면은 상기 복수의 제 2 레벨 금속 러너의 각각을 포함하는 수직 평면과 교차하며, 상기 복수의 제 2 레벨 금속 러너의 각각은 상기 제 1 및 제 3 도전성 비아 및 제 2 및 제 4 도전성 비아를 경유하여 연속적인 제 1 레벨 금속 러너를 상호 접속시키는, 반도체 기판 내에 다층 인덕터를 형성하는 방법.
- 제 6 항에 있어서, 상기 제 1 절연 스택은 하부 배리어층 및 중간 유전층을 포함하는 방법.
- 제 7 항에 있어서, 상기 배리어층의 재료는 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드로부터 선택되는 방법.
- 제 7 항에 있어서, 상기 중간 유전층의 재료는 3.0 미만의 상대 유전 상수를 갖는 재료를 포함하는 방법.
- 제 7 항에 있어서, 상기 중간층의 재료는 이산화 실리콘을 포함하는 방법.
- 제 7 항에 있어서, 상기 제 1 절연 스택은 상기 중간 유전층 상부에 위치하는 하드 마스크층을 또한 포함하며, 상기 복수의 제 1 트렌치는 상기 하드 마스크를 통한 패터닝 및 에칭에 의해 형성되는 방법.
- 제 6 항에 있어서, 상기 절연층의 제 1 스택 상부에 포토레지스트층을 형성하는 단계를 또한 포함하며,상기 복수의 제 1 트렌치는 상기 포토레지스트층을 통한 패터닝 및 에칭에 의해 형성되는 방법.
- 제 6 항에 있어서, 상기 복수의 제 1 레벨 금속 러너를 형성하는 단계는,상기 복수의 제 1 트렌치의 각각의 내부면을 따라 배리어층을 형성하는 단계와,상기 배리어층에 인접하여 시드층을 형성하는 단계와,상기 복수의 제 1 트렌치의 각각에 금속을 전기 도금하는 단계, 및상기 기판의 상부면을 평탄화하는 단계를 또한 포함하는 방법.
- 제 13 항에 있어서, 상기 배리어층의 재료는 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드로부터 선택되며, 상기 배리어층은 화학 기상 증착에 의해 형성되는 방법.
- 제 13 항에 있어서, 상기 시드층의 재료는 구리를 포함하며, 상기 시드층은 화학 기상 증착에 의해 형성되는 방법.
- 제 13 항에 있어서, 상기 금속은 구리를 포함하는 방법.
- 제 6 항에 있어서, 상기 제 2 및 제 3 절연 스택은,하부 배리어층과,상기 하부 배리어층 상부에 위치하는 제 1 유전층과,상기 제 1 유전층 상부에 위치하는 에칭 중단층, 및상기 에칭 중단층 상부에 위치하는 제 2 유전층을 포함하는 방법.
- 제 17 항에 있어서, 상기 하부 배리어층의 재료는 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드로부터 선택되는 방법.
- 제 17 항에 있어서, 상기 제 1 및 제 2 유전층의 재료는 3.0 미만의 상대 유전 상수를 갖는 재료를 포함하는 방법.
- 제 17 항에 있어서, 상기 제 1 및 제 2 유전층의 재료는 이산화 실리콘을 포함하는 방법.
- 제 17 항에 있어서, 상기 제 2 및 제 3 절연 스택은 상기 제 2 유전층 상부에 위치한 하드 마스크층을 또한 포함하며,상기 제 2 및 제 3 트렌치는 상기 하드 마스크층을 통한 패터닝 및 에칭에 의해 형성되는 방법.
- 제 17 항에 있어서, 상기 제 2 및 제 3 절연 스택은 상기 제 2 유전층 상부에 위치한 포토레지스트층을 또한 포함하며,상기 제 2 및 제 3 트렌치는 상기 포토레지스트층을 통한 패터닝 및 에칭에 의해 형성되는 방법.
- 제 17 항에 있어서, 상기 절연층의 제 3 스택의 소정의 수의 층은 제 2 유전층을 포함하는 방법.
- 제 6 항에 있어서, 상기 복수의 제 1 및 제 2 도전성 비아를 형성하는 단계는,상기 절연층의 제 2 스택 상부에 마스크층을 형성하는 단계와,복수의 제 1 및 제 2 비아 개구를 형성하기 위해 상기 마스크층을 패터닝 및 에칭하는 단계와,상기 복수의 제 1 및 제 2 비아 개구 내에 배리어층을 형성하는 단계와,상기 배리어층 상부에 시드층을 형성하는 단계와,상기 복수의 제 1 및 제 2 비아 개구의 각각에 금속을 전기 도금하는 단계, 및상기 기판의 상부면을 평탄화하는 단계를 또한 포함하는 방법.
- 제 24 항에 있어서, 상기 배리어층의 재료는 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드로부터 선택되며, 상기 배리어층은 화학 기상 증착에 의해 형성되는 방법.
- 제 24 항에 있어서, 상기 시드층의 재료는 구리를 포함하며, 상기 시드층은 화학 기상 증착에 의해 형성되는 방법.
- 제 6 항에 있어서, 상기 복수의 제 3 및 제 4 비아 개구 및 제 2 트렌치 내에 도전성 재료를 형성하는 단계는,상기 복수의 제 3 및 제 4 비아 개구 및 상기 제 2 트렌치의 각각 내에 배리어층을 형성하는 단계와,상기 배리어층 상부에 위치하는 시드층을 형성하는 단계와,상기 복수의 제 3 및 제 4 비아 개구 및 상기 제 2 트렌치의 각각에 금속을 전기 도금하는 단계, 및상기 기판의 상부면을 평탄화하는 단계를 또한 포함하는 방법.
- 제 27 항에 있어서, 상기 배리어층의 재료는 탄탈, 탄탈 니트라이드, 티타늄 및 티타늄 니트라이드로부터 선택되며, 상기 배리어층은 화학 기상 증착에 의해 형성되는 방법.
- 제 27 항에 있어서, 상기 시드층의 재료는 구리를 포함하며, 상기 시드층은 화학 기상 증착에 의해 형성되는 방법.
- 제 6 항에 있어서, 상기 복수의 제 1 레벨 금속 러너 및 제 2 레벨 금속 러너의 각각은 인덕터의 평면도에서 볼 때 L 형상 구조체를 포함하며, 상기 L 형상 구조체는 짧은 레그 세그먼트 및 기다란 레그 세그먼트를 포함하는 방법.
- 제 30 항에 있어서, 상기 복수의 제 1 레벨 금속 러너 중 하나의 짧은 레그 세그먼트는 상기 제 1, 제 2, 제 3 및 제 4 도전성 비아의 하나 이상에 의해 상기 복수의 제 2 레벨 금속 러너 중 인접한 하나의 기다란 레그 세그먼트에 전기적으로 접속되는 방법.
- 제 6 항에 있어서, 상기 복수의 제 1 레벨 금속 러너 중 하나를 포함하는 평면과 상기 제 2 레벨 금속 러너 중 하나를 포함하는 평면은 예각으로 교차하는 방법.
- 제 6 항에 있어서, 상기 복수의 상호 접속 제 1 레벨 금속 러너 및 제 2 레벨 금속 러너는 0이 아닌 인덕턴스를 갖는 도전성 나선형 구조체를 형성하는 방법.
- 반도체 기판과,상기 반도체 기판 상부에 위치하는 복수의 제 1 도전성 스트립과,상기 복수의 제 1 도전성 스트립의 각각의 제 1 단부와 전기적으로 접속하는 도전성 비아의 제 1 스택과,상기 복수의 제 2 도전성 스트립의 각각의 제 2 단부와 전기적으로 접속하는 도전성 비아의 제 2 스택, 및상기 도전성 비아의 제 1 스택의 최상부 비아와 전기적으로 접속하는 제 1 단부 및 상기 도전성 비아의 제 2 스택의 최상부 비아와 전기적으로 접속하는 제 2 단부를 구비하는 복수의 제 2 도전성 스트립을 포함하며,상기 복수의 제 2 도전성 스트립 중 하나는 두 개의 연속적인 제 1 도전성 스트립을 상호 접속시키기 위해 상기 연속적인 제 1 도전성 스트립 사이에 배치되는 집적 회로 구조체.
- 복수의 절연층 및 그 사이에 복수의 도전층을 갖는 반도체 기판과,러너 도전성 부분, 및수직 도전성 부분을 포함하며,상기 반도체 기판의 하부 도전층에는 하부 러너 부분이 형성되며,상기 하부 러너 부분 상부에는 상부 러너 부분이 두 개 이상의 도전층으로 형성되며,두 개 이상의 수직 정렬된 제 1 비아 부분이, 제 1 하부 러너 부분의 제 1 단부와 제 1 상부 러너 부분의 상부 배치 제 1 단부 사이의 전기적 접속을 실행하며,두 개 이상의 수직 정렬된 제 2 비아 부분이, 제 2 하부 러너 부분의 제 1 단부와 상기 제 1 상부 러너 부분의 상부 배치 제 2 단부 사이에 전기적 접속을 실행하는 다층 집적 회로 구조체.
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