JP5090494B2 - 低位相雑音増幅回路 - Google Patents

Description

本発明は、特に少なくとも１つのクロックまたは時間ベース信号を供給するための、低位相雑音増幅回路に関する。演算トランスコンダクタンス増幅回路とすることができるこの増幅回路は、入力におけるＭＯＳトランジスタまたはバイポーラ・トランジスタの差動対と、差動対のトランジスタに接続された第１および第２のカレント・ミラーと、供給電圧源の２つの端子間にあって第１および第２のカレント・ミラーに接続された第３のカレント・ミラーとを含む。第１のカレント・ミラーと第３のカレント・ミラーとの間の接続ノードは出力信号を供給し、そのレベルは供給電圧範囲全域に及ぶことができる。

本発明の増幅回路はバッファ回路と考えることができる。このタイプのバッファ回路は、例えば、逆位相の１つまたは２つの発振信号を発生する水晶発振器と、周波数変換またはデータ処理ユニットとの間に配置された中間増幅回路である。この中間回路は、正弦波とすることができる低振幅の発振信号を少なくとも１つの出力パルス信号に変換する。出力パルス信号は、供給電圧範囲全域全体に及ぶ「レール・ツー・レール」と言われる。周波数変換ユニットは、周波数シンセサイザを含むか、またはＧＰＳもしくはブルートゥースなどの高周波信号用の受信器または送信器の一部を形成することができ、データ処理ユニットは、部分的にアナログ−デジタル変換器またはＤＣ−ＤＣ変換器とすることができる。

このタイプの増幅回路が水晶発振器と共に使用され、電子機器内の少なくとも１つのクロックまたは時間ベース信号を供給する場合には、一般に、著しいジッタ劣化または位相雑音劣化が生じる。これは、電子機器の正常な動作にとって有害となることがあり、位相雑音劣化を避けるために高電力消費回路の使用を必要とすることがある。

既知の演算トランスコンダクタンス増幅回路構造が図１に示されている。この増幅回路１は、レール・ツー・レールの出力信号ＯＵＴ１を供給できる。反転回路構成をもつこのタイプの演算トランスコンダクタンス増幅回路は、水晶発振器中の能動分極手段(active polarizing means) として使用するためにスイス特許第６８９０８８号（図５）にも開示されている。

図１の増幅回路はＰＭＯＳトランジスタＰ３およびＰ４の差動対を含み、両方のＰＭＯＳトランジスタのソースは電流源２に接続される。供給電圧源の高電位端子Ｖ_DDに接続される電流源２は、定電流Ｉ₀をＰＭＯＳトランジスタの差動対に供給する。第１のＰＭＯＳ入力トランジスタＰ３のゲートは非反転入力Ｘ_OUTとなり、一方、第２のＰＭＯＳ入力トランジスタＰ４のゲートは増幅回路１の反転入力Ｘ_INとなる。

第１のＰＭＯＳ入力トランジスタＰ３のドレインは、供給電圧源の低電位端子（例えば接地）に接続された第１のカレント・ミラーにおけるダイオード接続されたＮＭＯＳトランジスタＮ２に接続される。ダイオード接続されたＮＭＯＳトランジスタＮ２のゲートは、第１のカレント・ミラー中の同一の２番目のＮＭＯＳトランジスタＮ１のゲートに接続され、ＮＭＯＳトランジスタＮ２を通過する電流が、２番目のＮＭＯＳトランジスタＮ１にミラーされる。第２のＰＭＯＳ入力トランジスタＰ４のドレインは、供給電圧源の低電位端子（例えば接地）に接続された第２のカレント・ミラーにおけるダイオード接続されたＮＭＯＳトランジスタＮ３に接続される。ダイオード接続されたＮＭＯＳトランジスタＮ３のゲートは、第２のカレント・ミラー中の同一の２番目のＮＭＯＳトランジスタＮ４のゲートに接続され、ＮＭＯＳトランジスタＮ３を通過する電流が、２番目のＮＭＯＳトランジスタＮ４にミラーされる。

第２のカレント・ミラーの第２のＮＭＯＳトランジスタＮ４のドレインは、第３のカレント・ミラーにおけるダイオード接続されたＰＭＯＳトランジスタＰ２に接続され、そのダイオード接続されたＰＭＯＳトランジスタＰ２は供給電圧源の高電位端子Ｖ_DDに接続される。そのダイオード接続されたＰＭＯＳトランジスタＰ２のゲートは、第３のカレント・ミラー中の２番目のＰＭＯＳトランジスタＰ１のゲートに接続され、ダイオード接続されたＰＭＯＳトランジスタＰ２を通過する電流が、同一の２番目のＰＭＯＳトランジスタＰ１にミラーされる。最後に、第３のカレント・ミラーの第２のＰＭＯＳトランジスタＰ１のドレインは、第１のカレント・ミラーの第２のＮＭＯＳトランジスタＮ１のドレインに接続され、出力信号ＯＵＴ１を供給するための出力ノードを定める。

差動対の第２のＰＭＯＳトランジスタＰ４の反転入力Ｘ_INに印加される電圧が、差動対の第１のＰＭＯＳトランジスタＰ３の非反転入力Ｘ_OUTに印加される電圧よりも低い場合には、電流源２からの電流Ｉ₀は第２および第３のカレント・ミラーを通過する。その結果、出力信号ＯＵＴ１のレベルは供給電圧Ｖ_DDに近い。逆に、第１のＰＭＯＳトランジスタＰ３の非反転入力Ｘ_OUTに印加された電圧が、第２のＰＭＯＳトランジスタＰ４の反転入力Ｘ_INに印加された電圧よりも低い場合には、電流源２からの電流は第１のカレント・ミラーを通過する。これらの条件では、出力信号ＯＵＴ１のレベルは接地に近い。しかし、差動対のＰＭＯＳトランジスタＰ３およびＰ４の各導通閾値において、入力Ｘ_INおよびＸ_OUTにかかる各電圧レベルが近い場合、一般に著しい位相雑音劣化がある。この位相雑音は、逆位相の２つの発振正弦波がそれぞれ反転入力Ｘ_INおよび非反転入力Ｘ_OUTに印加された状態で、差動対の２つのＰＭＯＳトランジスタ間の導通遷移の瞬間に特に劣化される。

差動対のＰＭＯＳトランジスタに接続される各カレント・ミラーの電流は、差動対のＰＭＯＳトランジスタ間の導通遷移の間一般には迅速に遮断されない。ゼロでない電流が、非導電性状態にあるべきカレント・ミラー内にとどまり、それにより、増幅器利得が低減し、トランジスタ内または例えば供給源などの外部回路内で生成された雑音が遷移の瞬間を不規則に変化させる。これは信号位相雑音劣化をもたらす。したがって、この増幅回路が例えば周波数シンセサイザ、高周波信号受信器、アナログ−デジタル変換器、またはＤＣ−ＤＣ変換器で使用される場合、この増幅回路の欠点となる。

演算トランスコンダクタンス増幅器（ＯＴＡ）の簡単化された実施形態に関する米国特許第６，８０６，７４４号を参照することができる。この特許の増幅回路は、供給電圧源の高電位端子に接続された電流源と、さらに、接地された単一のＮＭＯＳカレント・ミラーとに接続されたＰＭＯＳトランジスタの１つの差動対だけを有する。ミラーのＮＭＯＳトランジスタと差動対のＰＭＯＳトランジスタのうちの一方との間の接続ノードは増幅回路出力信号を供給する。しかし、このタイプの構造では、出力信号は本発明におけるように、レール・ツー・レールに及ぶことができない。さらに、位相雑音劣化を避けるための備えがなく、それは別の欠点となる。

スイス特許第６８９０８８号 米国特許第６，８０６，７４４号

したがって、本発明の目的は、製作することが容易であり、発振入力信号を少なくとも１つのレール・ツー・レール出力パルス信号に変換するのを保証する低雑音増幅回路を提供することによって従来技術の欠点を克服することである。

したがって、本発明は前述のタイプの増幅回路に関し、前記増幅回路には、第１のカレント・ミラーのダイオード接続されたトランジスタに並列に接続され且つ差動対の第１のトランジスタにインバータの形態で接続された、第２タイプの導電性をもつ第１の相補形トランジスタが含まれ、第１の相補形トランジスタのゲートまたはベースが差動対の第１のトランジスタのゲートまたはベースに接続され、さらに前記増幅回路には、第２のカレント・ミラーのダイオード接続されたトランジスタに並列に接続され且つ差動対の第２のトランジスタにインバータの形態で接続された、第２タイプの導電性をもつ第２の相補形トランジスタが含まれ、第２の相補形トランジスタのゲートまたはベースが差動対の第２のトランジスタのゲートまたはベースに接続される、ことを特徴とする。

本発明による増幅回路の１つの利点は、増幅器入力での発振信号を少なくとも１つのレール・ツー・レール出力信号に変換するのに位相雑音の劣化がわずかであることである。差動対のトランジスタ間での、特にＭＯＳ型トランジスタ間での、導通状態の遷移に際して、第１または第２のカレント・ミラーのゲート電圧は、大幅な追加の利得も保証する相補形トランジスタによって、能動的により迅速に減衰する。これにより、位相雑音が生成されることがある時間が減少する。その結果、非導電状態へと変わる各カレント・ミラー中の電流は迅速に減少する。

逆位相の発振信号、例えば正弦波信号は、水晶発振器に由来することができる。したがって、増幅回路出力信号は、周波数シンセサイザ、ＧＰＳもしくはブルートゥース高周波信号受信器、アナログ−デジタル変換器、またはＤＣ／ＤＣ変換器などの電子機器の動作をクロック制御するためのクロック信号を構成することができる。

有利には、トランジスタはＭＯＳ型トランジスタとすることができる。したがって、差動対の対応するＭＯＳトランジスタにより、相補形ＣＭＯＳトランジスタは、各々１対のインバータを形成し、増幅回路の擬差動入力を規定する。これは、さらに、逆位相の発振信号を変換する場合に、擬差動入力の対称性のために良好なデューティ・サイクルも提供する。

有利には、第４のカレント・ミラーは、供給電圧源の２つの端子間での電流源に直接接続された第１タイプの導電性をもつダイオード接続されたトランジスタを含む。このダイオード接続されたトランジスタによって、それを通過する電流が、第４のミラーの第２のトランジスタにミラーされる。この第２のトランジスタの電流は差動対トランジスタのソースまたはエミッタに供給されるので、より良好な電源電圧変動除去比（ＰＳＲＲ）が与えられる。トランジスタは好ましくはＭＯＳトランジスタである。

有利には、第１タイプの導電性をもつＭＯＳトランジスタの差動対はＰＭＯＳトランジスタを含む。第１および第２のカレント・ミラーは、第２タイプの導電性をもつＮＭＯＳトランジスタである。第３および第４のカレント・ミラーは、ＰＭＯＳトランジスタである。最後に、２つの相補形トランジスタはＮＭＯＳトランジスタである。

有利には、インバータが、反転出力信号を供給するために増幅回路出力に設けられる。このインバータは、第１および第３のカレント・ミラーの第２のトランジスタのドレインまたはコレクタのハイインピーダンス接続ノードを低インピーダンス出力信号に変換する。

有利には、増幅回路のＭＯＳトランジスタは、１０ＭＨｚよりも高い周波数、例えば１６ＭＨｚとすることができる、入力における逆位相の発振信号を受け取り、電子機器の動作のためのクロックまたはタイミング信号として使用することができる反転増幅出力信号を供給するように構成される。発振入力信号周波数からシフトされている実測の生成された位相雑音は、従来技術の増幅回路構造よりも１０ｄＢを超える程少なくすることができる。

低雑音増幅回路の目的、利点、および特徴は、非限定の実施形態に基づきかつ図面によって示された以下の説明からより明確に明らかになるであろう。

既に引用した図であり、従来技術による増幅回路の実施形態を示す図である。 本発明による増幅回路の第１の実施形態を示す図である。 本発明による増幅回路の第２の実施形態を示す図である。

以下の説明において、当業者にはよく知られている増幅回路の要素は、特に増幅回路の各トランジスタがどのようであるかに関して簡単に述べられる。本発明の増幅回路は、水晶発振器からの逆位相の発振信号に基づいて、電子機器における少なくとも１つのクロックまたは時間ベース信号を供給するために主として使用される。以下で説明されるトランジスタは好ましくはＭＯＳトランジスタであるが、バイポーラ・トランジスタによりまたはＭＯＳトランジスタとバイポーラ・トランジスタとの組合せにより増幅回路を製作することを想定することもできる。この点に関して、以下で説明される各ＰＭＯＳトランジスタは第１タイプの導電性をもつＭＯＳトランジスタとして、一方、各ＮＭＯＳトランジスタは第２タイプの導電性をもつＭＯＳトランジスタとして、それぞれ説明するが、逆の対応関係を想定することもできることに留意されたい。

図２は、低雑音増幅回路１の第１の実施形態を示す。この回路は、演算トランスコンダクタンス増幅回路（ＯＴＡ）である。本発明の増幅回路は、主として、前述し図１に示した増幅回路の構造に基づいている。

したがって、増幅回路１は、まず、ＰＭＯＳトランジスタＰ３およびＰ４の差動対を含む。差動対のＰＭＯＳトランジスタのソースは、（後述する通り電流源３を介して生成された）定電流Ｉ₀を受けるように接続される。差動対の第１のＰＭＯＳトランジスタＰ３のゲートは非反転入力Ｘ_OUTを規定するが、差動対の第２のＰＭＯＳトランジスタＰ４のゲートは反転入力Ｘ_INを規定する。差動対の第１のＰＭＯＳトランジスタＰ３の１つのドレインは、第１のカレント・ミラーの第１の（ダイオード接続された）ＮＭＯＳトランジスタＮ２に直接接続される。第１のダイオード接続されたＮＭＯＳトランジスタＮ２のソースは、供給電圧源Ｖ_DDの低電位端子（特に接地）に直接接続される。差動対の第２のＰＭＯＳトランジスタＰ４の１つのドレインは、第２のカレント・ミラーの第１の（ダイオード接続された）ＮＭＯＳトランジスタＮ３に直接接続される。第１のダイオード接続されたＮＭＯＳトランジスタＮ３のソースは接地に直接接続される。

第３のカレント・ミラーの第１の（ダイオード接続された）ＰＭＯＳトランジスタＰ２は、第２のカレント・ミラーの第２のＮＭＯＳトランジスタＮ４のドレインに接続され、そして、第２のＮＭＯＳトランジスタＮ４のゲートは、第１のダイオード接続されたＮＭＯＳトランジスタＮ３のゲートおよびドレインに接続される。第２のＮＭＯＳトランジスタＮ４のソースは接地に直接接続されるが、第３のカレント・ミラーの第１の（ダイオード接続された）ＰＭＯＳトランジスタＰ２のソースは供給電圧源の高電位端子Ｖ_DDに直接接続される。したがって、第１のダイオード接続されたＮＭＯＳトランジスタＮ３を通過する電流は、第２のカレント・ミラーの第２のＮＭＯＳトランジスタＮ４にミラーされて、第３のカレント・ミラーの第１のＰＭＯＳトランジスタＰ２を通過するようにされる。第３のカレント・ミラーはさらに第２のＰＭＯＳトランジスタＰ１を含み、そのゲートは第１の（ダイオード接続された）ＰＭＯＳトランジスタＰ２のゲートおよびドレインに接続され、そのソースは高電位端子Ｖ_DDに接続される。したがって、第１のダイオード接続されたＰＭＯＳトランジスタＰ２を通過する電流は、第２のＰＭＯＳトランジスタＰ１にミラーされ得る。

第３のカレント・ミラーの第２のＰＭＯＳトランジスタＰ１のドレインは、第１のカレント・ミラーの第２のＮＭＯＳトランジスタＮ１のドレインに接続されて、増幅回路の第１の出力ＯＵＴ１を規定する。第１のカレント・ミラーの第２のＮＭＯＳトランジスタＮ１のゲートは、第１のダイオード接続されたＮＭＯＳトランジスタＮ２のゲートおよびドレインに接続されるが、第２のＮＭＯＳトランジスタＮ１のソースは接地に直接接続される。したがって、第３のカレント・ミラーは、供給電圧源Ｖ_DDの２つの端子間にあって、第１のカレント・ミラーに直列に且つ第２のカレント・ミラーに直列に、接続される。これにより、第１の出力信号ＯＵＴ１はレール・ツー・レールで変化することができる。

接地に接続される電流源３は、所定値（例えば約数マイクロアンペア）の分極電流(polarising current)Ｉ_Pを供給する。電流源３は、第４のカレント・ミラーの第１の（ダイオード接続された）ＰＭＯＳトランジスタＰ５に直列に接続される。第１のダイオード接続されたＰＭＯＳトランジスタＰ５のソースは供給電圧源の高電位端子Ｖ_DDに接続される。第４のカレント・ミラーは第２のＰＭＯＳトランジスタＰ６をさらに含み、そのゲートは第１のダイオード接続されたＰＭＯＳトランジスタＰ５のゲートおよびドレインに接続され、そのソースは高電位端子Ｖ_DDに接続される。したがって、第１のダイオード接続されたＰＭＯＳトランジスタＰ５を通過する電流Ｉ_Pは、差動対のＰＭＯＳトランジスタのソースに所定値の定電流Ｉ₀を供給するように、第２のＰＭＯＳトランジスタＰ６にミラーされる。定電流Ｉ₀を供給する第２のＰＭＯＳトランジスタＰ６をもつ第４のカレント・ミラーのために、良好な電源電圧変動除去比を得ることができる。したがって、この第２のＰＭＯＳトランジスタＰ６は電源レールとの結合をより少なくすることができ、それは電力雑音を低減する効果がある。

本発明が達成せんとする増幅回路位相雑音の劣化を極めてわずかにすることのために、前記増幅回路は２つの相補形ＮＭＯＳトランジスタＮ６およびＮ７をさらに含む。第１の相補形ＮＭＯＳトランジスタＮ６は、第１のカレント・ミラーの第１のダイオード接続されたＮＭＯＳトランジスタＮ２に並列に接続される。したがって、この第１の相補形ＮＭＯＳトランジスタＮ６のソースは接地に接続され、そのドレインは第１のＮＭＯＳトランジスタＮ２のゲートおよびドレインにならびに差動対の第１のＰＭＯＳトランジスタＰ３のドレインに接続される。第１の相補形ＮＭＯＳトランジスタＮ６のゲートは、差動対の第１のＰＭＯＳトランジスタＰ３の（増幅回路１の非反転入力Ｘ_OUTとなる）ゲートに接続される。したがって、この第１の相補形ＮＭＯＳトランジスタＮ６と差動対の第１のＰＭＯＳトランジスタＰ３とのアセンブリはインバータ回路を形成する。

第２の相補形ＮＭＯＳトランジスタＮ７は、第２のカレント・ミラーの第１のダイオード接続されたＮＭＯＳトランジスタＮ３に並列に接続される。したがって、この第２の相補形ＮＭＯＳトランジスタＮ７のソースは接地に接続され、それのドレインは第１のＮＭＯＳトランジスタＮ３のゲートおよびドレインにならびに差動対の第２のＰＭＯＳトランジスタＰ４のドレインに接続される。第２の相補形ＮＭＯＳトランジスタＮ７のゲートは、差動対の第２のＰＭＯＳトランジスタＰ４の（増幅回路１の反転入力Ｘ_INとなる）ゲートに接続される。したがって、この第２の相補形ＮＭＯＳトランジスタＮ７と差動対の第２のＰＭＯＳトランジスタＰ４とのアセンブリは別のインバータ回路を構成する。

相補形ＮＭＯＳトランジスタＮ６およびＮ７のために、このデバイスは増幅回路位相雑音の大幅な劣化または大幅なジッタを防止する。したがって、増幅回路の入力Ｘ_INおよびＸ_OUTに供給される逆位相の発振信号は変換され、レール・ツー・レールに及ぶことができる少なくとも１つの出力パルス信号ＯＵＴ１を得ることができる。差動対のインバータの入力の対称性のために良好なデューティ・サイクル比を得ることもできる。差動対のＰＭＯＳトランジスタＰ３とＰ４との間での導通における遷移に際して、第１または第２のカレント・ミラーのゲート電圧は、能動的により迅速に減衰する。その結果、非導電状態にならなければならない各カレント・ミラー中の電流は迅速に減少し、それにより大幅な位相雑音が生成されることが防止される。相補形ＮＭＯＳトランジスタＮ６およびＮ７は、さらに、増幅回路１のための大幅な追加の利得も保証する。

増幅回路１は、電池とすることができる連続供給電圧源（図示せず）によって電力を供給され得る。この供給電圧源の高電位Ｖ_DDの値は、例えば１．５Ｖと２Ｖとの間となるように選択することができる。

Ｐシリコン基板に増幅回路１のＭＯＳトランジスタを製作するために、差動対のＰＭＯＳトランジスタＰ３およびＰ４のウェルは、例えば、ソース端子に接続することができる。これは、ウェルが供給電圧Ｖ_DDの高電位端子に直接接続される場合と比較して増幅回路利得をさらに増加させる。しかし、ＮＭＯＳトランジスタ・ウェルは接地に直接接続される。

相補形ＮＭＯＳトランジスタＮ６およびＮ７をもつ増幅回路１の利点をより明確に示すために、以下の表を参照することができる。この表は、図１に示したような従来技術の増幅回路および図２に示した本発明による増幅回路について、ｄＢｃ／ヘルツ（デシベルで表した、１Ｈｚ帯域幅中の雑音電力と搬送信号電力との間の比）で位相雑音を比較している。水晶発振器からの発振信号の周波数は１０ＭＨｚ以上であり、好ましくは１６ＭＨｚに等しく、位相雑音は、発振信号の中心周波数を基準としてシフトされた様々な周波数に対してシフト周波数ごとに１Ｈｚの帯域幅内で比較される。したがって、本発明による増幅回路の位相雑音は、一般に、従来技術の増幅回路の雑音よりも１０ｄＢを超える程低いことが観測され得る。これは、本発明の増幅回路１に、電子機器のタイミング動作用のクロック出力信号を供給するために前記機器に一体化する場合に、非常に明確な利点を与える。

相補形ＮＭＯＳトランジスタＮ６およびＮ７に加えて、本発明の増幅回路は反転出力信号ＯＵＴを供給するために回路の出力にインバータを含む。このインバータは、供給電圧Ｖ_DDの２つの端子間に、ＰＭＯＳトランジスタＰ７に直列接続されたＮＭＯＳトランジスタＮ５で形成される。インバータの２つのＭＯＳトランジスタのゲートは、第１のカレント・ミラーの第２のＮＭＯＳトランジスタＮ１のドレインと、第３のカレント・ミラーの第２のＰＭＯＳトランジスタＰ１のドレインとに接続され、インバータの２つのＭＯＳトランジスタのドレインは反転出力信号ＯＵＴを供給する。このインバータは、第１および第３のカレント・ミラーの第２のＭＯＳトランジスタのドレインのハイインピーダンス接続ノードＯＵＴ１を低インピーダンス出力信号に変換する。

各カレント・ミラーの各ＭＯＳトランジスタは同一のサイズとすることができる。しかし、カレント・ミラーによっては、カレント・ミラーのＭＯＳトランジスタのサイズに応じて、電流をミラー化するために第２のＭＯＳトランジスタと異なるサイズの第１のＭＯＳトランジスタを製作することを想定することもできる。一般に、差動対のＰＭＯＳトランジスタは、増幅回路１の他のＭＯＳトランジスタと比較して比較的大きいサイズである。しかし、低電力増幅器回路を製作し、それにもかかわらずそれが１０ＭＨｚを超える周波数で動作することも要求される。

図３は、低雑音増幅回路１の第２の実施形態を示す。増幅回路のこの第２の実施形態は第１の実施形態に非常に類似しているので、簡易にするために、図２で示されたものと同じ参照番号を有する要素は説明されない。

増幅回路１のこの第２の実施形態の唯一の差は、増幅回路入力にキャパシタＣ１およびＣ２ならびに抵抗器Ｒ１およびＲ２を付加することである。増幅回路入力のＤＣ電圧レベルは、最大利得を得るために、相補形ＮＭＯＳトランジスタＮ６およびＮ７が、できれば、低反転で確実に動作するように、高すぎてはならない。一般に、増幅回路入力信号がピアス(Pierce)水晶発振器からの発振信号である場合、ＤＣレベルは閾値ＮＭＯＳ電圧に近く、相補形ＮＭＯＳトランジスタＮ６およびＮ７は低反転で働く。その結果、図２の第１の実施形態は十分である。しかし、他の用途では、キャパシタＣ１およびＣ２ならびに抵抗器Ｒ１およびＲ２の付加を必要とするかなり大きいＤＣ電圧レベルを考慮しなければならないことがあり得る。

したがって、第１の抵抗器Ｒ１は、差動対の第１のＰＭＯＳトランジスタＰ３および第１の相補形ＮＭＯＳトランジスタＮ６のゲートとドレインとの間に配置される。第１のキャパシタＣ１には、非反転入力において、第１のＰＭＯＳトランジスタＰ３および第１の相補形ＮＭＯＳトランジスタＮ６のゲートに接続された第１の電極と、非反転入力で第１の発振信号を受け取るための第２の電極Ｘ_OUTとが、配置される。第２の抵抗器Ｒ２は、差動対の第２のＰＭＯＳトランジスタＰ４および第２の相補形ＮＭＯＳトランジスタＮ７のゲートとドレインとの間に配置される。第２のキャパシタＣ２には、反転入力において、第２のＰＭＯＳトランジスタＰ４および第２の相補形ＮＭＯＳトランジスタＮ７のゲートに接続された第１の電極と、反転入力で第１の発振信号と逆位相である第２の発振信号を受け取るための第２の電極Ｘ_INとが配置される。各抵抗器Ｒ１およびＲ２の抵抗値は、一般に、ＰＭＯＳトランジスタＰ３およびＰ４の入力インピーダンスよりも高い値を有しなければならない。この抵抗値は約４７０キロオームまたは１メガオームとなるように選ぶことができる。各キャパシタＣ１およびＣ２の容量値は、理論上、差動対の入力インピーダンスに比べて低インピーダンス値を有しなければならない。各ＰＭＯＳトランジスタＰ３およびＰ４のゲートの容量値が約２００ｆＦである場合、キャパシタＣ１およびＣ２の容量値は約２ｐＦとすることができる。これは、差動対のＰＭＯＳトランジスタのゲートにかかる入力信号電圧が減少しすぎないことを意味する。これらの抵抗値および容量値は、さらに、約１６ＭＨｚとすることができる発振信号周波数に応じて決定される。

前述の増幅回路は、有利には、０．２５μｍ、０．１８μｍ、または他のＣＭＯＳ技術でｐドープ・シリコン基板に集積化形態で製作することができる。これにより低雑音で低電力の増幅器回路が提供される。

図２および３に示された実施形態は、バイポーラ・トランジスタ、またはバイポーラ・トランジスタとＭＯＳ（ＢｉＣＭＯＳ）トランジスタとの組合せを使用して製作することもできることに留意されるべきである。バイポーラ・トランジスタによる実施形態では、供給電圧が高すぎる場合、電流源は出力インバータのトランジスタに直列に接続することができる。増幅回路がバイポーラ・トランジスタを使用して製作される場合、前記増幅回路によって生成される位相雑音は、一般に、ＭＯＳトランジスタで製作された増幅回路よりも低い。しかし、バイポーラ・トランジスタでは、増幅回路は高電力消費物となることがある。

ちょうど提供したばかりの説明から、特許請求の範囲によって規定される本発明の範囲から逸脱することなく、低位相雑音増幅回路のいくつかの変形が当業者によって考案され得る。増幅回路は、さらに、ＮＭＯＳトランジスタの差動対、ＰＭＯＳトランジスタによる第１および第２のカレント・ミラー、ＮＭＯＳトランジスタおよび相補形ＰＭＯＳトランジスタによる第３および第４のカレント・ミラーにより製作することができる。

１ 増幅回路； ２、３ 電流源；
Ｐ１ 第３のカレント・ミラーの第２のＰＭＯＳトランジスタ
Ｐ２ 第３のカレント・ミラーの第１の（ダイオード接続された）ＰＭＯＳトランジスタ
Ｐ３ 差動対の第１のＰＭＯＳトランジスタ
Ｐ４ 差動対の第２のＰＭＯＳトランジスタ
Ｐ５ 第４のカレント・ミラーの第１の（ダイオード接続された）ＰＭＯＳトランジスタ
Ｐ６ 第４のカレント・ミラーの第２のＰＭＯＳトランジスタ
Ｐ７ インバータのＰＭＯＳトランジスタ
Ｎ１ 第１のカレント・ミラーの第２のＮＭＯＳトランジスタ
Ｎ２ 第２のカレント・ミラーの第１の（ダイオード接続された）ＮＭＯＳトランジスタ
Ｎ３ 第２のカレント・ミラーの第１の（ダイオード接続された）ＮＭＯＳトランジスタ
Ｎ４ 第２のカレント・ミラーの第２のＮＭＯＳトランジスタ
Ｎ５ インバータのＮＭＯＳトランジスタ
Ｎ６ 第１の相補形ＮＭＯＳトランジスタ
Ｎ７ 第２の相補形ＮＭＯＳトランジスタ
Ｘ_IN 反転入力； Ｘ_OUT 非反転入力；
ＯＵＴ１ 出力信号； ＯＵＴ 反転出力信号
Ｉ₀ 定電流； Ｉ_P 分極電流； Ｖ_DD 高電位端子；
Ｃ１ 第１のキャパシタ； Ｃ２ 第２のキャパシタ；
Ｒ１ 第１の抵抗器； Ｒ２ 第２の抵抗器。

Claims (9)

1. 増幅回路であって、第１タイプの導電性をもつトランジスタ（Ｐ３、Ｐ４）の差動対を入力側に含み、前記差動対の各トランジスタのソースまたはエミッタが電流源（３）によって生成される電流（Ｉ₀）を受けるように接続され； 前記差動対の第１のトランジスタ（Ｐ３）のゲートまたはベースが非反転入力（Ｘ_OUT）となり、前記対の前記第２のトランジスタ（Ｐ４）のゲートまたはベースが反転入力（Ｘ_IN）となり； 前記差動対の前記第１のトランジスタ（Ｐ３）のドレインまたはコレクタが第１のカレント・ミラー（Ｎ１、Ｎ２）の第２タイプの導電性をもつダイオード接続されたトランジスタ（Ｎ２）に接続され、前記差動対の前記第２のトランジスタ（Ｐ４）のドレインまたはコレクタが第２のカレント・ミラー（Ｎ３、Ｎ４）の第２タイプの導電性をもつダイオード接続されたトランジスタ（Ｎ３）に接続され； 第３のカレント・ミラーの第１のタイプの導電性をもつダイオード接続されたトランジスタ（Ｐ２）が前記第２のカレント・ミラーの第２のタイプの導電性をもつ第２のトランジスタ（Ｎ４）のドレインまたはコレクタに接続され、そして、前記第３のカレント・ミラーの第１のタイプの導電性をもつ第２のトランジスタ（Ｐ１）のドレインまたはコレクタが前記第１のカレント・ミラーの第２のタイプの導電性をもつ第２のトランジスタ（Ｎ１）のドレインまたはコレクタに接続されて、増幅回路の出力（ＯＵＴ１）となり、前記第３のカレント・ミラーが、供給電圧源（Ｖ_DD）の２つの端子間で、前記第１のカレント・ミラーに直列に接続され且つ前記第２のカレント・ミラーに直列に接続され、もって前記出力信号（ＯＵＴ１）がレール・ツー・レールで動作できるようにされて成る増幅回路において、
   第１のカレント・ミラーのダイオード接続されたトランジスタ（Ｎ２）に並列に接続され且つ差動対の第１のトランジスタ（Ｐ３）にインバータの形態で接続された、第２タイプの導電性をもつ第１の相補形トランジスタ（Ｎ６）が含まれ、第１の相補形トランジスタのゲートまたはベースが差動対の第１のトランジスタのゲートまたはベースに接続され、
   第２のカレント・ミラーのダイオード接続されたトランジスタ（Ｎ３）に並列に接続され且つ差動対の第２のトランジスタ（Ｐ４）にインバータの形態で接続された、第２タイプの導電性をもつ第２の相補形トランジスタ（Ｎ７）が含まれ、第２の相補形トランジスタのゲートまたはベースが差動対の第２のトランジスタのゲートまたはベースに接続されており、
   前記差動対の前記第１のＭＯＳトランジスタ（Ｐ３）および前記第１の相補形トランジスタ（Ｎ６）の前記ゲートと前記ドレインとの間に配置された第１の抵抗器（Ｒ１）と、前記差動対の第２のＭＯＳトランジスタ（Ｐ４）および前記第２の相補形トランジスタ（Ｎ７）の前記ゲートと前記ドレインとの間に配置された第２の抵抗器（Ｒ２）とを含む、
   ことを特徴とする増幅回路。
2. 前記供給電圧（Ｖ_DD）の２つの端子間にあって、直列に前記電流源（３）に接続された第１タイプの導電性をもつダイオード接続されたトランジスタ（Ｐ５）と、そのダイオード接続されたトランジスタに接続された第１タイプの導電性をもつ第２のトランジスタ（Ｐ６）とを含んで成る第４のカレント・ミラーを備え、前記電流源の前記電流がある割合でミラーされた電流を、前記差動対の前記トランジスタ（Ｐ３、Ｐ４）の前記ソースまたはエミッタに供給するよう構成されている、ことを特徴とする請求項１に記載の増幅回路。
3. 前記差動対の前記第１および第２のトランジスタがＰＭＯＳトランジスタであり、
   前記第１および第２のカレント・ミラーの前記トランジスタがＮＭＯＳトランジスタであり、それらのソースが前記供給電圧源（Ｖ_DD）の低電位端子に接続され、
   前記第３のカレント・ミラーの前記トランジスタがＰＭＯＳトランジスタであり、そのソースが前記供給電圧源（Ｖ_DD）の高電位端子に接続され、
   前記第１および第２の相補形トランジスタがＮＭＯＳトランジスタであることとを特徴とする請求項１または２に記載の増幅回路。
4. 前記差動対の前記第１および第２のトランジスタがＰＭＯＳトランジスタであり、
   前記第１および第２のカレント・ミラーの前記トランジスタがＮＭＯＳトランジスタであり、それらのソースが前記供給電圧源（Ｖ _DD ）の低電位端子に接続され、
   前記第３および第４のカレント・ミラーの前記トランジスタがＰＭＯＳトランジスタであり、そのソースが前記供給電圧源（Ｖ _DD ）の高電位端子に接続され、
   前記第１および第２の相補形トランジスタがＮＭＯＳトランジスタであることとを特徴とする請求項２に記載の増幅回路。
5. 前記供給電圧（Ｖ _DD ）の前記２つの端子間に、ＰＭＯＳトランジスタ（Ｐ７）に直列に接続されたＮＭＯＳトランジスタ（Ｎ５）で形成されるインバータ（Ｎ５、Ｐ７）を含み、当該インバータの前記２つのＭＯＳトランジスタのゲートが、前記第１のカレント・ミラーの前記第２のトランジスタ（Ｎ１）の前記ドレインまたはコレクタと、前記第３のカレント・ミラーの前記第２のトランジスタ（Ｐ１）の前記ドレインまたはコレクタとに接続され、当該インバータの前記２つのトランジスタのドレインが反転出力信号（ＯＵＴ）を供給することを特徴とする請求項１から４のいずれかに記載の増幅回路。
6. 第１のキャパシタ（Ｃ１）であって、その第１の電極が前記差動対の前記第１のＭＯＳトランジスタ（Ｐ３）の前記ゲートに接続され、第２の電極（Ｘ_OUT）が第１の発振信号を受け取るために設けられる第１のキャパシタ（Ｃ１）と、第２のキャパシタ（Ｃ２）であって、その第１の電極が前記差動対の前記第２のＭＯＳトランジスタ（Ｐ４）の前記ゲートに接続され、第２の電極（Ｘ_IN）が前記第１の発振信号と逆位相の第２の発振信号を受け取るために設けられる第２のキャパシタ（Ｃ２）とを含むことを特徴とする請求項５に記載の増幅回路。
7. 前記回路の前記ＭＯＳトランジスタが、前記回路の前記反転入力（Ｘ_IN）および前記非反転入力（Ｘ_OUT）に供給されるそれぞれ１０ＭＨｚよりも高い周波数の逆位相の２つの発振正弦波信号を少なくとも１つのレール・ツー・レールの出力パルス信号（ＯＵＴ１、ＯＵＴ）に変換することを可能にするように構成されることを特徴とする請求項１から６のいずれかに記載の増幅回路。
8. 前記回路の前記ＭＯＳトランジスタが、回路入力における約１６ＭＨｚの発振信号周波数について、相補形ＭＯＳトランジスタ（Ｎ６、Ｎ７）の全くない構造によって生成される雑音と比較して、位相雑音を少なくとも１０ｄＢだけ低減するように構成されることを特徴とする請求項１から７のいずれかに記載の増幅回路。
9. 前記差動対の前記ＭＯＳトランジスタ（Ｐ３、Ｐ４）がＰＭＯＳトランジスタであり、そのウェルが前記ソースに電気的に接続され、増幅回路利得を増大させることを特徴とする請求項１から８のいずれかに記載の増幅回路。

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