JP5086639B2

JP5086639B2 - プラズマディスプレイパネルの駆動装置

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Publication number: JP5086639B2
Application number: JP2006529976A
Authority: JP
Inventors: ベザル，ジャン−ラファエル; リリー，ジェラール; ゾルザン，フィリップ
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Publication date: 2012-11-28
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Description

本発明は行列状に配列された複数のセルを有するプラズマディスプレイパネルの駆動装置に関する。

プラズマディスプレイパネルの駆動装置は、アドレス期間にディスプレイセルの行を選択的にアドレスし、必要な場合、前記ディスプレイの列に選択的にデータ電圧を与える手段と協働して、選択された行と列の交点に位置するセル内で放電を生じさせる行アドレス手段と、前記アドレス期間のすぐ後に続くサステイン期間に前記セルの前記放電を維持するためのサステイン手段を有する。

現在、様々なタイプの交流（AC）プラズマディスプレイパネル（以降、PDPと呼ぶ）が存在する。それらには、セルを定義するために2つの交差電極のみを用いるもの（特許文献1参照）、及び、“同一平面（coplanar）サステイン”型がある（特許文献2参照）。同一平面サステイン型では、それぞれのセルが“サステイン電極”として知られる電極対と、“列電極”として知られ、特にセルをアドレスするのに用いられる１つ又はそれ以上の他の電極との交点で定義される。本発明は特に同一平面サステイン型の交流PDPに関して記載されるが、この型のディスプレイに特に限定されるものではない。

同一平面サステイン型の交流PDPの動作及び構造について図１を参照して説明する。ディスプレイ１はサステイン電極対P1乃至P4と直行する列電極X1乃至X4を有する。列電極X1乃至X4とサステイン電極対P1乃至P4との各交点は、画像の基本点に対応するセルC1からC16を規定する。なお、これらの基本点は慣習的に画素と呼ばれる。図１に示した非限定的な例では、４つのみの列電極X1乃至X4と4対のみのサステイン電極P1乃至P4が表され、それらは一緒になって４つの行R1乃至R4を形成している。しかし当然ながら、ディスプレイは一般的にこれらの電極をもっと多く有する。

列電極X1乃至X4は一般的にアドレスすることのみに用いられる。それらはそれぞれ古くからの方法で列駆動装置２に結合されている。

電極対P1乃至P4は各々、アドレス・サステイン電極Yas1乃至Yas4として知られる電極とサステイン専用電極Y1乃至Y4と呼ばれる電極とを有する。アドレス・サステイン電極Yas1乃至Yas4は列電極X1乃至X4と協働してアドレス機能を果たし、それらはサステイン専用電極Y1乃至Y4と協働してサステイン機能を果たす。サステイン専用電極Y1乃至Y4は互いに且つパルス発生器３に接続され、パルス発生器３から周期的な電圧パルスを同時に受け取ってサステインサイクルを実行する。

アドレス・サステイン電極Yas1乃至Yas4は別々に行駆動装置４から動力を供給される。これら電極は特に行駆動装置４から、サステイン期間において周期的な電圧パルスを受け取る。この電圧パルスは、サステイン専用電極Y1乃至Y4に適用された電圧パルスと同期化されるが、それに対して時間遅延を有する。そして、アドレス期間においては、アドレス・サステイン電極Yas1乃至Yas4は行駆動装置４から、列電極X1乃至X4に適用される信号に同期化された基本パルスを受け取る。

様々な電極に適用される様々な信号間の同期化が、列駆動装置２、行駆動装置４及びパルス発生器３に結合された同期装置５により提供される。

ある1つのPDP画素をアドレスする操作は、この画素のアドレス・サステイン電極へのアドレス信号とその列電極へのデータ信号とを同時に与えることから成る。また、サステイン専用電極にはある一定の電位が与えられる。それぞれの行は、行駆動回路を介して負側のパルスを対応するアドレス・サステイン電極に与えることにより個別にアドレスされる。列は個別に、それぞれの行にアドレスすることと同時にアドレスされる。

アドレス期間及びサステイン期間においてPDPの電極Yas、Y、Xに与えられる電圧信号を図2に示す。この図では、PDPはｎ行のセルを有するとされている。アドレス期間において、PDPセルの行は負側の電圧パルスを対応する行のアドレス・サステイン電極Yasに与えることにより継続的にアドレスされる。電位Vbwがアドレスされない行のアドレス・サステイン電極に与えられ、電位Vbwより低い電位（例えばゼロ電位又は負電位）であるVwがアドレスされる行のアドレス・サステイン電極に与えられる。図2の例ではVw=0である。アドレスされる（０又は１）データ値に応じて、列電極Xに正の電圧値Vdataの電圧パルスが与えられたり与えられなかったりする。この正の電圧パルスは、アドレス・サステイン電極に与えられる負側の電圧パルスに同期されている。これは列電極とアドレス・サステイン電極との交点に位置するセル内に電界を形成する。サステイン専用電極Yに与えられる電位に関しては、この期間中値Vsが維持される。

続くサステイン期間においては、反対の位相にある周期的なパルスがセルのサステイン電極対に与えられる。ハイレベルのパルスの電位はVbwより高いVsに固定され、ローレベルのパルスの電位はゼロに固定される。

従来の行駆動装置２は図3を参照して以下のように記述される。この装置は行駆動回路11を有し、それぞれの行駆動回路11はPDPのｊ行のブロックのアドレス・サステイン電極Yasに与えられる電位を制御する。制御信号CTRLはこれらの駆動回路11を制御し、選択的に電位Vbw、Vw、Vsをセルのアドレス・サステイン電極に与えるために用いられる。駆動回路11は２つの回路ラインL1とL2との間に接続される。電圧Vbwを受けている電力供給端子とラインL1との間に、ダイオードD1と直列接続されたスイッチI1から形成される装置が設けられ、スイッチI1が閉じられているとき電圧VbwをラインL1に与える。ダイオードD1は電流が電力供給端子からラインL1に向かって流れるように向きが決められている。電圧Vwを受けている電力供給端子とラインL2との間に、ダイオードD2と直列接続されたスイッチI2から形成される第2の装置が設けられ、スイッチI2が閉じられているとき電圧VwをラインL2に与える。ダイオードD2は電流がラインL2から電力供給端子に向かって流れるように向きが決められている。電圧Vsを受けている電力供給端子とアース端子との間に、直列接続された２つのスイッチI3、I4及びダイオードD3から形成される第３の装置が設けられ、サステイン期間において、ラインL1に電圧パルスを与える。スイッチI3及びダイオードD3はVsの電力供給端子とラインL1との間に、そして、スイッチI4はラインL1とアース端子との間に接続される。最終的に、アドレス及びサステイン期間においてエネルギーを回復するために、エネルギー回復装置12がラインL1とL2との間に挿入される。

ダイオードD1及びD3の目的は、電圧Vbw及びVsより大きい“プライミング”電圧（回路図には不図示）がラインL1に与えられたときに、電流が電圧Vbw及びVsの供給回路に流れ込むのを防ぐことである。“プライミング”電圧の目的は、PDPのセルをそのアドレス期間に先立ってリセットすることである。同様に、ダイオードD2は、ラインL2の電圧がVwより小さいとき（例えば、セルがプライミング期間の後に消去されたとき）に、電流が電圧Vwの供給源に流れ込むのを防ぐ。

行駆動回路11の回路図を図4に示す。この回路図は当該技術分野の知識を有する者にとって周知であり、詳細な記載は要しない。概略では、この回路は信号CTRLで制御されるシフトレジスタを有する。このレジスタはセルの各行ｉ毎に、ラインL1に接続された入力端子とラインL2との間に直列接続されたスイッチITi及びITi’を制御する。行ｉはスイッチITiとITi’との中間点に接続される。この図では、各スイッチはダイオードと並列接続されたトランジスタから構成される。

図3の駆動装置2の動作は当該技術分野の知識を有する者にとって周知である。アドレス期間において、スイッチI1、I2は、それぞれ、電圧Vbw、VwをラインL1、L2に与えるために閉じられる。行駆動回路11はPDPの全てのセルを順次選択するように制御され、ある１つの行が選択されたとき、その行に電圧Vwを与え、PDPのそれ以外の行に電圧Vbwを与える。スイッチI3及びI4はこの期間では開いている。

サステイン期間では、スイッチI1及びI2は開いている。スイッチI3及びI4は代わる代わる閉じて、当該駆動装置のラインL1にパルス信号を発生する。

この駆動装置は日常的に使用されるが、大きな欠点を呈している。アドレス・サステイン電極Yasに与えられる信号電位が各々変化する際、例えばPDPのある行が選択される瞬間、ダイオードD1及びD2は、容量性電流がセルを流れるのを妨げ、関係するセル内に過電圧を発生させる。さらに正確には、これらのダイオードは、容量性電流が電圧VbwとVwの供給源に自由に流れ込むのを妨げる。これらの過電圧はセルの挙動を変え、駆動装置の部品に応力を生じさせ、そして、電磁干渉（EMI）を生じさせ得る。
仏国特許発明第2417848号明細書欧州特許第0135382号明細書

本発明は、上述の欠点を解決した、電磁干渉を生じさせないプラズマディスプレイパネルの駆動回路を提供するものである。

行列状に配列された複数のセルを有するプラズマディスプレイパネルの駆動装置であって、該駆動装置は、アドレス期間において前記ディスプレイセルの行を選択的にアドレスし、必要な場合、前記ディスプレイの列に選択的にデータ電圧を与える手段と協働して、選択された行と列の交点に位置するセル内で放電を生じさせる行アドレス手段と、前記アドレス期間のすぐ後に続くサステイン期間において前記セルの前記放電を維持するためのサステイン手段とを有する。本発明によれば、行アドレス手段及び／又はサステイン手段は、アドレス及び／又はサステイン期間において、双方向電流をディスプレイセル内に流すことが可能となる。

第1実施例によれば、前記行アドレス手段は、第1及び第2の接続ライン間に接続され、前記アドレス期間において、前記第1及び第2の接続ラインの一方の電位を複数行のセルの第1電極に与える少なくとも1つの行駆動回路と、前記アドレス期間に前記第2の接続ラインにアドレス電圧を選択的に与える第1のスイッチと、第2のスイッチと直列接続され、前記アドレス期間に第2の電圧を前記第1の接続ラインに与えるために、電流が前記第1の接続ラインの方向に流れるように向きが決められている第1のダイオードと、該第1のダイオードのカソードを前記第2の接続ラインに結合させるキャパシタを有する。

また、本実施例によれば、前記サステイン手段は、高サステイン電圧及び低サステイン電圧を選択的に前記第1の接続ラインに与える第3及び第4のスイッチと、前記高サステイン電圧及び前記低サステイン電圧を選択的に前記セルの第2電極に与える第5及び第6のスイッチを有し、一方では前記第3及び第6のスイッチが、他方では前記第4及び第5のスイッチが、同一の方法で制御される
第2実施例によれば、前記セルの行が複数の行のブロックに分割され、各々の前記ブロックに固有の前記行アドレス手段が設けられる。

さらに、本発明の他の主題は、上述の駆動装置を有するプラズマディスプレイパネルである。

本発明の実施例によれば、行アドレス手段及び／又はサステイン手段は、アドレス及び／又はサステイン期間において、双方向の電流をディスプレイセル内に流すことが可能となるため、電流は、過電圧あるいは電磁干渉を引き起こさずに、自由に装置内を流れることができる。

本発明は、添付図面を参照した以下の記載を読むことにより、よりよく理解され、さらなる特徴と利点が明らかとなるであろう。

本発明によれば、行駆動装置２は、容量性電流及び光放出電流が、PDPセルのアドレス期間及びサステイン期間において、当該駆動装置内を両方向に流れることができるように設計されている。容量性電流は、非同一平面上の電極間に流れる電流、すなわち、セルのアドレス・サステイン電極Yasと列電極Xとの間に流れる電流を表す。光放出電流は、後者であるサステイン期間に、セルの同一平面上の電極間に流れる電流を表す。

本発明に従った駆動装置の第1実施例を図5に示す。図3に用いられた符号と同一の符号が、同じ機能を供する素子に用いられている。素子I1、D1、I3、D3及びI4は図3と同様の方法で、ラインL1に接続される。スイッチI2はダイオードD2を介することなくラインL2に直接接続される。エネルギー回復装置はラインL1とL2との間には挿入されないが、ラインL1とPDPセルの電極Yに接続されたラインL3との間に挿入される。電圧Vsの供給端子とアース端子との間に直列接続されたスイッチI5及びI6が、PDPセルのサステイン期間においてラインL3に電圧パルスを発生させるために設けられる。これら２つのスイッチI5及びI6は図3には表されていないが、このようなスイッチをセルの電極Yに電圧パルスを与えるために用いることは標準的である。

発明の実施のために、駆動装置は、ダイオードD1のカソードとラインL2との間に挿入されたキャパシタC1によって完成される。このキャパシタは過電圧なく、駆動回路11の端子L1とL2に渡って正しい供給電圧が維持されることを保証する。スイッチI7もまたラインL1とL2との間に挿入される。スイッチI7は、セルのアドレス期間において開いておりサステイン期間において閉じている。最後に、ダイオードD5、D6、D7及びD8は、それぞれ、スイッチI5、I6、I3及びI4に並列接続される。

アドレス期間及びサステイン期間においてこの駆動装置を流れる容量性電流及び／又は光放出電流を図6乃至9に示す。また、これらの図中に、電流の流れる全経路を例示するために、単純化された列駆動回路を示す。行駆動回路11の回路図も同一の理由で単純化されている。PDPセルは、図6及び7において、その非同一平面上のキャパシタンスCdata（PDPの非同一平面上電極YasとXとの間の全キャパシタンスに対応）によって表されている。また、PDPセルは、図8及び9において、キャパシタンスCdata及びその同一平面上のキャパシタンスCpap（同一平面上電極YasとYとの間の全キャパシタンスに対応）によって表されている。

図6において、i1で表記される容量性電流は、選択された行のセルを流れる電流を表し、i2で表記される容量性電流は、PDPのその他の行のセルを流れる電流を表す。これら２つの電流は、選択された行のセルの電極Yasに与えられた電圧が降下（VbwからVwへ）するエッジ期間に存在する。図示されるように、電流i1は列駆動回路、アドレスされた行のセル、行駆動回路11及びスイッチI2を通って流れ、電圧Vwの供給源に到達する。電流i2に関しては、列駆動回路、それ以外の行のセル、行駆動回路11、スイッチI1、キャパシタC1及びスイッチI2を通って流れ、電圧Vwの供給源に到達する。

選択された行のセルの電極Yasに与えられた電圧信号が上昇（VwからVbwへ）するエッジ期間には、電流i1は存在せず、電流i2は図7に示されるように逆方向に流れる。セルのサステイン期間において駆動回路を流れる電流は図8及び9に示される。

PDPセルの電極Yの上昇するエッジ（電極Yasの下降するエッジに対応する）期間に駆動装置を流れる電流は図8に示される。i3で表記される電流は電圧Vs源に始まり、スイッチI5、行駆動回路11及びスイッチI4を流れ、アース端子に到達する。電流i4は列駆動回路に始まり、行駆動回路11及びスイッチI4を流れ、アース端子に到達する。

セル電極Yの下降するエッジ（電極Yasの上昇するエッジに対応する）期間には、図9に示されるように、電流i3及びi4は逆方向に流れる。電流経路は図8に示された経路に対して幾分変更される。電流i3は特に行駆動回路をもう１つのダイオードを経由して流れ、スイッチI7を流れる。

これらの図によれば、アドレス及びサステイン期間において電流が駆動装置を両方向に流れ得ることが見て取れる。電圧レベルはこのようにしてより素早く到達され、干渉のレベル、特に電磁干渉が低減される。

従来、欧州特許第1172788号明細書によって、ブロック状にしたPDPセルの行をアドレスすることにより駆動回路動作の温度ふるまいが改善されることが知られている。PDPの行は、例えば、2つのブロックB1、B2に分割され、これらの行のブロックの各々は複数の行駆動回路11で制御される。この特別なアドレス方法では、例えばブロックB1内の選択されたセルの行に電圧Vwを与え、ブロックB1のその他の行に電圧Vbw1（先に規定したVbwと等しい）を与え、ブロックB2の行にはVbw1より高い電圧Vbw2を与える。

本発明に係る駆動装置は、この特別なアドレスモードを実行するように適合させることができる。第2実施例を図10に示す。この例では、ブロックB1はPDPの第1のn/2行から成り、ブロックB2は続くn/2行から成る。この駆動装置では、それぞれのブロックに固有のアドレス手段が設けられる。素子I1、D1、C1及びI2は図５と同様に構成され、ブロックB1の行をアドレスするために用いられる。ラインL1及びL2はブロックB1専用とされている。ラインL1は駆動装置の残部すなわちラインL4にスイッチI10を介して接続される。ラインL4はスイッチI3とI4の中点に接続される。素子I1’、D1’、C1’及びI2’は、素子I1、D1、C1及びI2と同一形態であり、同様に構成され同一の機能を果たし、ブロックB2の行をアドレスするために用いられる。ラインL1’、L2’はラインL1、L2と同一形態であり、ブロックB2に割り当てられる。ラインL1’はラインL4にスイッチI10’を介して接続される。

セルのサステイン機能のため、図5のスイッチI7と同機能を有するスイッチが各ブロックに設けられる。スイッチはブロックB1、B2に対し、それぞれ、I7、I7’と表記されている。

駆動装置の複雑さとコストを低減するために、電圧Vbw2は図10に示されるようにVsと等しくすることが好ましい。この目的のため、ダイオードD3と並列接続されたスイッチI8が用いられ、ダイオードD7を介して、PDPセルがアドレス期間にあるとき電圧Vsを受けている端子がラインL4に接続される。

スイッチI7及びI10はブロックB1の行がアドレス期間にあるとき開いている。そして、その他の期間にあるとき、すなわち、ブロックB2の行がアドレス期間にあるとき、PDPセル全体がサステイン期間にあるとき、そして、セルがアドレス期間に先立ってリセット期間にあるとき（ここでは記載なし）には閉じている。同様に、スイッチI7’及びI10’ はブロックB2の行がアドレス期間にあるとき開いている。そして、その他の期間にあるとき、すなわち、ブロックB1の行がアドレス期間にあるとき、PDPセル全体がリセット及びサステイン期間にあるときには閉じている。

図11は、このような駆動装置を有するPDPセルがアドレス及びサステイン期間にあるときに、ディスプレイセルの電極に与えられる信号を例示した図である。この図は図2と比較することができる。電極Yasに与えられる信号のみが、図2のそれらと比較して異なる。

ブロックB1の行がアドレス期間にあるとき、電圧Vwを対応する電極Yasに与えることによって各々の行が選択的にアドレスされる。選択されていないブロックB1の行は電圧Vbw1を受け取り、ブロックB2の行は電圧Vbw2を受け取る。

ブロックB2の行がアドレス期間にあるとき、アドレスされるB2の行は電圧Vwを受け取り、それ以外のブロックB2の行は電圧Vbw1を受け取る。ブロックB1の行は電圧Vbw2を受け取る。

図12及び13は、ブロックB1の行がアドレス期間にあるときに図10の駆動装置を流れる容量性電流を例示した図である。特に、図12は、ブロックB1内の選択された行のセルの電極Yasに与えられた電圧が降下（VbwからVwへ）するエッジ期間に駆動装置を流れる電流を示している。図13は、ブロックB1内の選択された行に与えられた電圧が上昇（VwからVbwへ）するエッジ期間に駆動装置を流れる電流を示している。

図12において、i5はブロックB1の選択された行のセルを流れる容量性電流を表し、i6はブロックB1のその他の行のセルを流れる容量性電流を表し、i7はブロックB2のセルを流れる容量性電流を表す。

図13においては、電流i5、i6及びi7は装置を反対方向に流れる。

ブロックB1の行がサステイン期間にあるときに図10の駆動装置を流れる電流は図14及び15に示される。図14はセル電極Yasへのサステイン信号が上昇するエッジ期間に駆動装置を流れる電流を示し、図15はセル電極Yへのサステイン信号が上昇するエッジ期間に駆動装置を流れる電流を示している。

駆動装置の製造コストを低減するための実施例の変形例を図16に示す。スイッチI10及びI10’はダイオードD10及びD10’に置き換えられている。また、スイッチI7、I7’は一端がラインL4、そして他端がそれぞれラインL2、L2’に接続されている。ダイオードD10及びD10’は電流が接続ラインL1の方向に流れないように向きが決められている。この駆動装置は図10の装置と同様に動作する。

プラズマディスプレイパネルを表すブロック図である。図1のディスプレイセルの電極に与えられる信号を表す図である。従来技術に係る行駆動装置を表す回路図である。図3の駆動装置の一般的な行駆動回路を表す回路図である。本発明に従った第1実施例の行駆動装置を表す回路図である。 PDPセルのアドレス期間において図5の駆動装置を流れる容量性電流を表す説明図である。 PDPセルのアドレス期間において図5の駆動装置を流れる容量性電流を表す説明図である。 PDPセルのサステイン期間において図5の駆動装置を流れる容量性電流及び光放出電流を表す説明図である。 PDPセルのサステイン期間において図5の駆動装置を流れる容量性電流及び光放出電流を表す説明図である。本発明に従った第2実施例の行駆動装置を表す回路図である。図10の駆動装置によって生成され、ディスプレイセルの電極に与えられる信号を表す図である。 PDPセルのアドレス期間において図10の駆動装置を流れる容量性電流を表す説明図である。 PDPセルのアドレス期間において図10の駆動装置を流れる容量性電流を表す説明図である。 PDPセルのサステイン期間において図10の駆動装置を流れる容量性電流及び光放出電流を表す説明図である。 PDPセルのサステイン期間において図10の駆動装置を流れる容量性電流及び光放出電流を表す説明図である。図10の駆動装置の変形例を表す回路図である。

Claims

行列状に配列された複数のセルを有し、各行が第１電極及び第２電極を有し、前記セルの行が複数行からなる複数のブロックに分配されているプラズマディスプレイパネル、を駆動する装置であって、
当該装置は、アドレス期間において前記ブロック内の前記ディスプレイセルの行を選択的にアドレスし、必要な場合、前記ディスプレイの列に選択的にデータ電圧を与える手段と協働して、選択された行と列の交点に位置するセル内で放電を生じさせる行アドレス手段と、前記アドレス期間のすぐ後に続くサステイン期間において前記セルの前記放電を維持するためのサステイン手段とを有し、
前記行アドレス手段は、前記複数のブロックのうちの第1のブロックのセルに第1の電圧を与えること、及び、前記複数のブロックのうちのその他のブロックのセルに第2の電圧を与えることにより、前記複数のブロックを順次アドレスするアドレス手段を有し、
各ブロックの前記アドレス手段は：
第1及び第2の接続ライン間に接続され、該ブロック固有のアドレス期間に、前記第1及び第2の接続ラインの一方の電位を該ブロックの複数行のセルの前記第1電極に与える、該ブロック用の少なくとも１つの行駆動回路と、
アドレス電圧を受ける電力供給端子と前記第2の接続ラインとの間に接続された第1のスイッチと、
第2のスイッチと直列接続された第1のダイオードであり、該第1のダイオード及び第2のスイッチが、前記第1の電圧を受ける電力供給端子と前記第1の接続ラインとの間に接続された、第1のダイオードと、
前記第1のダイオードのカソードを前記第2の接続ラインに結合させるキャパシタと、
当該装置の前記サステイン手段と前記第１の接続ラインとの間に接続された第10のスイッチと、
第8のスイッチであり、該スイッチの第1の端子が、前記第2の電圧を受ける電力供給端子に接続され、且つ該スイッチの第2の端子が、第3のダイオードを介して前記第10のスイッチに接続された、第8のスイッチと、
を有し、
前記サステイン手段は：
前記ブロックの前記第10のスイッチがオン状態のとき、前記ブロックの前記第1の接続ラインに高サステイン電圧及び低サステイン電圧を選択的に与える第3及び第4のスイッチと、
前記行駆動回路によって選択された複数行のセルの前記第2電極に対して、前記高サステイン電圧及び前記低サステイン電圧を選択的に与える第5及び第6のスイッチであり、前記第3のスイッチと該第6のスイッチとが同時にスイッチングされるように制御され、前記第4のスイッチと該第5のスイッチとが同時にスイッチングされるように制御される、第5及び第6のスイッチと、
前記第3のスイッチと直列接続され、前記ブロックの前記第10のスイッチがオン状態のとき、電流が該ブロックの前記第1の接続ラインに流れ込むように向きが決められている第2のダイオードと、
前記第3及び第4のスイッチとそれぞれ並列接続された前記第3のダイオード及び第4のダイオードと、
前記第5及び第6のスイッチとそれぞれ並列接続された第5及び第6のダイオードと、
各ブロックの前記第1及び第2の接続ライン間に挿入された第7のスイッチと、
を有し、
前記第1のブロックの行の前記アドレス期間において、前記第1のブロックの各行は、対応する前記第1電極への前記アドレス電圧の印加によって選択的にアドレスされ、前記第1のブロックのその他の行は前記第1の電圧を受け、前記その他のブロックの行は前記第2の電圧を受け、
前記第1のブロックの前記アドレス手段の前記第7のスイッチ及び前記第10のスイッチは、前記第1のブロックの行の前記アドレス期間において開いており、前記その他のブロックの行のアドレス期間と前記セルのサステイン期間とにおいて閉じており、
前記第8のスイッチは、前記複数のブロックの前記アドレス手段に共有されており、前記第8のスイッチは、前記第1のブロックの行及び前記その他のブロックの行のアドレス期間において閉じており、前記セルのサステイン期間において開いており、且つ前記第8のスイッチは、前記第2の電圧が前記高サステイン電圧に等しくなるように前記第2のダイオードと並列に接続されている、
ことを特徴とする装置。
行列状に配列された複数のセルを有し、各行が第１電極及び第２電極を有し、前記セルの行が複数行からなる複数のブロックに分配されているプラズマディスプレイパネル、を駆動する装置であって、
当該装置は、アドレス期間において前記ブロック内の前記ディスプレイセルの行を選択的にアドレスし、必要な場合、前記ディスプレイの列に選択的にデータ電圧を与える手段と協働して、選択された行と列の交点に位置するセル内で放電を生じさせる行アドレス手段と、前記アドレス期間のすぐ後に続くサステイン期間において前記セルの前記放電を維持するためのサステイン手段とを有し、
前記行アドレス手段は、前記複数のブロックのうちの第1のブロックのセルに第1の電圧を与えること、及び、前記複数のブロックのうちのその他のブロックのセルに第2の電圧を与えることにより、前記複数のブロックを順次アドレスするアドレス手段を有し、
各ブロックの前記アドレス手段は：
第1及び第2の接続ライン間に接続され、該ブロック固有のアドレス期間に、前記第1及び第2の接続ラインの一方の電位を該ブロックの複数行のセルの前記第1電極に与える、該ブロック用の少なくとも１つの行駆動回路と、
アドレス電圧を受ける電力供給端子と前記第2の接続ラインとの間に接続された第1のスイッチと、
第2のスイッチと直列接続された第1のダイオードであり、該第1のダイオード及び第2のスイッチが、前記第1の電圧を受ける電力供給端子と前記第1の接続ラインとの間に接続された、第1のダイオードと、
前記第1のダイオードのカソードを前記第2の接続ラインに結合させるキャパシタと、
当該装置の前記サステイン手段と前記第１の接続ラインとの間に接続された第10のダイオードであり、前記第１の接続ラインの方向に電流が流れないように向きが決められている第10のダイオードと、
前記サステイン手段と前記第2の接続ラインとの間に接続された第7のスイッチと、
第8のスイッチであり、該スイッチの第1の端子が、前記第2の電圧を受ける電力供給端子に接続され、且つ該スイッチの第2の端子が、第3のダイオードを介して前記第10のダイオード及び前記第7のスイッチに接続された、第8のスイッチと、
を有し、
前記サステイン手段は：
前記ブロックの前記第7のスイッチがオン状態のとき、前記ブロックの前記第2の接続ラインに高サステイン電圧及び低サステイン電圧を選択的に与える第3及び第4のスイッチと、
前記行駆動回路によって選択された複数行のセルの前記第2電極に対して、前記高サステイン電圧及び前記低サステイン電圧を選択的に与える第5及び第6のスイッチであり、前記第3のスイッチと該第6のスイッチとが同時にスイッチングされるように制御され、前記第4のスイッチと該第5のスイッチとが同時にスイッチングされるように制御される、第5及び第6のスイッチと、
前記第3のスイッチと直列接続され、前記ブロックの前記第7のスイッチがオン状態のとき、電流が該ブロックの前記第2の接続ラインに流れ込むように向きが決められている第2のダイオードと、
前記第3及び第4のスイッチとそれぞれ並列接続された前記第3のダイオード及び第4のダイオードと、
前記第5及び第6のスイッチとそれぞれ並列接続された第5及び第6のダイオードと、
を有し、
前記第1のブロックの行の前記アドレス期間において、前記第1のブロックの各行は、対応する前記第1電極への前記アドレス電圧の印加によって選択的にアドレスされ、前記第1のブロックのその他の行は前記第1の電圧を受け、前記その他のブロックの行は前記第2の電圧を受け、
前記第1のブロックの前記アドレス手段の前記第7のスイッチは、前記第1のブロックの行の前記アドレス期間において開いており、前記その他のブロックの行のアドレス期間と前記セルのサステイン期間とにおいて閉じており、
前記第8のスイッチは、前記複数のブロックの前記アドレス手段に共有されており、前記第8のスイッチは、前記第1のブロックの行及び前記その他のブロックの行のアドレス期間において閉じており、前記セルのサステイン期間において開いており、且つ前記第8のスイッチは、前記第2の電圧が前記高サステイン電圧に等しくなるように前記第2のダイオードと並列に接続されている、
ことを特徴とする装置。
請求項１又は２に記載の装置を有することを特徴とするプラズマディスプレイパネル。