JP5069109B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特にＣＭＰ研磨を用いた半導体装置およびその製造方法に関する。
半導体装置の性能向上および低価格化のため、レイアウトルールの微細化の開発が進められている。そのためには、平坦化技術が重要である。例えば、露光を行う面の平坦性が悪い場合、フォーカスが合わず、微細なパターンが形成し難い等の問題が発生するためである。代表的な平坦化の手法としては、ＣＭＰ（Chemical Mechanical Polishing）法による研磨が知られている。
従来のＣＭＰ法を用いた平坦化の方法について、図１ないし図３を用い説明する。図１は埋込酸化シリコン膜を形成し、素子分離を行う場合の例（従来例１）であり、窒化シリコン膜をストッパ層に絶縁膜を平坦化する例である。図１（ａ）を参照し、シリコン半導体基板１０上に研磨のためのストッパ層１２として窒化シリコン膜を形成する。ストッパ層１２の所定領域を除去し、半導体基板１０に溝部を形成する。溝部およびストッパ層１２上にカバー膜１６として、酸化シリコン膜を形成する。図１（ｂ）を参照し、ＣＭＰ法を用いカバー膜１６をストッパ層１２まで研磨する。図１（ｃ）を参照し、ストッパ層１２を除去し、半導体基板１０に形成した溝部に埋込酸化シリコン膜１８が形成される。
図２は基板上に形成された金属層をストッパにその間に形成された絶縁膜を平坦化する例（従来例２）である。図２（ａ）を参照し、半導体基板１０上に多結晶シリコン膜からなる金属層３０を形成し、金属層３０を覆うように、半導体基板１０上に例えば酸化シリコン膜等のカバー膜３４を形成する。図２（ｂ）を参照し、ＣＭＰ法を用い絶縁膜３４を研磨し、金属層３０間に絶縁膜層３６を形成する。
図３は多層配線を形成する例（従来例３）であり、ストッパ層を用いず絶縁膜を平坦化する例である。図３（ａ）を参照し、半導体基板１０上にアルミニウムからなる配線層５０を形成し、層間絶縁膜５２を形成する。図３（ｂ）を参照し、層間絶縁膜５２上に配線層６０を形成する。配線層６０を覆うように酸化シリコン膜等の層間絶縁膜６５を形成する。図３（ｃ）を参照し、層間絶縁膜６５をＣＭＰ法を用い研磨する。その後、層間絶縁膜６５上に、上層の配線層、層間絶縁膜を形成することにより、所望の多層配線が形成できる。
また、特許文献１ないし特許文献３には窒化シリコン膜を研磨のストッパ層とし、セリアスラリと称される酸化セリウムを砥粒として含む研磨剤を用いた研磨方法が開示されている。
特開２００４−１４６５８２号公報 特開２００４−２２８５１９号公報 特開２００１−８５３７３号公報
しかしながら、従来の平坦化の方法では以下のような課題があった。従来例１では、図１（ｃ）のように、ストッパ層１２より酸化シリコン膜１８が多く研磨される。また、従来例２では、図２（ｂ）のように、金属層３０の間の絶縁膜３６は金属層３０間の中間部分が薄くなる。これらは、ディッシングと呼ばれる現象である。従来例３では、図３（ｃ）のように、層間絶縁膜６４の平坦性が劣る。このように、従来例においては、その平坦性に改善の余地がある。
本発明は、上記課題に鑑み、表面の平坦性に優れた膜を有する半導体装置およびその製造方法を提供することを目的とする。
本発明は、半導体基板上に酸化窒化シリコン膜を含むストッパ層を形成する工程と、前記ストッパ層の間およびその上に、前記ストッパ層間の領域上の表面が、ストッパ層の表面より高いカバー膜を形成する工程と、セリアスラリを研磨剤に用い、前記カバー膜を前記ストッパ層までを研磨する工程を有する半導体装置の製造方法である。本発明によれば、表面の平坦性に優れた膜を得ることができる。
本発明は、前記半導体基板をエッチングすることにより半導体基板に溝部を形成する工程を有し、前記カバー膜を形成する工程は、前記カバー膜を前記溝部に埋め込まれ前記ストッパ層上に形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、埋込酸化シリコン膜を用い素子分離領域を形成する半導体装置の製造方法においても、埋込酸化シリコン膜を平坦に形成することができる。
本発明は、前記ストッパ層を形成する工程は、前記ストッパ層となるべき層をエッチングする工程を含み、前記溝部を形成する工程は前記ストッパ層をエッチングしたマスクを用い前記半導体基板をエッチングする工程を含む半導体装置の製造方法とすることができる。本発明によれば、ストッパ層のエッチングと溝部のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
本発明は、前記半導体基板上に窒化シリコン膜を形成する工程と、前記窒化シリコン膜をエッチングすることにより窒化シリコン層を形成する工程を有し、前記ストッパ層を形成する工程は、前記窒化シリコン膜上に前記ストッパ層を形成する工程を含み、前記溝部を形成する工程は前記ストッパ層および前記窒化シリコン層をエッチングしたマスクを用い前記半導体基板をエッチングする工程を含む半導体装置の製造方法とすることができる。本発明によれば、ストッパ層のエッチング、窒化シリコン層および溝部形成のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
本発明は、前記溝部を形成するためのマスクとして前記ストッパ層となるべき上に形成されたフォトレジストを用い、前記ストッパ層となるべき層は前記フォトレジストを露光する際の反射防止膜としても用いる半導体装置の製造方法とすることができる。本発明によれば、微細なフォトレジストパターンの形成が可能となり溝部の微細化が可能となる。また、ストッパ層と反射防止膜を兼ねることにより、製造工程を削減することができる。
本発明は、前記カバー膜は絶縁膜である半導体装置の製造方法とすることができる。本発明によれば、絶縁膜は研磨されやすいため、研磨後の絶縁膜表面の平坦性が悪くなりやすい。そこで、本発明を適用することにより、表面の平坦性が優れた絶縁膜を得ることができる。
本発明は、前記半導体基板上に金属層を形成する工程を有し、前記ストッパ層を形成する工程は、前記金属層上に前記ストッパ層を形成する工程を含み、前記カバー膜を形成する工程は、前記金属層の間および前記ストッパ層上に前記カバー膜を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、金属層の間に埋込層を形成する場合も、埋込層の表面の平坦性を向上させることができる。
本発明は、前記金属層を形成する工程は、前記ストッパ層をエッチングしたマスクを用い前記金属層となるべき金属膜をエッチングする工程を含む半導体装置の製造方法とすることができる。本発明によれば、ストッパ層のエッチングと金属層のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
本発明は、半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上の一部に配線層を含む第１の層を形成する工程と、前記第１の層間およびその上に、前記第１の層間の領域上の表面が、前記第１の層の表面より高いカバー膜を形成する工程と、前記カバー膜を前記第１の層までを研磨することにより、前記第１の層間に埋込層を形成する工程と、前記第１の層上に第２の層間絶縁膜を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、カバー層を第１の層まで研磨し平坦化した後、第２の層間絶縁膜を形成することができる。よって、第２層間絶縁膜は平坦性に優れた表面を有することができる。これにより、上層の配線の微細化が可能になる。
本発明は、前記第１の層を形成する工程は、前記配線層を形成する工程と、前記配線層上に、酸化窒化シリコン膜を含むストッパ層を形成する工程を含み、前記カバー膜を研磨する工程は、セリアスラリを研磨剤に用い、前記カバー膜を前記ストッパ層まで研磨する工程を含む半導体装置の製造方法とすることができる。本発明によれば、埋込層の表面をより平坦化することができる。これにより、第２の層間絶縁膜の表面をより平坦化することができ、上層配線の微細化がより可能となる。
本発明は、前記ストッパ層を形成する工程は、前記ストッパ層となるべき層をエッチングする工程を含み、前記配線層を形成する工程は、前記ストッパ層をエッチングしたマスクを用い前記配線層となるべき金属膜をエッチングする工程を含む半導体装置の製造方法とすることができる。本発明によれば、ストッパ層のエッチングと配線層のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
本発明は、半導体基板上に設けられた金属層と、前記金属層上に設けられた酸化窒化シリコン膜と、前記金属層の間の半導体基板上に設けられ、前記酸化窒化シリコン膜の表面と実質的に同じ平面内の表面を有する埋込層とを具備する半導体装置である。本発明によれば、平坦性に優れた膜を有する半導体装置を提供することができる。
本発明は、半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上の一部に設けられた配線層を含む第１の層と、前記第１の層の間の前記第１の層間絶縁膜上に設けられ、前記第１の層の表面と実質的に同じ平面内の表面を有する埋込層と、前記第１の層および前記埋込層上に形成された第２の層間絶縁膜と、を具備する半導体装置である。本発明によれば、第２の層間絶縁膜の表面を平坦化することができ、上層配線の微細化が可能になる。
本発明は、前記第１の層は、前記配線層上に形成された酸化窒化シリコン膜含むストッパ層有する半導体装置とすることができる。本発明によれば、第２の層間絶縁膜の表面をより平坦化することができ、上層配線の微細化がより可能となる。
本発明によれば、表面の平坦性に優れた膜を有する半導体装置およびその製造方法を提供することができる。
図１は従来例１に係る半導体装置の製造方法を示す断面図である。 図２は従来例２に係る半導体装置の製造方法を示す断面図である。 図３は従来例３に係る半導体装置の製造方法を示す断面図である。 図４は実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図５は実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図６は実施例１に係る半導体装置の製造方法で作製した溝部の幅と溝部上の酸化シリコン膜の膜厚の関係を示した図である。 図７は実施例１に係る半導体装置の製造方法で作製した溝部表面の段差を針式の段差計で測定した結果を示す図である。図７（ａ）はスキャン距離に対する高さの図であり、図７（ｂ）は測定を行った溝部の上視図である。 図８は酸化窒化シリコン膜の吸収係数（Ｋ）に対する弗酸溶液によるエッチング量を示す図である。 図９は実施例２に係る半導体装置の製造方法を示す断面図である。 図１０は実施例３に係る半導体装置の製造方法を示す断面図（その１）である。 図１１は実施例３に係る半導体装置の製造方法を示す断面図（その２）である。
以下、図面を用い本発明に係る実施例について説明する。
実施例１は、埋込酸化シリコン膜を形成し、素子分離を行う場合の例であり、窒化シリコン膜をストッパ層に絶縁膜を平坦化する例である。図４および図５は実施例１に係る半導体装置の製造方法を示す断面図である。図４（ａ）を参照し、シリコン半導体基板１０上に約１００ｎｍの膜厚を有する窒化シリコン膜１２を形成する。窒化シリコン膜１２上に、約３５ｎｍの膜厚を有する酸化窒化シリコン膜を含むストッパ層１４を形成する。この膜厚は、１０〜５０ｎｍ程度が好ましい。図４（ｂ）を参照し、ストッパ層１４上にフォトレジスト２０を塗布し、通常の露光法を用いフォトレジスト２０の所定領域を露光し、その後現像により除去する。フォトレジスト２０をマスクにストッパ層１４および窒化シリコン膜１２をエッチングする。ストッパ層１４（ストッパ層となるべき層）はフォトレジスト２０を露光する際の反射防止膜としても使用する。よって、ストッパ層１４の膜厚は露光の際、反射が防止されるように決められる。図４（ｃ）を参照し、フォトレジスト２０をマスクに半導体基板１０をエッチングし溝部２２を形成する。
図５（ａ）を参照し、フォトレジスト２０を除去する。その後、溝部２２に埋め込まれ、ストッパ層１４の上に、溝部上の表面がストッパ層１４の表面より高いカバー膜１６を、ストッパ層を覆うように形成する。カバー膜１６としては、ＣＶＤ法を用い酸化シリコン膜を堆積する。図５（ｂ）を参照し、セリアスラリを研磨剤に用い、カバー膜１６をストッパ層１４までを研磨する。研磨は、研磨圧量が４．０ｐｓｉおよびウェーハ回転数が１１０ｒｐｍの条件で行った。ここで、研磨圧力は０．５〜８．０ｐｓｉ、ウェーハ回転数は４０ｒｐｍ〜２００ｒｐｍで行うことが好ましい。これにより、半導体基板１０に形成された溝部に埋め込まれた酸化シリコン膜１８が形成される。
図５（ｃ）を参照し、酸化窒化シリコン膜からなるストッパ層１４を弗酸系溶液で除去する。窒化シリコン膜１２はその後の製造工程の保護膜として使用され、最終的には燐酸系溶液で除去される。酸化シリコン膜１８の厚さＨは，素子分離の耐圧を確保するため、４００ｎｍ以上であることが好ましい。ストッパ層１４の除去の際、窒化シリコン膜１２とのエッチング選択比を得るため、ストッパ層１４の弗酸系溶液によるエッチングレートは早いほうが好ましい。
図６は溝部２２の幅を変え、溝部２２の中心付近での酸化シリコン膜１８の厚さを測定した結果である。実線は実施例１の結果であり、破線は従来例である。従来例としては、窒化シリコン膜をストッパ層として用い、セリアスラリを研磨剤に用い、カバー膜１６をストッパ層まで研磨した。従来例においては、溝部２２の幅が広くなると、酸化シリコン膜１８の膜厚が薄くなる。しかし、実施例１では、酸化シリコン膜１８の膜厚は余り変化しない。
図７は溝部２２の深さを針式の段差測定器で測定した結果である。横軸は針式段差測定器のスキャン距離、縦軸は溝部上の酸化シリコン膜１８の段差を示している。図７（ａ）は、スキャンした領域を上から見た図である。一番大きなパターンは、長さ８００μｍ、幅６００μｍである。このパターンにおいて、従来例（実線）では約１２０ｎｍの窪みが生じているのに対し、実施例１（破線）においては、窪みは約１０ｎｍ程度である。このように、実施例１においては、溝部上の段差が緩和されている。図６および図７の結果より、実施例１は従来例に比べ、酸化シリコン膜１８表面はディッシングが抑制され、平坦性が優れていることがわかる。
以上のように、実施例１によれば、半導体基板１０上の一部に酸化窒化シリコン膜を含むストッパ層１４を形成し、ストッパ層１４の間およびその上に、溝部（ストッパ層１４間の領域）上の表面がストッパ層１４の表面より高いカバー膜１６を形成する。その後、セリアスラリを研磨剤に用い、カバー膜１６をストッパ層２５までを研磨する。これにより、平坦性に優れた表面を有する酸化シリコン膜１８が得られる。
本発明者の評価によれば、ストッパ層１４に用いる酸化窒化シリコン膜は、少なくとも屈折率（Ｎ）が１．８〜２．３の範囲、吸収係数（Ｋ）が０．１〜１．５の範囲において、良好な平坦性が得られる。また、図６および図７において、従来例のストッパ層として用いた窒化シリコン膜は、屈折率（Ｎ）が２．０〜２．３の範囲、吸収係数（Ｋ）が０〜０．０４の範囲である。この範囲では、酸化シリコン膜１８表面の平坦性は良くない。このように、少なくとも吸収係数（Ｋ）が０．１以上の酸化窒素シリコン膜をストッパ層１４とすることにより、酸化シリコン膜１８表面の平坦性を改善することができる。
図５（ｃ）において、酸化窒化シリコン膜(ストッパ層)を除去する際、窒化シリコン膜との選択比を有するためには吸収係数（Ｋ）は小さいほうが良い。図８は、各吸収係数（Ｋ）を有する酸化窒素シリコン膜を、弗酸溶液(Ｈ２Ｏ：ＨＦ＝１００：２)を用い、３分間エッチングしたときのエッチング量を示す図である。エッチング量は、Ｋが約１．１５のとき約８ｎｍ、Ｋが約１．４のとき約６ｎｍであるのに対し、Ｋが約０．６のときは約２８ｎｍである。これらを考慮し、実施例１においては、Ｋが約１．１の酸化窒化シリコン膜を使用している。このように、Ｋは０．１〜１．４の範囲であることが好ましい。
半導体基板１０をエッチングすることにより半導体基板１０に溝部２２を形成し、カバー膜１６を、溝部２２に埋め込まれストッパ層１４上に形成している。これにより、埋込酸化シリコン膜による素子分離領域を形成する製造方法においても、埋込酸化シリコン膜を平坦に形成することができる。
図４（ｂ）のように、ストッパ層１４は、ストッパ層となるべき酸化窒化シリコン膜をエッチングすることにより、形成される。図４（ｃ）の溝部２２はストッパ層１４をエッチングしたマスク（フォトレジスト２０）を用い半導体基板１０をエッチングすることにより、形成される。このように、ストッパ層１４のエッチングと溝部２２のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
図４（ａ）のように半導体基板１０上に窒化シリコン膜を形成し、図４（ｂ）のように、窒化シリコン膜をエッチングし窒化シリコン層１２を形成する。ストッパ層１４を形成する工程は、図４（ａ）のように、窒化シリコン膜上にストッパ層を形成する工程を含む。さらに、図４（ｃ）のように、溝部２２は、ストッパ層１４および窒化シリコン層１２をエッチングしたマスク（フォトレジスト２０）を用い半導体基板１０をエッチングすることにより、形成している。このように、ストッパ層１４のエッチング、窒化シリコン層１２および溝部２２形成のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
図４（ｂ）のように、溝部２２を形成するためのマスクとしてストッパ層１４となるべき層上に形成されたフォトレジスト２０を用いる。そしてストッパ層１４はフォトレジスト２０を露光する際の反射防止膜として用いられている。これにより、微細なフォトレジストパターンの形成が可能となり溝部１４の微細化が可能となる。また、ストッパ層と反射防止膜を兼ねることにより、製造工程を削減することができる。
実施例１のようにカバー膜１６が絶縁膜、特に酸化シリコン膜である場合、カバー膜１６は研磨されやすい。そのため、研磨後の絶縁膜表面の平坦性が悪くなりやすい。そこで、本発明を適用することにより、表面の平坦性が優れた絶縁膜を得ることができる。
実施例２は基板上に形成された金属層上に形成された絶縁膜表面を平坦化する例である。図９は実施例２に係る半導体装置の製造方法を示す断面図である。図９（ａ）を参照し、シリコン半導体基板１０上に金属層として多結晶シリコン膜を形成する。例えば、金属層をゲート電極として使用する場合は、半導体基板１０上にゲート酸化膜等の絶縁膜を形成し、その上に金属膜３１が形成される。図９にはこの絶縁膜は図示していない。金属膜３１上にストッパ層３２となるべき酸化窒化シリコン膜３３を形成する。金属膜３１および酸化窒化シリコン膜３３の膜厚は、それぞれ２００〜４００ｎｍ程度および１０〜５０ｎｍ程度であることが好ましい。
図９（ｂ）を参照し、酸化窒化シリコン膜３３上に開口部を有するフォトレジスト３８を形成する。フォトレジスト３８をマスクに、酸化窒化シリコン膜３３および金属膜３１をエッチングし、ストッパ層３２および金属層３０を形成する。
図９（ｃ）を参照し、フォトレジスト３８を除去する。その後、金属層３０およびストッパ層３２の間の領域並びにストッパ層３２上に、カバー膜３４を形成する。カバー膜３４は、金属層３０およびストッパ層３２の間の領域上の表面が、ストッパ層３２の表面より高く、金属層３０およびストッパ層３２を覆うように形成する。カバー膜３４としては、ＣＶＤ法を用い形成した膜厚が
１．５μｍの酸化シリコン膜を用いる。酸化シリコン膜の膜厚は、１．０〜２．０μｍ程度であることが好ましい。
図９（ｄ）を参照し、セリアスラリを研磨剤に用い、カバー膜３４をストッパ層３２まで研磨する。研磨条件は実施例１と同じである。これにより、金属層３０およびストッパ層３２の間に平坦な表面を有する埋込層３６が形成される。
実施例２は、図９（ｂ）のように、半導体基板上の一部に金属層３０を形成し、金属層３０上に酸化シリコン膜を含むストッパ層３２を形成する。その後、図９（ｃ）のように、カバー膜３４は、金属層３０の間およびストッパ層３２上に、ストッパ層３２間の領域上の表面が、ストッパ層３２の表面より高くなるように形成する。その後、図９（ｄ）のように、セリアスラリを用いカバー層３４をストッパ層まで研磨している。これにより、半導体基板１０上の一部に設けられた金属層３０と、金属層３０上に設けられた酸化窒化シリコン膜３２と、金属層３０の間の半導体基板１０上に設けられ、酸化窒化シリコン膜３２の表面と実質的に同じ平面内の表面を有する埋込層３６と、を備える半導体装置が作製される。なお、実質的に同じとは、酸化窒化シリコン膜３２と埋込層３６を研磨したときに得られる程度に同じことである。
実施例２に係る製造方法および半導体装置によれば、金属層３０の間に埋込層３６を形成する場合も、埋込層３６の表面の平坦性を向上させることができる。特に、実施例２のように、金属層に絶縁膜を埋め込む場合、研磨後の絶縁膜表面の平坦性が悪くなりやすい。そこで、本発明を適用することにより、良好な平坦性を得ることができる。
図９（ｂ）のように、金属層３０はストッパ層３２をエッチングしたマスク（フォトレジスト３８）を用い金属層３０となるべき金属膜３１をエッチングしている。このように、ストッパ層１４のエッチングと金属層３０のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
実施例３は、基板上に多層配線を形成する例である。図１０および図１１は実施例３に係る半導体装置の製造方法を示す断面図である。図１０（ａ）を参照し、半導体基板１０上に、配線層５０および第１の層間絶縁膜５２を形成する。配線層５０および第１の層間絶縁膜５２の形成方法は、後述する図１０（ｂ）ないし図１１（ｃ）の配線層６０を配線層５０、第２の層間絶縁膜６６および埋込層６４を第１の層間絶縁膜５２に置き換えた方法、または従来例で説明した図３（ｂ）および図３（ｃ）の配線膜６０を配線層５０、第１の層間絶縁膜６４を層間絶縁膜５２と置き換えた方法と同じである。配線層５０はアルミニウム、第１の層間絶縁膜５２は酸化シリコン膜を主に含む。また、配線層５０および第１の層間絶縁膜５２と半導体基板１０の間には、下層の配線層やトランジスタ等の動作層が形成されている。しかし、図１０および図１１においては図示していない。
図１０（ｂ）を参照し、第１の層間絶縁膜５２上に膜厚が約５００ｎｍのアルミニウムを主に含む金属膜６１を形成する。この膜厚は２００〜８００ｎｍ程度であることが好ましい。金属膜６１上に膜厚が約３０ｎｍの酸化窒化シリコン膜６３を形成する。この膜厚は１０〜５０ｎｍ程度であることが好ましい。
図１０（ｃ）を参照し、酸化窒化シリコン膜６３上に、開口部を有するフォトレジスト７０を形成する。フォトレジスト７０をマスクに、酸化窒化シリコン膜６３および金属膜６１をエッチングする。これにより、ストッパ層６２および配線層６０が形成される。
図１１（ａ）を参照し、フォトレジスト７０を除去する。その後、配線層６０およびストッパ層６２の間並びにストッパ層６２の上に、カバー膜６５を形成する。カバー膜６５は、配線層６０およびストッパ層６２の間の領域上の表面が、ストッパ層６２の表面より高く、配線層６０およびストッパ層６２を覆うように形成する。カバー膜６５としては、ＣＶＤ法を用い形成された膜厚が
１．５μｍの酸化シリコン膜を用いる。この膜厚は１．０〜２．０μｍ程度が好ましい。
図１１（ｂ）を参照し、セリアスラリを研磨剤に用い、カバー膜６５をストッパ層６２まで研磨する。研磨条件は実施例１と同じである。これにより、配線層６０およびストッパ層６２の間に平坦な表面を有する埋込層６４が形成される。図１１（ｃ）を参照し、ストッパ層６２および埋込層６４上に第２の層間絶縁膜６６をＣＶＤ法を用い形成する。必要に応じ、上層にも同様に配線層、層間絶縁膜を形成することもできる。実施例３を用いた配線層は１層のみでも良いし、多層でもよい。いずれの層に適用するかは、平坦性の要求に応じ決められる。
実施例３によれば、図１０（ａ）のように、半導体基板１０上に第１の層間絶縁膜５２を形成している。図１０（ｃ）のように、第１の層間絶縁膜１０上の一部に配線層６０を形成し、配線層６０上にストッパ層６２を形成している。図１１（ａ）のように、配線層６０およびストッパ層６２（第１の層）間およびストッパ層６２上に、配線層６０およびストッパ層６２（第１の層）間の領域上の表面が、ストッパ層６２の表面より高いカバー膜６５を形成している。図１１（ｂ）のように、カバー膜６５をストッパ層６２まで研磨することにより、配線層６０およびストッパ層６２（第１の層）間に埋込層６４を形成している。図１１（ｃ）のように、ストッパ層６２上に第２の層間絶縁膜６６を形成している。このように、埋込層６４は、配線層６０およびストッパ層６２（第１の層）の間の第１の層間絶縁膜５２上に設けられ、ストッパ層６２(第１の層)の表面と実質的に同じ平面内の表面を有する。このように、カバー層６５をストッパ層６２まで研磨し平坦化した後、第２の層間絶縁膜６６を形成することができる。よって、第２層間絶縁膜６６は平坦性に優れた表面を有することができる。これにより、上層の配線の微細化が可能になる。
従来例３では、図３（ｂ）のように、配線層６０上に第２の層間絶縁膜６５を形成するため、第２の層間絶縁膜６５の表面には凹凸が生じる。そこで、図３（ｃ）のように、第２の層間絶縁膜を研磨することにより表面の平坦化を行っている。しかし、ストッパ層を用いることができないため、図３（ｃ）のように、研磨後の第２の層間絶縁膜６５の表面は平坦性は良くない。一方、実施例３によれば、図１０（ｂ）のように、カバー層６５を研磨により平坦化し埋込層６４とした後、図１０（ｃ）のように、第２の層間絶縁膜６６を形成している。この場合、比較的平坦性の良い配線層６０および埋込層６４上に第２の層間絶縁膜６６を形成している。よって、第２の層間絶縁膜６６の表面の平坦性を良くすることができる。
実施例３の場合、埋込層６４表面の平坦性が多少悪い場合も、実施例３のように、ストッパ層がない状態で研磨することに比べれば、第２の層間絶縁膜６６の表面を平坦化することができる。よって、研磨剤としてセリアスラリ、ストッパ層として酸化窒化シリコン膜を用いない場合も、従来例３より第２の層間絶縁膜６６表面を平坦化することができる。
さらに、配線層６０上に形成された酸化窒化シリコン膜含むストッパ層６２有し、セリアスラリを研磨剤に用い、カバー膜６５をストッパ層６２まで研磨することにより、埋込層６４の表面をより平坦化することができる。これにより、第２の層間絶縁膜６６の表面をより平坦化することができ、上層配線の微細化がより可能となる。
図９（ｃ）のように、ストッパ層６２は酸化窒化シリコン膜６３（ストッパ層となるべき層）をエッチングすることにより形成しており、配線層６０は、ストッパ層６２をエッチングした同じマスク（フォトレジスト７０）を用い配線層となるべき金属膜６１をエッチングしている。このように、ストッパ層６２のエッチングと配線層６０のエッチングを同じマスクを用いることにより、製造工程を短縮することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。実施例においては、金属層として多結晶シリコン膜、配線層としてアルミニウム、埋込層として酸化シリコン膜を用いた場合について例示したが、これらに限られるものではない。

Claims (12)

  1. 半導体基板上に、屈折率（Ｎ）が１．８〜２．３の範囲内にありかつ吸収係数（Ｋ）が０．１〜１．５の範囲内にある酸化窒化シリコン膜を含むストッパ層を形成する工程と、
    前記ストッパ層の間およびその上に、前記ストッパ層間の領域上の表面が、ストッパ層の表面より高いカバー膜を形成する工程と、
    セリアスラリを研磨剤に用い、前記カバー膜を前記ストッパ層までを研磨する工程を有する半導体装置の製造方法。
  2. 前記半導体基板をエッチングすることにより半導体基板に溝部を形成する工程を有し、
    前記カバー膜を形成する工程は、前記カバー膜を前記溝部に埋め込まれ前記ストッパ層上に形成する工程を含む請求項１記載の半導体装置の製造方法。
  3. 前記ストッパ層を形成する工程は、前記ストッパ層となるべき層をエッチングする工程を含み、
    前記溝部を形成する工程は前記ストッパ層をエッチングしたマスクを用い前記半導体基板をエッチングする工程を含む請求項２記載の半導体装置の製造方法。
  4. 前記半導体基板上に窒化シリコン膜を形成する工程と、
    前記窒化シリコン膜をエッチングすることにより窒化シリコン層を形成する工程を有し、
    前記ストッパ層を形成する工程は、前記窒化シリコン膜上に前記ストッパ層を形成する工程を含み、
    前記溝部を形成する工程は前記ストッパ層および前記窒化シリコン層をエッチングしたマスクを用い前記半導体基板をエッチングする工程を含む請求項３記載の半導体装置の製造方法。
  5. 前記溝部を形成するためのマスクとして前記ストッパ層となるべき上に形成されたフォトレジストを用い、前記ストッパ層となるべき層は前記フォトレジストを露光する際の反射防止膜としても用いる請求項３または４記載の半導体装置の製造方法。
  6. 前記カバー膜は絶縁膜である請求項２から５のいずれか一項記載の半導体装置の製造方法。
  7. 前記カバー膜は絶縁膜であり、
    前記半導体基板上に金属層を形成する工程を有し、
    前記ストッパ層を形成する工程は、前記金属層上に前記ストッパ層を形成する工程を含み、
    前記カバー膜を形成する工程は、前記金属層の間および前記ストッパ層上に前記カバー膜を形成する工程を含む請求項１記載の半導体装置の製造方法。
  8. 前記金属層を形成する工程は、前記ストッパ層をエッチングしたマスクを用い前記金属層となるべき金属膜をエッチングする工程を含む請求項７記載の半導体装置の製造方法。
  9. 半導体基板上に第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜上の一部に、配線層を含む第１の層を形成する工程と、
    前記第１の層間およびその上に、前記第１の層間の領域上の表面が、前記第１の層の表面より高いカバー膜を形成する工程と、
    前記カバー膜を前記第１の層までを研磨することにより、前記第１の層間に埋込層を形成する工程と、
    前記第１の層上に第２の層間絶縁膜を形成する工程と、を有し、
    前記第１の層を形成する工程は、前記配線層を形成する工程と、前記配線層上に、屈折率（Ｎ）が１．８〜２．３の範囲内にありかつ吸収係数（Ｋ）が０．１〜１．５の範囲内にある酸化窒化シリコン膜を含むストッパ層を形成する工程を含み、
    前記カバー膜を研磨する工程は、セリアスラリを研磨剤に用い、前記カバー膜を前記ストッパ層まで研磨する工程を含む半導体装置の製造方法。
  10. 前記ストッパ層を形成する工程は、前記ストッパ層となるべき層をエッチングする工程を
    含み、
    前記配線層を形成する工程は、前記ストッパ層をエッチングしたマスクを用い前記配線層となるべき金属膜をエッチングする工程を含む請求項９記載の半導体装置の製造方法。
  11. 半導体基板上に設けられた金属層と、
    前記金属層上に設けられ、屈折率（Ｎ）が１．８〜２．３の範囲内にありかつ吸収係数（Ｋ）が０．１〜１．５の範囲内にある酸化窒化シリコン膜と、
    前記金属層の間の半導体基板上に設けられた埋込層と、を具備する半導体装置。
  12. 半導体基板上に設けられた第１の層間絶縁膜と、
    前記第１の層間絶縁膜上の一部に設けられた配線層を含む第１の層と、
    前記第１の層の間の前記第１の層間絶縁膜上に設けられた埋込層と、
    前記第１の層および前記埋込層上に形成された第２の層間絶縁膜と、を具備し、
    前記第１の層は、前記配線層上に形成され、屈折率（Ｎ）が１．８〜２．３の範囲内にありかつ吸収係数（Ｋ）が０．１〜１．５の範囲内にある酸化窒化シリコン膜を含むストッパ層を有する半導体装置。
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