JP5066432B2 - 画像表示装置 - Google Patents

Description

本発明は、ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子その他の自発光タイプの表示素子である自発光素子を搭載した画像表示装置に関する。

ＥＬ（エレクトロルミネッセンス）素子や有機ＥＬ素子等に代表される自発光素子において、その発光輝度は自発光素子を流れる電流量に比例するという性質があり、自発光素子を流れる電流量を制御することで階調表示が可能になる。このような自発光素子を複数配置して表示装置を作成することができる。

一方で、このような自発光素子に流れる電流量を制御するための駆動トランジスタは、製造工程での特性ばらつきを持ち、この特性ばらつきにより駆動電流がばらつき、最終的には輝度ばらつきとなり、画質低下の要因となっている。

この問題を解決する一回路として、１水平期間のなかで駆動トランジスタの特性を基準として表示データ信号を書込み、その後、発光タイミングを制御する三角波を入力することにより、駆動トランジスタの特性ばらつきをキャンセルしながら発光時間を制御して階調表示を行う技術が特許文献１に開示されている。
特開２００３−５７０９号公報

しかしながら、上記特許文献１に開示の技術は、同一の階調表示において、１表示期間内（フレーム）で信号が書き換わる水平タイミングと、発光する水平タイミングが常に一定であるため、動画像の輪郭にずれが生じる。図１１は、縦1ラインの横移動表示を行った場合の従来技術の信号書換えと発光のタイミングを示す図である。図１１において、１０６は表示映像、１０７は書込み−発光タイミング、１０８は実際の表示であり、表示映像１０６は本来表示したい映像を１フレーム目から６フレーム目まで順に示したものであり、垂直ラインが右に移動する映像を示している。

書込み−発光タイミング１０７は、垂直ラインが右に移動する映像入力に対する１水平期間で書き込みと発光を繰り返す従来技術での発光状態の時間的推移を示し、この発光状態を時間的に積分したものが実際に人間の目に見える実際の表示１０８の状態となる。発光タイミングが常に同じてあるため、信号の書換えによって生じる輪郭のずれが常に同じ位置となり、輪郭ずれが人間の目に見やすくなっていることを示している。

本発明は、これらの問題点に鑑みてなされたものである。すなわち、１水平期間内で信号書込みと発光とを分割して行う発光時間制御駆動において、列ごとの三角波入力を異ならせることにより信号書換えと発光のタイミングを異ならせ、輪郭ずれが同じ位置に生じないようにすることにより、人間の目に動画の輪郭ずれを見え難くする自発光素子を用いた表示装置を提供することを目的とする。

本発明の一実施態様によれば、表示データに応じた信号電圧を信号線（列方向）に印加する信号線駆動回路（データ線駆動回路とも言う）と、位相や波形の異なる複数種類の三角波を生成する三角波生成回路と、信号線ごとに該三角波生成回路が生成する複数種類の三角波のうち一つを選択する三角波選択回路と、該信号電圧と該三角波選択回路が選択出力する三角波を切り替える信号線切替回路を有する。このような構成の画像表示装置において、１水平期間を信号書き込み期間と三角波期間に分割し、信号書込み期間では該信号電圧、三角波期間には該三角波を各々出力する。該三角波は、信号線ごと（列ごと）に異なる三角波を選択出力することにより、動画における輪郭ずれの位置を列ごとに変えることが可能となる。

本発明によれば、動画における輪郭ずれの位置を列ごとに変えることにより、人間の目に見え難くする効果を有する自発光素子を用いた画像表示装置が提供される。

以下、本発明の最良の実施形態について、図面を参照して詳細に説明する。

実施形態

以下、本発明の一実施形態について図面を用いて詳細に説明する。図１は、本発明による自発光素子を用いた画像表示装置の一実施形態の構成図である。図１において、符号１は垂直同期信号、２は水平同期信号、３はデータイネーブル、４は表示データ、５は同期クロックである。垂直同期信号１は表示一画面周期（１フレーム周期）の信号、水平同期信号２は１水平周期の信号、データイネーブル３は表示データ４が有効である期間（表示有効期間）を示す信号で、全ての信号が同期クロック５に同期して入力される。

本実施形態では、これら表示データが、一画面分が左上端の画素から順次ラスタスキャン形式で転送され、１画素分の情報は６ビットのデジタルデータから成るものとして、以下に説明する。符号６は表示制御部、７はデータ線制御信号、８は走査線制御信号、９は格納回路制御信号、１０は格納回路制御アドレス、１１は格納データ、１２は水平画像格納回路、１３は読み出しデータである。表示制御部６は、自発光素子ディスプレイ（後述）の少なくとも１水平分（１ライン分）の表示データ４を格納可能な水平画像格納回路１２へ一旦格納するための格納回路制御信号９を書込み制御信号、格納回路制御アドレス１０を書込みアドレスとして生成し、格納データ１１と合わせて出力する。

また、自発光素子ディスプレイの表示タイミングに合わせて格納データ１１を読み出しデータ１３として読み出すよう、格納回路制御信号９を読み出し制御信号、格納回路制御アドレスを読出しアドレスとして生成し、読出しデータ１３と合わせて、データ線制御信号７、走査線制御信号８として出力する。本実施形態では、水平画像格納回路１２は1ライン分の表示データを格納、読み出すものとして以下説明する。

符号１４はデータ線駆動回路、１５はデータ線駆動信号、１６は走査線駆動回路、１７は走査線駆動信号、１８は発光電圧生成回路、１９は自発光素子発光電圧、２０は自発光素子ディスプレイである。自発光素子ディスプレイ２０は、表示素子として発光ダイオードや有機ＥＬ等を用いたディスプレイを示し、マトリクス状に配置された複数の自発光素子（画素）を有する。自発光素子自発光素子ディスプレイ２０の表示動作は、走査線駆動回路１６から出力される走査線駆動信号１７によって選択されたライン上の画素にデータ線駆動回路１４から出力されるデータ線駆動信号１５に従った信号電圧、および三角波信号の印加によって発光時間を制御する。

自発光素子は制御された時間に応じて、自発光素子発光電圧１９が印加されることによって発光する。なお、データ線駆動回路１４と走査線駆動回路１６は、各々を別のＬＳＩで実現してもよいし、一つのＬＳＩで実現してもよい。また、画素部と同一のガラス基板上に形成してもよい。本実施形態では、自発光素子ディスプレイ２０は２４０×３２０ドットの解像度を持つものとして以下説明する。

図２は、図１における自発光素子ディスプレイ２０の内部構成例を説明する回路図であり、自発光素子として有機ＥＬ素子を用いた場合の例を示す。図２において、符号２１は第１データ線、２２は第２データ線、２３は第１走査線、２４は第３２０走査線、２５は第１発光制御線、２６は第３２０発光制御線、２７は第１列発光電圧供給線、２８は第２列発光電圧供給線、２９は第１行第１列画素、３０は第１行第２列画素、３１は第３２０行第１列画素、３２は第３２０行第２列画素である。各々の走査線によって選択される行の画素に、各々のデータ線を介して信号電圧と三角波を供給し、信号電圧と三角波の関係に従って発光する時間を制御する。

ここでは、画素内部の構成を第１行第１列画素２９のみ示しているが、第１行第２列画素３０をはじめとする他の画素（図示されていない画素も含めて全ての画素）についても同様の構成である。符号３３はリセットスイッチ、３４は書込み容量、３５は駆動インバータ、３６は発光制御スイッチ、３７は有機ＥＬである。リセットスイッチ３３は第１走査線２３によって“オン”状態となり、駆動インバータ３５の入出力が短絡されるため、各々の画素の駆動インバータ３５を形成するトランジスタの特性に従った基準電圧が設定され、これを基準として第１データ線２１からの信号電圧を書込み容量３４に蓄積する。

駆動インバータ３５は、信号電圧書込み後に入力される三角波が書込み容量３４に蓄積された信号電圧より高いときは出力“ロー”状態、低いときは出力“ハイ”状態となり、発光制御スイッチ３６を三角波入力時に全画素“オン”状態とすることにより、有機ＥＬ３７が発光する。また、先に説明したとおり、自発光ディスプレイ２０の画素数は、２４０×３２０画素となっているため、走査線は、水平方向の線が垂直方向に第１走査線２３から第３２０走査線２４まで３２０本並び、データ線は、垂直方向の線が水平方向に第１データ線２１、第２データ線２２から第７２０データ線（図示せず）まで７２０本（Ｒ、Ｇ、Ｂ３ドットで１画素を構成するものとして）並んでいるものとして以下説明する。

さらに、自発光素子電圧１９は自発光素子ディスプレイ２０の下側から供給され、垂直方向（列方向）の線である第１列発光電圧供給線２７、第２列発光電圧供給線２８から第７２０列発光電圧供給線まで、水平方向に７２０本接続されるものとして以下説明する。

図３は、図２の駆動インバータ３５における信号電圧の基準電圧設定を説明する図である。図３において、符号３８は駆動インバータ３５の入出力特性、３９は入出力短絡条件、４０は駆動インバータ３５の信号電圧書込み基準電位であり、駆動トランジスタ３５は、データ書込み時に入出力が短絡されるため、入力、出力の電位が、入出力特性３８とＶｉｎ＝Ｖｏｕｔの直線で示す入出力短絡条件３９の交点である信号電圧書込み基準電位４０となる。信号電圧の書き込みはこの信号電圧書込み基準電圧４０を基準として行われることとなる。

図４は、信号電圧書き込みと三角波による点燈時間制御の動作を示す波形図である。図４において、符号４１はリセットパルス、４２は発光制御パルス、４３は駆動インバータ入力（Ｖｉｎ）、４４はデータ書込み期間、４５は三角波書込み期間、４６は１水平期間である。本実施形態における書込み動作は、１水平期間４６をデータ書込み期間４４と三角波書込み期間４５に分割し、データ書込み期間４４ではリセットパルス４１を“ハイ”状態としてリセットスイッチ３３を“オン”状態とし、発行制御パルス４２を“ハイ”状態として発光制御スイッチ３６を“オン”状態とする。

三角波書込み期間４５では、発光制御パルス４２のみ“ハイ”状態とする。符号４７は奇数列駆動インバータ入力、４８は奇数列駆動インバータ閾値電圧、４９は三角波ハイ電圧（ＶＳＨ）、５０は三角波ロー電圧（ＶＳＬ）、５１は奇数列駆動インバータ出力（Ｖｏｕｔ）、５２は奇数列発光期間、５３は奇数列非発光期間、５４は１フレーム期間である。奇数列駆動インバータ入力４７は、データ書込み期間４４で信号電圧（Ｖｓｉｇ）とし、リセットパルス４１、発光制御パルス４２を“ハイ”状態とすることにより、駆動インバータ３５、および有機ＥＬ３７の特性を基準とした奇数列駆動インバータ閾値電圧４８となる。

三角波書込み期間４５では、書き込む三角波の電圧が、複数ライン分かけて三角波ハイ電圧４９から三角波ロー電圧５０まで下降し、再び三角波ハイ電圧４９まで上昇する。本実施形態では、三角波が１フレーム期間５４の周期で三角波ハイ電圧４９から三角波ロー電圧５０、三角波ハイ電圧４９へと変化し、１フレーム期間５４とは、周波数６０Ｈｚの１周期（約１６．７ｍｓ）であるものとして以下説明する。

ここで、三角波書込み期間４５では、三角波のレベルが奇数列駆動インバータ閾値電圧４８を下回る期間では奇数列駆動インバータ出力５１が“１”となり（奇数列発光期間５２）、上回る期間では“０”となる（奇数列非発光期間５３）。このとき、発光制御パルス４２が三角波書込み期間４５において“ハイ”状態となり、発光制御スイッチ３６が“オン”状態となるため、奇数列発光期間５２の三角波書込み期間４５において有機ＥＬ３７が発光することとなる。符号５５は偶数列駆動インバータ入力、５６は偶数列駆動インバータ閾値電圧、５７は偶数列駆動インバータ出力（Ｖｏｕｔ）、５８は偶数列発光期間、５９は偶数列非発光期間である。

偶数列駆動インバータ入力５５も、奇数列駆動インバータ入力４７と同様に、データ書込み期間４４で信号電圧（Ｖｓｉｇ）とし、リセットパルス４１、発光制御パルス４２を“ハイ”状態とすることにより、駆動インバータ３５、および有機ＥＬ３７の特性を基準とした偶数列駆動インバータ閾値電圧５６となる。本実施形態では、表示状態をベタ表示とし、奇数列駆動インバータ閾値電圧４８と偶数列駆動インバータ閾値電圧５６が同じ電圧であるものとして以下説明する。

三角波書込み期間４５では、書き込む三角波の電圧が、複数ライン分かけて三角波ロー電圧５０から三角波ハイ電圧４９まで上昇し、再び三角波ロー電圧５０まで下降する。本実施形態では、三角波が１フレーム期間５４の周期で三角波ロー電圧５０から三角波ハイ電圧４９、三角波ロー電圧５０へと変化、つまり奇数列の三角波とは位相が反対となるものとして以下説明する。ここでも奇数列と同様に、三角波書込み期間４５では、三角波のレベルが偶数列駆動インバータ閾値電圧５６を下回る期間では偶数列駆動インバータ出力５７が“１”となり（偶数列発光期間５８）、上回る期間では“０”となる（偶数列非発光期間５９）。したがって、偶数列においては、奇数列と反対の位相で有機ＥＬ３７が発光することとなる。

図５は、図１のデータ線駆動回路１４の内部構成の一例を説明するブロック図である。図５において、符号６０はデータシフト回路、６１はデータ開始信号、６２はデータクロック、６３は表示シリアルデータ、６４は水平帰線期間信号、６５は表示シフトデータであり、データシフト回路６０は、データクロック６２に従い、１ライン分の表示シリアルデータ６３をデータ開始信号６１を取り込み開始の基準として１水平期間中に取り込み、表示シフトデータ６５として出力する。

符号６６は１ラインラッチ回路、６７は水平ラッチクロック、６８は１ラインラッチデータであり、１ラインラッチ回路６６は表示シフトデータ６５を１ライン分ラッチし、水平ラッチクロック６７に同期して１ラインラッチデータ６８として出力するとともに、１ラインラッチデータ６８を出力しない期間を示す水平帰線期間信号６４を出力する。符号６９は階調電圧選択回路、７０は１ライン表示データである。階調電圧選択回路６９は、１ラインラッチデータに従って６４レベルの階調電圧のうちの１レベルを選択し、１ライン表示データ７０として出力する。

符号７１は三角波生成回路、７２は第１三角波信号、７３は第２三角波信号、７４は三角波切替信号であり、三角波生成回路７１は、１フレーム期間を１周期とする第１三角波信号７２と、周期は同様で位相の異なる第２三角波信号７３を生成するとともに、生成した三角波をデータ線に出力するタイミングを示す三角波切替信号７４を生成する。先に述べたとおり、本実施形態では三角波の位相を奇数列と偶数列で反対とするため、第１三角波信号７２を奇数列のデータ線に出力し、位相が反対となる第２三角波信号７３を偶数列のデータ線に出力するものとして以下説明する。符号７５は階調電圧−三角波切替回路であり、三角波切替信号７４に従って、奇数列においては１ライン表示データ７０と第１三角波信号７２を、偶数列においては１ライン表示データ７０と第２三角波信号７３を切り替えてデータ線駆動信号１５として出力する。

図６は、図５におけるデータ線駆動回路１４の奇数列データ線の駆動動作を示す波形図である。図６において、符号７６はデータ開始信号波形、７７はｎライン目データ開始タイミング、７８はｎ＋１ライン目データ開始タイミング、７９はデータクロック波形、８０は表示シリアルデータ波形、８１はｎライン目表示シリアルデータ、８２はｎ＋１ライン目表示シリアルデータ、８３は水平ラッチクロック波形、８４は１ラインラッチデータ波形、８５はｎ−１ライン目ラッチデータ、８６はｎライン目ラッチデータである。

表示シリアル波形８０はデータ開始タイミングが“ハイ”となるタイミングを基準にデータクロック波形７９に従って取り込まれる。例えば、ｎライン目表示シリアルデータ８１は、ｎライン目データ開始タイミング７７の次のデータクロック波形７９の立ち上がりで取り込みを開始する。１ライン分のデータを全て取り込んだ後、水平ラッチクロック波形８３の立ち上がりで１ラインラッチデータ波形８４が出力されることを示している。例えば、ｎライン目表示シリアルデータ８１は、全データ取り込み終了後の水平ラッチクロック波形８３の立ち上がりで、ｎライン目ラッチデータ８６として出力される。図６に時間軸を伸ばしたものを合わせて示している。

符号８７は水平帰線期間信号波形、８８は１ライン表示データ波形、８９は第１三角波信号波形、９０は三角波切替信号波形、９１は奇数列データ線駆動信号波形、９２は垂直帰線三角波書込み期間である。三角波切替信号波形９０は、１水平ライン分の１ラインラッチデータ波形８４の出力後、例えば、ｎ−１ライン目ラッチデータ８５の出力後に“ハイ”となり、第１三角波信号波形８９が出力される。したがって、奇数列データ線駆動信号波形９１は、データ書込み期間４４では１ライン表示データ波形８４を、三角波書込み期間４５では第１三角波信号波形８９が出力されることとなる。また、本実施形態では、１フレーム期間５４内の垂直帰線期間も、三角波を出力する垂直帰線三角波書込み期間９２とするものとして以下説明する。

図７は、図５におけるデータ線駆動回路１４の偶数列データ線の駆動動作を示す波形図である。図７において、図６と符号が同じものは奇数列の動作と同様の部分である。符号９３は第２三角波信号波形、９４は偶数列データ線駆動信号波形である。奇数列の動作と同様に、三角波切替信号波形９０が、１水平ライン分の１ラインラッチデータ波形８４の出力後、例えば、ｎ−１ライン目ラッチデータ８５の出力後に“ハイ”となり、この期間は第２三角波信号波形９３が出力される。したがって、偶数列データ線駆動信号波形９４は、データ書込み期間４４では１ライン表示データ波形８４を、三角波書込み期間４５では第２三角波信号波形９３が出力されることとなる。

図８は、図５における三角波生成回路７１の内部構成例を説明するブロック図である。図８において、符号９５は基準クロック生成回路、９６は基準クロック、９７はアップダウンカウント回路、９８は第１カウント出力、９９は位相調整回路、１００は第２カウント出力、１０１はデジタル／アナログ変換回路、１０２は三角波切替信号生成回路である。基準クロック生成回路９５は、第１三角波信号７２と第２三角波信号７３を生成するための基準クロック９６を生成する。アップダウンカウント回路９７は、基準クロック９６に同期して任意の初期値からカウントダウンし“０”となった後、再び初期値に戻るまでカウントアップを行い、第１カウント出力９８を出力する。位相調整回路９９は第１カウント出力９８の位相を任意にずらし、第２カウント出力１００として出力する。

ここで、本実施形態では、任意の初期値を表示データと同様の６ビットデータの最大値である“６３”とし、第１カウント出力９８、第２カウント出力１００も６ビットのデジタルデータ、また、第２三角波信号７３の位相を、第１三角波信号７２の反対とし、第２カウント出力１００は第１カウント出力９８の反転出力となるものとして以下説明する。

図９は、図８における基準クロック生成回路９５、アップダウンカウント回路９７、位相調整回路９９、デジタル／アナログ変換回路１０１の動作を示す波形図である。図９において、符号１０３は基準クロック波形、１０４は第１カウント出力波形、１０５は第２カウント出力波形である。基準クロック波形１０３は、１フレーム期間５４の期間中に、最低限、アップダウンカウント回路９７が初期値“６３”から“０”までカウントダウンし、その後再び“６３”までカウントアップするために必要なクロック数を有するクロックである。

第１カウント出力波形１０４は、基準クロック波形１０３の立ち上がりに従って、初期値“６３”からカウントダウンを開始し、“０”となった後再び初期値の“６３”までカウントアップした値を示す。第２カウント出力波形１０５は、位相調整回路９９で位相を反転されて出力されるため、基準クロック波形１０３の立ち上がりに従って、初期値“０”からカウントアップを開始し、“６３”となった後再び“０”までカウントダウンした値を示すこととなる。第１三角波信号波形８９、第２三角波信号波形９３は、“０”から“６３”までの６ビットデジタルデータである第１カウント出力波形１０４、第２カウント出力波形１０５を“０”を最低レベル、“６３”を最高レベルとするアナログ値に変換した波形となる。

図１０は、縦1ラインの中間調表示を横移動した場合の信号書換えと発光のタイミングを示す図である。図１０において、符号１０６は表示映像（図６と同様）、１０９は位相ずらし時書込み−発光タイミング、１１０は位相ずらし時実表示である。位相ずらし時書込み−発光タイミング１０９は、垂直ラインが右に移動する映像入力に対して、１水平期間で書込みと発光を繰り返す位相が奇数列と偶数列で異なる場合の発光状態の時間的推移を示す。この発光状態を時間的に積分したものが実際に人間の目に見える位相ずらし時実表示１１０の状態となる。発光タイミングが奇数列と偶数列で異なるため、信号の書換えによって生じる輪郭のずれがフレームごとに異なり、輪郭ずれが人間の目にはぼやけて見や難くなっていることを示している。

以下、図１〜図９、図１１を用いて、本実施形態における動画の輪郭ずれの抑制動作について説明する。まず。図１を用いて、表示データの流れを説明する。図１において、表示制御部６は、表示データ４を１水平ライン分、水平画像格納回路１２に格納データ１１として一旦格納する。そして、自発光素子ディスプレイ２０の表示タイミングに合わせて、水平画像格納回路１２から表示データを読出しデータ１３として読み出し、データ線制御信号７、走査線制御信号８を生成する。

水平画像格納回路１２は、本実施形態のように、入力される表示データ４の水平帰線期間を長くするために用いており、表示データ４の水平帰線期間が十分に長い（≧５０％）の場合は省略することも可能である。データ線駆動回路１４は６ビットの階調情報を含むデータ線制御信号７を自発光素子ディスプレイ２０の画素を表示するための信号電圧に変換するとともに、水平帰線期間では三角波を生成し、データ線駆動信号１５として出力する。詳細は後で説明する。

走査線駆動回路１６は、自発光素子ディスプレイ２０の表示する走査線を順次選択するとともに、画素内の書込み制御を走査線ごとに制御するための信号を生成し、走査線駆動信号１７として出力する。詳細は後で説明する。駆動電圧生成回路１８は、自発光素子を点燈するための駆動電圧となる自発光素子発光電圧１９を生成する。最後に、自発光素子ディスプレイ２０において、走査線駆動信号１７によって選択された走査線上の画素が、データ線駆動信号１５として出力される信号電圧、三角波信号と、自発光素子発光電圧１９に従って点燈する。詳細は後で説明する。

図２〜４を用いて、図１記載の自発光素子ディスプレイ２０の点灯動作の詳細について説明する。図２において、第１走査線２３を介してリセットスイッチ３３をオン状態とすると、駆動インバータ３５の入出力が短絡されるため、図３に示す特性に従って、信号電圧書込み基準電位４０が、駆動インバータ３５の入出力電位差の中間電位となる。このとき、第１データ線２１を介してデータの信号電圧を、信号電圧書込み基準電位４０を基準として書込み容量３４に蓄積し、図４に示す奇数列駆動インバータ閾値電圧４８となる。

図２において、駆動インバータ３５は、入力電圧が閾値電圧を上回っている場合は“ロー”を出力、下回っている場合には“ハイ”を出力する。したがって、図４に示すように、水平帰線期間において第１データ線２１を介して三角波を入力することにより、奇数列駆動インバータ出力５１は、三角波の電圧レベルが奇数列駆動インバータ閾値電圧４８を上回る非発光期間５３では“ロー”となり、下回る発光期間５２では“ハイ”となる。また、偶数列画素においては信号電圧の書込み動作は奇数列と同様であるが、図４に示すように、水平帰線期間において第２データ線２２を介して入力する三角波の位相が、第１データ線を介して入力する三角波と反対のため、発光期間５２と非発光期間５３の関係が奇数列と異なることとなる。また、図２で、有機ＥＬ３７は、駆動インバータ３５の出力が“ロー”のときは非点灯、“ハイ”でかつ発光制御スイッチ３６が“ハイ”のとき点灯状態となり、点灯時は、自発光素子発光電圧１９に従った駆動電流が流れることにより発光する。

以上のように、発光、非発光を信号電圧に従った時間制御することにより階調表示を行う。ここで、駆動インバータ３５は論理回路記号で記載しているが、一般的にはＣＭＯＳトランジスタで構成される。ただし、図３に示す特性を持つインバータであれば、構成を限定するものではない。

図５〜図７を用いてデータ線駆動回路１４が、水平帰線期間において三角波信号を出力する詳細動作について説明する。図５において、データシフト回路６０は、データ開始信号６１、データクロック６２に従って、表示シリアルデータ６３をラッチし、表示シフトデータ６５として出力する。図６、図７に示すように、データ開始信号６１を開始基準として、表示シリアルデータ６３をデータクロック６２の立ち上がりで取り込む。図５で、１ラインラッチ回路６６は、データシフト回路６０で取り込んだ表示シフトデータ６５を水平ラッチクロック６７に従ってラッチし、１ラインラッチデータ６８として出力するとともに出力しない期間において水平帰線期間信号６４を出力する。

図６、図７に示すように、水平ラッチクロック６７の立ち上がりタイミングで１ラインラッチデータ６８を出力し、出力しない期間で水平帰線期間信号６４を“ハイ”とする。図５で、階調電圧選択回路６９は、６ビットデジタルの１ラインラッチデータ６８に従って、階調電圧６４レベルのうちの１レベルを選択し、１ライン表示データ７０として出力する。図６、図７に示すように、データ書込み期間４４の期間内での１ライン表示データ７０は、各々のラインにおいて１ラインラッチデータ６８に従った階調レベルが出力されている。

図５において、三角波生成回路７１は、位相の異なる第１三角波信号７２と第２三角波信号７３を生成するとともに、水平帰線期間信号６４に従って三角波切替信号７４を生成する。図６に示すように、１フレーム期間５４の期間内で、最大レベルから最小レベルまで下がった後、再び最大レベルまで到達する第１三角波信号７２と、最小レベルから最大レベルまで上がった後、再び最小レベルまで到達する第２三角波信号７３を生成する。詳細は後で説明する。

図５で、階調電圧−三角波切替回路７５は、三角波切替信号７４に従って、奇数列においては１ライン表示データ７０と第１三角波信号７２を切り替えて、データ線駆動信号１５として出力し、偶数列においては１ライン表示データ７０と第２三角波信号７３を切り替えて、データ線駆動信号１５として出力する。図６に示すように、奇数列においては、三角波切替信号７４が“ロー”であるデータ書込み期間４４では１ライン表示データ７０を選択し、“ハイ”である三角波書込み期間４５では第１三角波信号７２を選択し、データ線駆動信号１５として出力する。

図７に示すように、偶数列においては、三角波切替信号７４が“ロー”であるデータ書込み期間４４では奇数列と同様に１ライン表示データ７０を選択し、“ハイ”である三角波書込み期間４５では第２三角波信号７３を選択し、データ線駆動信号１５として出力する。以上で、水平帰線期間において、奇数列と偶数列で異なる位相の三角波信号を出力するデータ線駆動回路１４を実現する。

図８、９を用いて、図５に記載の三角波生成回路７１が、第１三角波信号７２、第２三角波信号７３を生成する詳細動作について説明する。図８で、基準クロック生成回路９５は、図９に示すように基準クロック９６を生成する。基準クロック９６は、１フレーム期間５４の期間に、最低限、アップダウンカウント回路９７が初期値“６３”から“０”までカウントダウンし、その後再び“６３”までカウントアップするために必要なクロック数を有するクロックである。

このクロック数は、水晶発信器で予め周波数を固定しておいてもよいし、レジスタ等で可変とすることも可能である。また、ＰＬＬを用いて、１フレーム期間５４の期間内を逓倍するクロックを再生してもよい。また、基準クロック９６は出力し続けてもよいし、水平帰線期間のみ出力してもよい。図８で、アップダウンカウント回路９７は、基準クロック９６に従ってカウント動作を行う。図９に示すように、１フレーム期間５４の先頭でカウント初期値“６３”を設定し、その後、基準クロック９６に同期してカウントダウン動作を行う。カウント値が“０”となった後、カウントアップ動作に切り替え、再び“６３”となるまでカウントアップ動作を行い、第１カウント出力９８として出力する。

ここで、本実施形態では、カウント動作を“１”ずつ行っているが、三角波の形状を変えるためにカウント幅を可変としてもよい。また、カウント値を６ビットデジタルの“０”から“６３”と限定するものではない。図８で、位相調整回路９９は、図９に示すように第１カウント出力９８を反転し、第２カウント出力１００として出力する。ここで、本実施形態では、第２カウント出力１００を第１カウント出力９８の反転出力としているが、位相のずらし方を限定するものではなく、任意のずらし方（例えば９０°）でもよいし、また、位相の種類を２種類に限定するものでもない。

さらに、第２カウント出力１００を第１カウント出力９８から生成せず、アップダウンカウント回路を複数設けることにより、三角波を複数生成することも可能である。図８で、デジタル／アナログ変換回路１０１は、６ビットの第１カウント出力９８、第２カウント出力１００を６４レベルのアナログ信号に変換する。図９に示すように、第１カウント出力９８、第２カウント出力１００が“６３”のときに最大レベル、“０”のときに最小レベルとなるアナログ信号に変換し、各々第１三角波信号７２、第２三角波信号７３として出力する。

ここで、本実施形態では、三角波信号をデジタル的なカウント動作から生成したが、１フレーム期間内に増減する信号であれば、生成回路の構成を限定するものではない。また、１フレーム期間内を通して増減する三角波を生成したが、水平帰線期間内のみ増減し、データ書込み時には増減を停止することとしてもよい。さらに、三角波生成回路７１をデータ線駆動回路１４の中に設けているが、データ線の切り替え回路とともに外部に設けることも可能である。

最後に、図１０を用いて、動画の輪郭ずれの抑制効果について説明する。図１０において、位相ずらし時書込み−発光タイミング１０９は、垂直ラインが右に移動する映像入力に対して、１水平期間で書込みと発光を繰り返す位相が奇数列と偶数列で異なる場合の発光状態の時間的推移を示し、この発光状態を時間的に積分したものが実際に人間の目に見える位相ずらし時実表示１１０の状態となる。発光タイミングが奇数列と偶数列で異なるため、信号の書換えによって生じる輪郭のずれがフレームごとに異なり、輪郭ずれが人間の目にはぼやけて見や難くなっていることを示している。

以上の動作により、水平帰線発光による階調制御を行う自発光素子ディスプレイにおいて、動画像の輪郭ずれの視認を抑制する効果を得ることが可能となる。

携帯電話やＤＳＣ、ＰＤＡといった情報処理端末の表示装置から、ＴＶや情報掲示板といった大型表示装置まで利用可能な技術である。

本発明による自発光素子を用いた画像表示装置の一実施形態の構成図である。 図１における自発光素子ディスプレイの内部構成例を説明する回路図である。 図２の駆動インバータにおける信号電圧の基準電圧設定を説明する図である。 信号電圧書き込みと三角波による点燈時間制御の動作を示す波形図である。 図１のデータ線駆動回路の内部構成の一例を説明するブロック図である。 図５におけるデータ線駆動回路の奇数列データ線の駆動動作を示す波形図である。 図５におけるデータ線駆動回路の偶数列データ線の駆動動作を示す波形図である。 図５における三角波生成回路の内部構成例を説明するブロック図である。 図８における基準クロック生成回路、アップダウンカウント回路、位相調整回路、デジタル／アナログ変換回路の動作を示す波形図である。 縦1ラインの中間調表示を横移動した場合の信号書換えと発光のタイミングを示す図である。 縦1ラインの横移動表示を行った場合の従来技術の信号書換えと発光のタイミングを示す図である。

符号の説明

６…表示制御部、１２…水平画像格納回路、１４…データ線駆動回路、１６…走査線駆動回路、１８…発光電圧生成回路、２０…自発光素子ディスプレイ、３３…リセットスイッチ、３４…書込み容量、３５…駆動インバータ、３６…発光制御スイッチ、３７…有機ＥＬ、３８…駆動インバータ入出力特性、３９…入出力短絡条件、４０…駆動インバータ信号電圧書込み基準電位、６０…データシフト回路、６６…１ラインラッチ回路、６９…階調電圧選択回路、７１…三角波生成回路、７５…階調電圧−三角波切替回路、９５…基準クロック生成回路、９７…アップダウンカウント回路、９９…位相調整回路、１０１…デジタル／アナログ変換回路、１０２…三角波切替信号生成回路。

Claims (7)

1. 複数の画素を行方向および列方向にマトリクス状に配列した表示領域で構成した表示部と、
   前記表示領域の画素に表示信号電圧を入力するための前記マトリクスの列方向に延在させて配置した複数の信号線と、
   前記信号線に信号電圧を印加する信号線駆動回路を有する画像表示装置であって、
   前記信号線駆動回路は、任意の期間において入力表示データに応じた信号電圧を前記信号線に出力し、残りの期間においては、任意の周期で増減する電圧を異なる位相で前記信号線毎に出力する電圧生成回路を有し、前記任意の期間と前記残りの期間が、合わせて１水平期間となることを特徴とする画像表示装置。
2. 請求項１において、
   前記任意の周期で増減する電圧が、１フレーム周期で増減する三角波であることを特徴とする画像表示装置。
3. 請求項１において、
   前記電圧生成回路は、前記任意の周期で増減する電圧を、前記信号線の奇数列と偶数列とで位相を反転させて印加することを特徴とする画像表示装置。
4. 複数の画素を行方向および列方向にマトリクス状に配列した表示領域で構成した表示部と、
   前記表示領域の画素に表示信号電圧を入力するための前記マトリクスの列方向に延在させて配置した複数の信号線と、
   前記信号線に信号電圧を印加する信号線駆動回路を有する画像表示装置であって、
   前記信号線駆動回路は、１水平期間の任意の期間において入力表示データに応じた信号電圧を前記信号線に出力し、前記１水平期間の残りの期間において、１フレーム周期で増減する三角波電圧を、前記信号線の奇数列と偶数列の信号線の各々に反対の位相で出力する電圧生成回路を有することを特徴とする画像表示装置。
5. 複数の画素を行方向および列方向にマトリクス状に配列した表示領域で構成した表示部と、
   前記表示領域の画素に表示信号電圧を入力するための前記マトリクスの列方向に延在させて配置した複数の信号線と、
   前記信号線に信号電圧を印加する信号線駆動回路と、
   任意の周期で増減する電圧を生成する電圧生成回路と、
   前記信号線に出力する信号を切り替える切替回路を有する画像表示装置であって、
   前記電圧生成回路は、任意の周期で増減する複数の電圧を生成し、
   前記切替回路は、１水平期間において入力表示データに応じた前記表示信号電圧と、前記任意の周期で増減する複数の電圧を複数の前記信号線ごとに切り替えて、当該信号線に出力することを特徴とする画像表示装置。
6. 請求項５において、
   前記任意の周期で増減する電圧が、１フレーム周期で増減する三角波であることを特徴とする画像表示装置。
7. 複数の画素を行方向および列方向にマトリクス状に配列した表示領域で構成した表示部と、
   前記表示領域の画素に表示信号電圧を入力するための前記マトリクスの列方向に延在させて配置した複数の信号線と、
   前記信号線に信号電圧を印加する信号線駆動回路と、
   １フレーム周期で増減する三角波電圧を生成する電圧生成回路と、
   前記信号線に出力する信号を切り替える切替回路を有する画像表示装置であって、
   前記電圧生成回路は、前記１フレーム周期で増減する電圧と、これを反転した電圧の２種類の電圧を生成し、
   前記切替回路が、１水平期間において入力表示データに応じた前記信号電圧と、前記任意の周期で増減する２種類の電圧を前記信号線の奇数列と偶数列の信号線の各々に切り替えて出力することを特徴とする画像表示装置。