JP5064582B2 - データ分配装置 - Google Patents
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Description
まず、本実施の形態は高速シリアルバスの一つであるPCI Express(登録商標)を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献1の一部抜粋により説明する。ここに、高速シリアルバスとは、1本の伝送路を用いてシリアル(直列)伝送により高速(100Mbps程度以上)にデータをやり取りすることができるインタフェースを意味する。
A.ポート(Port)/レーン(Lane)/リンク(Link)
図4に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ/レシーバの集合で、論理的にはコンポーネント間を1対1で接続(ポイント・ツー・ポイント)するインタフェースを意味する。転送レートは、例えば片方向2.5Gbpsとされている(将来的には、5Gbpsや10Gbpsが想定されている)。レーンは、例えば0.8Vの差動信号ペアのセットで、送信側の信号ペア(2本)、受信側の信号ペア(2本)からなる。リンクは、2つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「xNリンク」はN本のレーンから構成され、現在の規格では、N=1,2,4,8,16,32が定義されている。図示例は、x4リンク例である。例えば、図5に示すように、デバイスA,B間を結ぶこのレーン幅Nを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
ルートコンプレックス112は、I/O構造の最上位に位置し、CPUやメモリサブシステムをI/Oに接続する。ブロック図などでは、図3に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス112(又は、124)は、1つ以上のPCI Expressポート(ルートポート)(図2中では、ルートコンプレックス112中の四角で示す)を持ち、各々のポートは独立したI/O階層ドメインを形成する。I/O階層ドメインは、単純なエンドポイントである場合(例えば、図2中のエンドポイント115a側の例)や、多数のスイッチやエンドポイントから形成される場合(例えば、図2中のエンドポイント115bやスイッチ117b,115c側の例)がある。
エンドポイント115は、タイプ00hのコンフィグレーション空間ヘッダを持つデバイス(具体的には、ブリッジ以外のデバイス)で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはBAR(ベースアドレスレジスタ)で基本的にI/Oポートリソースを要求せず、このためI/Oリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
スイッチ117(又は、134)は、2つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図6に示すように、仮想PCI-PCIブリッジ141の集合体として認識される。図中、両矢印はPCI Expressリンク114(又は、126)を示し、142a〜142dはポートを示す。このうち、ポート142aはルートコンプレックスに近い方のアップストリームポートであり、ポート142b〜142dはルートコンプレックスから遠い方のダウンストリームポートである。
PCI ExpressからPCI/PCI-Xへの接続を提供する。これにより、既存のPCI/PCI-XデバイスをPCI Expressシステム上で使用することができる。
従来のPCIのアーキテクチャは、図7(a)に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図7(b)に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア151、最下位の機構(メカニカル)部152間に、トランザクション層153、データリンク層154、物理層155を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
トランザクション層153は、最上位に位置し、トランザクションレイヤパケット(TLP)の組み立て、分解機能を持つ。トランザクションレイヤパケット(TLP)は、リード/ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層153は、トランザクションレイヤパケット(TLP)のためのクレジットを用いたフロー制御を行う。各層153〜155におけるトランザクションレイヤパケット(TLP)の概要を図9に示す(詳細は、後述する)。
データリンク層154の主な役割は、エラー検出/訂正(再送)によりトランザクションレイヤパケット(TLP)のデータ完全性を保証することと、リンク管理である。データリンク層154間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット(TLP)と区別するために、データリンクレイヤパケット(DLLP)と呼ばれる。
物理層155は、ドライバ、入力バッファ、パラレル−シリアル/シリアル−パラレル変換器、PLL、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層155は、データリンク層154/トランザクション層153を実際のリンクで使用される信号技術から独立させる役目も持っている。
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが256バイトであるのに対して、図10に示すように、4096バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス(ホストブリッジなど)に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス(コンフィグレーションリード/ライト)で行われ、バス/デバイス/機能/レジスタ番号はメモリアドレスにマップされている。
PCI Express のアーキテクチャの中心となっているトランザクション層153、データリンク層154、物理層155について、各々詳細に説明する。
トランザクション層153の主な役割は、前述したように、上位のソフトウェア層151と下位のデータリンク層154との間でトランザクションレイヤパケット(TLP)の組み立てと分解を行うことである。
PCI Expressでは、従来のPCIでサポートされていたメモリ空間(メモリ空間とのデータ転送用)、I/O空間(I/O空間とのデータ転送用)、コンフィグレーション空間(デバイスのコンフィグレーションとセットアップ用)に加えて、メッセージ空間(PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信(交換)用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される)が追加され、4つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている(メモリ空間、I/O空間、コンフィグレーション空間は、リード/ライト、メッセージ空間は基本(ベンダ定義含む))。
PCI Expressは、パケット単位で通信を行う。図9に示したトランザクションレイヤパケット(TLP)のフォーマットにおいて、ヘッダのヘッダ長は3DW(DWはダブルワードの略;合計12バイト)又は4DW(16バイト)で、トランザクションレイヤパケット(TLP)のフォーマット(ヘッダ長とペイロードの有無)、トランザクションタイプ、トラフィッククラス(TC)、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は1024DW(4096バイト)である。
上位のソフトウェアは、トラフィッククラス(TC)を使用することによりトラフィックの差別化(優先度をつける)を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス(TC)はTC0からTC7まで8つある。
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御(FC:Flow Control)が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手(コンプリータ)にパケットが届いたことを確認することはできない。
データリンク層154の主な役割は、前述したように、リンク上の2つのコンポーネント間での信頼性の高いトランザクションレイヤパケット(TLP)交換機能を提供することである。
トランザクション層153から受け取ったトランザクションレイヤパケット(TLP)に対しては、先頭に2バイトのシーケンス番号、末尾に4バイトのリンクCRC(LCRC)を付加して、物理層155に渡す(図9参照)。トランザクションレイヤパケット(TLP)は、リトライバッファに保管され、相手から受信確認(ACK)が届くまで再送される。トランザクションレイヤパケット(TLP)の送信に失敗が続いた場合は、リンク異常であると判断して物理層155に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層154の状態はインアクティブに遷移する。
データリンク層154が生成するパケットは、データリンクレイヤパケット(DLLP)と呼ばれ、データリンク層154間でやり取りされる。データリンクレイヤパケット(DLLP)には、
・Ack/Nak:TLPの受信確認、リトライ(再送)
・InitFC1/InitFC2/UpdateFC:フロー制御の初期化とアップデート
・電源管理のためのDLLP
なる種類がある。
図8中に示す物理層155の論理サブブロック156での主な役割は、データリンク層154から受け取ったパケットを電気サブブロック157で送信できる形式に変換することである。また、物理層155を制御/管理する機能も有する。
PCI Expressは、連続した“0”や“1”が続かないように(長い期間、クロスポイントが存在しない状態が続かないようにするため)、データ符号化に8B/10B変換を用いる。変換されたデータは、図13中に示すように、シリアル変換され、LSBからレーン上に送信される。ここに、レーンが複数ある場合は(図13はx4リンクの場合を例示している)、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
リンクの消費電力を低く抑えるために、図14に示すように、L0/L0s/L1/L2というリンクステートが定義されている。
物理層155の電気サブブロック157での主な役割は、論理サブブロック156でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック156に渡すことである。
リンクの送信側では、ACカップリング用のコンデンサが実装される。これにより、送信側と受信側のDCコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
PCI Expressでは、前述したように、8B/10Bエンコーディングによってできるだけ連続した“0”や“1”が続かないように処理されるが、連続した“0”や“1”が続くこともある(最大5回)。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、2つ目のビットからは差動電圧レベル(振幅)を3.5±0.5dB落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
図16は、本実施の形態の画像処理装置1の概略構成を示すブロック図である。画像処理装置1は、画像データに関する所定の処理、この例では、原稿画像の読み取り、その読み取り画像の画像データの記憶装置への保存、この画像データの印刷出力などの処理を実行する。
まず、各出力部201,202,203,…,mは、プリント速度の異なるものが混在するようにする。例えば、出力部201を高速プリント機、出力部202を中速プリント機、出力部203を低速プリント機などである。
また、各出力部201,202,203,…,mは、出力画質の異なるものが混在するようにしてもよい。例えば、出力部201を普通画質プリント機、出力部202も普通画質プリント機、出力部203は高画質プリント機とするなどである。ここで、プリント速度は、例えば、出力部201、出力部202、出力部203の順に速いものとする。
さらに、各出力部201,202,203,…,mが中速から低速のプリント機で、同程度の印刷速度のものである場合にも、大量の部数を印刷するに際して各出力部201,202,203,…,mを用いて印刷出力する場合、具体例1の場合と同様に、中速から低速のプリント機を用いても印刷出力全体の高速化を図ることができる。
t_sel:分配判定時に選択された出力部での1ページあたりのプリント時間。
r_num:分配判定時に設定部数(総プリント数)に対してプリントしなければならない残りのプリント枚数(図19参照。なお、図19の例は、図18と関連はない)。なお、プリント中のページはプリント済みとはしない。
p_num:1部あたりのページ数。
plot_sel:分配判定時に選択された出力部。
sel_num:plot_selが1部プリントする時間において、plot_selより高速の各々の出力部においてプリント可能なページ数の総和。plot_selが全ての出力部で最速のものの場合は、1部あたりのページ数。
とする。
1部2ページ(p_num=2)、8部プリント
t2=2×t1,t3=4×t1
出力部203選択時のsel_num=12((t3/t1+t3/t2)×2)
出力部202選択時のsel_num=4(t2/t1×2)
出力部201選択時のsel_num=2
という条件の例を示す。
A:利用可能な出力部は出力部202である。“r_num=16>sel_num=4”より、出力部202へデータ転送し、プリントする。
B:最速は出力部201だが、1部あたりで残りページがあるので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
C:利用可能な出力部は出力部203である。“r_num=15>sel_num=12”より、出力部203へデータ転送し、プリントする。
D:利用可能な出力部は出力部201である。“r_num=14>sel_num=2”より、出力部201へデータ転送し、プリントする。または、設定部数になっていないので、出力部201でデータ転送、プリントを継続と判定させてもよい。
E:最速は出力部202だが、1部あたりで残りページがあるので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
F:最速は出力部201だが、1部あたりで残りページがあるので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
G:全ての出力部はプリント中なので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
H:分配判定ではない。設定部数になっていないので出力部201でデータ転送、プリントを継続する。
I:利用可能な出力部は出力部202である。“r_num=10>sel_num=4”より、出力部202へデータ転送し、プリントする。
J:最速は出力部201だが、1部あたりで残りページがあるので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
K:最速は出力部203だが、1部あたりで残りページがあるので、利用可能な出力部はない。現在稼動中の出力部でデータ転送、プリントを継続する。
L:分配判定ではない。設定部数になっていないので出力部201でデータ転送、プリントを継続する。この後、設定部数分に達するので、以降は、分配判定は行わない。
12 スイッチ
13 データ分配装置
21 エンドポイント
22 バッファ
23 分配制御回路
24 ルートコンプレックス
25 スイッチ
Claims (3)
- データを保存するバッファと、
前記バッファに保存されたデータを複数の出力部に分配する分配制御回路と、
を具備し、
前記分配制御回路は、
前記バッファに保存されたデータを処理中である出力部以外の出力部の中でデータの出力速度が速い1の出力部を、利用可能であると判断する判断手段と、
利用可能であると判断された1の出力部で処理すべきデータ量を処理する時間において、利用可能であると判断された1の出力部の出力速度よりも速い出力速度を有する出力部で処理可能なデータ量の総和が、前記バッファに保存されたデータのうち未処理のデータ量よりも小さい場合に、利用可能であると判断された1の出力部をデータ分配先の出力部であると判定する判定手段と、
データ分配先の出力部であると判定された出力部に対してデータを分配する分配部と、
を具備することを特徴とするデータ分配装置。 - 前記分配制御回路は、前記バッファに保存されたデータを、1以上のページを含む部を単位として複数の出力部に分配し、
前記判断手段は、1部に含まれるページのいずれかを転送中の出力部以外の出力部の中でデータの出力速度が速い1の出力部を利用可能な出力部と判断し、
前記判定手段は、利用可能であると判断された1の出力部で1部に含まれるページ数分のデータを処理する時間において、利用可能であると判断された1の出力部の出力速度よりも速い出力速度を有する出力部で処理可能なページの総数が、前記バッファに保存されている未処理のページの総数よりも小さい場合に、利用可能であると判断された1の出力部をデータ分配先の出力部であると判定することを特徴とする請求項1に記載のデータ分配装置。 - 前記分配制御回路と前記複数の出力部との間に位置し、前記分配制御回路によって分配されたデータを前記複数の出力部に転送するスイッチをさらに具備することを特徴とする請求項1に記載のデータ分配装置。
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