JP5064210B2 - 電子モジュール及びその製造方法 - Google Patents

電子モジュール及びその製造方法 Download PDF

Info

Publication number
JP5064210B2
JP5064210B2 JP2007510062A JP2007510062A JP5064210B2 JP 5064210 B2 JP5064210 B2 JP 5064210B2 JP 2007510062 A JP2007510062 A JP 2007510062A JP 2007510062 A JP2007510062 A JP 2007510062A JP 5064210 B2 JP5064210 B2 JP 5064210B2
Authority
JP
Japan
Prior art keywords
contact
conductor
insulating material
component
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007510062A
Other languages
English (en)
Other versions
JP2007535157A (ja
Inventor
トーオミネン リスト
イーホ−ラ アンティ
Original Assignee
イムベラ エレクトロニクス オサケユキチュア
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FI20040592A external-priority patent/FI20040592A/fi
Application filed by イムベラ エレクトロニクス オサケユキチュア filed Critical イムベラ エレクトロニクス オサケユキチュア
Publication of JP2007535157A publication Critical patent/JP2007535157A/ja
Application granted granted Critical
Publication of JP5064210B2 publication Critical patent/JP5064210B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203Cooling of mounted components
    • H05K1/0204Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128Assembling formed circuit to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147Assembling terminal to base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing
    • Y10T29/49208Contact or terminal manufacturing by assembling plural parts
    • Y10T29/49218Contact or terminal manufacturing by assembling plural parts with deforming

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、埋め込み構成要素を含む電子モジュールに関するものである。
この種の電子モジュールは回路基板のようなモジュールとすることができ、この電子モジュールに含まれる構成要素は、電子モジュール内に作製された導体構造を通して電気的に互いに接続されている。本発明は特に、複数の接点端子が接続された微小回路を含む電子モジュールに関するものである。微小回路の代わりに、又はこれに加えて、受動素子のような他の構成要素も電子モジュールの実装ベース内に埋め込むことができる。
更に、本発明は、こうした電子モジュールを製造する方法に関するものである。
国際特許出願公開WO03/065778 国際特許出願公開WO03/065779 米国特許US6038133 米国特許US6489685 米国特許US6292366
ベースの作製中に構成要素を実装ベース内に埋め込む従来の方法は、国際特許出願公開WO03/065778及びWO03/065779、並びに米国特許第6038133号及び米国特許第6489685号に開示されている。これらの特許出願に開示されている方法を用いて、その内部に例えばマイクロプロセッサ又はメモリ回路のような集積微小回路が埋め込まれた、例えば多層回路基板を製造することができる。構成要素は、バイアを用いて、実装ベースの表面内に作製された導体構造に電気的に接続される。米国特許第6292366号は、2枚のアルミニウムシートを順に重ねて作製した強固な層から成る回路基板を開示している。互いに隣接して配置された微小回路は、その接点端子が互いに逆に向くように強固な層に取り付けられる。この構造のおかげで、微小回路を2層に収め、実装ベースとして作用する金属シートの両側を直接接続することができる。
上記特許出願に開示されている技術では、1つの接触面を有する構成要素が使用され、即ちその接点端子は必然的に構成要素の片側に配置される。構成要素間、及びモジュール外に出る電気接続を形成する為に、これらの接点端子は導体構造及びベースの片面にある接触面のみに直接接続される。上記構成要素を電気的にベースの他方の面にも接続したい場合には、このことは独立したバイアを通して行わなければならない。これらのバイアは回路基板上で場所をとる、というのは、これらのバイアは構成要素を損傷させずに基板上の構成要素の位置に作製することができないからである。構成要素が2層内に収められている場合には、回路基板の表面積を最大限に利用する為に、電子モジュール構造は不利なほど厚くなり、製造が複雑になる。この理由で、埋め込み構成要素を含む回路基板は、電子製品の大きさを最小化することが目標である多くの応用において最適ではない。
従って、産業界は、以前よりも少ない空間内に構成要素を配置することによって、回路基板の大きさを低減することを大いに必要とする。
本発明は、従来技術より空間を節減する電子モジュール構成を作製可能にすることを意図する。
本発明は、絶縁層内に構成要素を埋め込むという思想に基づき、この構成要素は第1接点端子を有する第1接触面、及び少なくとも1つの第2接点端子を有する第2接触面を具え、第2接触面は第1接触面の反対側にある。更に、構成要素はその接点端子から電子モジュール内に含まれる導体構造へ電気的に接続されている。
構成要素の第1接触面上の接点端子はベースの第1面の導体構造に直接接触し、構成要素の第2接触面上の接点端子はベースの第2面の導体構造に直接接触することが好ましい。
まず最初に、ベースの第1面を形成する第1導体層上に構成要素を置き、その後に、絶縁材料が構成要素を包囲するように、絶縁材料及びベースの第2面を形成する導体層をベースの第1面上に置くことができる。構成要素の接点端子の表面のレベルまで、絶縁層の両側に配置された導体層を貫くホール(孔)を作製することができ、そして追加的な絶縁体をこのホール内に置いて、構成要素を導体層に電気的に接続することができる。最終段階では、ベースの両側の導体層内に所望の回路パターンを作製することができる。
より詳細には、本発明による電子モジュールは請求項1の特徴部分に記載の事項を特徴とする。
本発明による電子モジュールの製造方法は、請求項12に記載の事項を特徴とする。
本発明を用いて大きな利点が得られる。
例えばマイクロプロセッサ又はメモリ回路のような埋め込み構成要素は、例えば何十何百もの接点端子を具えることがあり、回路の大きさの意味で、接点端子を構成要素の両側に製造することが有利であることが多い。本発明による電子モジュールでは、モジュールが薄く構成要素及び電子モジュールの表面領域が共に有効利用可能な際には、こうした両面型構成要素を利用することができる。
1つの好適例によれば、構成要素を第1導体層に接着することができる。接着剤は絶縁性、あるいは等方性又は異方性の導電性のものとすることができる。
1つの好適例によれば、接触領域内に存在し得る接着剤中の粒子を利用して、構成要素と電子モジュールとの電気接触を形成し、この場合には、電気接触は一般に熱及び圧力を利用して形成される。常に用途に応じて、電気接触は導電性接着剤を用いて達成されるだけでなく、金属接合、例えば超音波接合又は熱圧縮、更にはハンダでの接合を用いても達成される。電気接触の形成後に、構成要素と導体層との間に可能な接着剤を入れることもできる。
一部の好適例によれば、構成要素の取り付け前に、ベースの第1面及び/又は第2面を形成する導体層内の、構成要素の接点端子の位置にバイアを形成する。両面型構成要素の両側にある接点端子の位置は非常に正確に分かるので、このことが可能である。このことは、構成要素の接点端子と導体層との間の、より信頼性のある接触を可能にする。
一部の好適例では、同様の接点パターンをベースの両面上に製造可能である間に、埋め込み構成要素の両面上に同様の接点端子パターンが存在する。こうした電子モジュールのいくつかはさらに、順に重ねて接続して、全体としての動作を生成し、効率的な電子設計の新たな機会をもたらす。これらのモジュールはもちろん、互いに重ねられる導体層の接触パターンどうしが異なる場合でも、順に重ねて接続することができる。
本発明の他の利点は、以下の種々の実施例のより詳細な説明で述べる。
以上及び以下では、「ホール」とは、構造を貫いて延びる孔だけではなく、例えば穿孔またはレーザーの効果によって作製された凹部も称し、対象とする構造(ベース又は他の層)貫通する必要はない。
構成要素の接点端子は、例えばバンプのような突起、あるいは構成要素の表面上の他の種類のもの、例えば平坦な接触領域とすることができる。他方では、構成要素の接触面とは、少なくとも1つの接点端子を含む構成要素の表面、あるいは少なくとも1つの接点端子が当該表面に向けて接近し、例えば本願に開示する方法を用いることによって電気接触を形成する構成要素の表面を称する。
上面とは、モジュール、モジュールブランク、又は構成要素の一方の表面を称し、下面とは、上面と反対側の表面を称する。「上」及び「下」とは一般に、図面上の向き、あるいは図面より明らかな向きを称する。以下では、本発明の実施例を図面を参照しながら説明する。
段階A(図1):
段階Aでは、適切な導体層4をプロセスのための出発材料として選択する。導体層4が支持ベース12の表面上に配置された層状シートも出発材料として選択することができる。層状シートは例えば、処理に適した支持ベース12を用意し、適切な導体膜をこの支持ベース12の表面に取り付けて導体層4を作製することによって製造することができる。
支持ベース12は、例えばアルミニウム(Al)のような導電材料、あるいはポリマーのような絶縁材料とすることができる。導体層4は、例えば銅(Cu)から切り出した薄い金属箔を支持ベース12の片面に取り付けることによって作製することができる。この金属箔は、例えば金属層の薄板をかぶせる前に、支持ベース12又は金属箔の表面上に広がる接着層を用いることによって支持ベース12に取り付けることができる。この段階では、金属箔にパターンが存在する必要はない。
図1の例では、支持ベース12及び導体層4を貫通するホール3が、構成要素6の実装及び接続中の構成要素の位置合わせ用に、ベース内に作製される。例えば、実装する構成要素6毎に2つのスルーホール(通し孔)を作製することができる。ホール3は、何らかの適切な方法、例えば粉砕(ミリング)、押圧(スタンピング)、穿孔(ドリリング)によって、あるいはレーザーを利用して機械的に作製される。しかし、スルーホール3を作製することは必須ではなく、代わりに他の適切な位置合わせ(アライメント)マークを用いて構成要素を位置合わせすることもできる。図1に示す実施例では、構成要素を位置合わせするために用いるスルーホール3は、支持ベース12及び導体膜を共に貫いて延びる。このことには、実装ベースの両側における位置合わせに、同じ位置合わせマーク(スルーホール3)を用いることができるという利点を有する。
好適な実施例では、段階Aにおいて、構成要素6用の接触ホール2を、導体層4内の、構成要素6の接点端子7の位置に作製する。ホール2は導体層4を貫いて延びることもでき、あるいは導体層の、後の段階で構成要素6を接着する側の凹部とすることもできる。この段階で既に接触ホールが導体層4内に作製されている場合には、穿孔により構成要素を損傷させる恐れはもはやない。例えばレーザー穿孔を用いる際には、一般的な穿孔深度では、穿孔に伴う許容度差は5μmである。このように進めていく際には、接触ホールを作製することを完全に回避するか、あるいは少なくともベースのこの側への接触を行いやすくするかのいずれか可能である。
段階Aは、自己支持導体層4を用い、従って支持層12が全くない実施例でも同様に実行することができる。
段階B(図2)
段階Bでは、接着層5が、導電層4上の構成要素6が取り付けられる領域内に展開される。これらの領域を接続領域と称する。接着層5は、例えばスルーホール3を用いることによって位置合わせすることができる。接着層の厚さは、構成要素6を接着層5上に押圧する際に、接着剤が構成要素6と導体層4と間の空間を完全に満たすような厚さに選択する。構成要素6が接触突起7を有する場合には、構成要素6と導体層4との間の空間が良好に満たされるよう、接着層5の厚さを接触突起7の高さの例えば1.5〜10倍にすべきである。構成要素6用に形成される接着層5の表面積は、構成要素6に相当する表面積より僅かに大きくすることもでき、これにより、不適切な充填の恐れを減らすことにも役立つ。
実施例で用いる接着剤は一般に熱硬化性エポキシ、例えばNCA(非導電性接着剤)である。接着剤の選択は、使用する接着剤が導体膜、回路基板及び構成要素に十分に粘着することを保障しなければならない。接着剤の好適な特性の一つは適切な熱膨張係数であり、即ちプロセス中に、接着剤の熱膨張が周囲材料の熱膨張と過度に異ならないようにする。選択する接着剤は、好適には最大2、3秒の短い硬化時間を有するべきである。この時間内に、接着剤は少なくとも部分的に硬化して、接着剤が構成要素を定位置に保持できるようにすべきである。最終的な硬化は明らかに、より長い時間を要し得る。実際に、最終的な硬化は、後のプロセス段階に関連して計画することができる。また接着剤は、製造プロセスにおいて使用する処理温度、例えば100〜265℃までの2、3回の加熱、並びに他のストレス、例えば化学的及び機械的ストレスにも耐えるべきである。接着剤の電気的導伝導性は好ましくは絶縁体の伝導性と同じ位にする。
段階Bは、接着層5を、導体層4の接続領域内に展開する代わりに構成要素6の接続表上に展開する方法に変更することができる。このことは、例えば構成要素を電子モジュール上の定位置に組み立てる前に、接着剤中に浸漬させる方法で実行することができる。接着剤を導体層4の接続領域及び構成要素6の接続面に共に展開することによって進めることも可能である。
従って、使用する接着剤は電気絶縁体であり、このため接着層5自体の中では、構成要素6の接点端子どうしの電気接触は生じない。
段階C(図3)
段階Cでは、構成要素6を電子モジュールの定位置に配置する。このことは、例えば構成要素6を接着層5中に押し込む組立機械を用いることによって行うことができる。組み立て段階では、位置合わせ用に作製されたスルーホール3又は他の利用可能な位置合わせマークを用いて構成要素6を位置合わせする。
構成要素6は単独で、あるいは適切なグループにして接着することができる。この一般的な手順は、実装ベースの底部と称することのできる導体層を、組立機械に対する適切な位置に持って来て、その後に構成要素6を位置合わせして実装ベースの底部上に押圧するものであり、実装ベースは位置合わせ及び取り付け中に静止状態に保持される。
構成要素6は、その接点端子7の接触面が導体層4の構成要素6側の面(あるいは、導体層4内に作製されていることのあるホール2)へ近づくように、実装ベース上に組み立てられることが好ましい。特に好適な実施例によれば、接点端子7は本質的に、導体層4に直接接するように組み立てる。図3に示す実施例では、接点端子7と導体層4との間に薄い接着剤の層が残される。
段階D(図4)
図4では、構成要素6を導体層4に接着するための既製のホール2又は凹部が存在する絶縁材料層1が、導体層4上に配置される。絶縁材料層1は適切なポリマー基材から製造することができ、絶縁材料層1内のホール又は凹部は、構成要素6の大きさ及び位置に応じて選択し、何らかの適切な方法を用いて作製する。このポリマー基材は例えばプリプレグ基材とすることができ、プリプレグ基材は回路基板産業において知られ、広範に使用され、グラスファイバマット及び所謂b−ステート・エポキシから作製される。段階Dは、接着層5が硬化しきるか、さもなければ絶縁材料層1が定位置に配置されている間に構成要素6が定位置に留まるよう十分固まった後に初めて実行することが最良である。
段階E(図5)
一実施例によれば、段階Eでは、パターン化されていない絶縁材料層11が絶縁材料層1上に設定され、次に導体層9がその上に設定される。絶縁材料層1のように、絶縁材料層11も例えば前述したプリプレグ基材のような適切なポリマー基材から作製することができる。導体層9は、例えば銅箔、あるいは目的に適う他の膜とすることができる。絶縁材料層11は、接点端子7’と導体層9との間の距離が大きくならないよう薄くすることが好ましく、この場合には、後の段階における絶縁材料層9を貫くホール17の作製及び導体層の配置が促進される。
接点端子7と導体層4との間、及び接点端子7’と導体層9の間に残る層の厚さは、これらの層内に作製されたホールの径よりも小さく、一般に50μm未満、代表的には30μm未満、更に20μm未満であれば特に有利であることがわかる。ホールの深さがその径より十分大きければ、良品質のホール、従ってバイアを製造することがより困難になる。
一部の実施例では、絶縁材料層11を完全に省略することができる。
段階F(図6)
段階Fでは、層1及び9、並びにこれらの層間に残る層11は、(層1及び11内の)ポリマーが、一体化され強固で耐久性のある層を形成するように、熱及び圧力を用いて加圧され、この層は、導体層4と9との間にある構成要素6の周囲で構成要素6を良好に保護する。この手順は、第2導体層9を非常に均一かつ平坦にする。しかしながら、この方法は平坦でない電子モジュールの製造にも適用することができる。
段階G(図7):
段階Gでは、支持ベース12を構造から取り外すか、さもなければ除去される。この除去は、例えば機械的に、あるいはエッチングによって行うことができる。支持ベース12を使用しない実施例では当然、段階Gを省略することができる。従って次の段階の始めには、ベースの両側は同じになる。
段階H(図8):
段階Hでは、接触バイア用のホール17を作製する。ホール17はベースの両側に作製し、構成要素の接点端子7及び7’が露出するように、導体層4及び9、及び必要ならば接着剤層5を貫くように作製する。段階Aにおいて接触ホール2が導体層4内に作製されており、接点端子7の導体材料がむき出しである場合には、ベースのこの側にはホール17を作製することは必須ではない。ホール17は、例えばレーザーを用いた穿孔によって作製することができる。ホール17は、例えばホール3又は2を用いて位置合わせすることができる。
接触ホール2が前の段階で導体層4に作製されている場合には、この段階では接点端子7の接触面が露出するようにホールを開口させさえすればよい。この後には、図に示すようにホール2はホール17に併合される。
導体層4と9とを互いに電気接触させる為に、段階Hでは、絶縁材料層1全体を貫いて延びるバイア用のホール23を作製することも可能である。これらのバイアの1つ以上は、後の段階において実現される導体パターン化に常に応じて、ベース内の必要箇所に作製することができる。ホール23は、レーザーを用いるか、あるいは機械的穿孔によって、ホール17と同様に作製することが好ましい。
一部の実施例では、構成要素6によって所望の電気接続が行われ、バイア23を作製する必要はない。この場合には、所望の電気接続とは、電気接触が存在せず、電子モジュールの「両側」が別個に動作することも意味し得る。このことは、例えば埋め込み微小回路6が、互いに接続されていない2つの半導体チップを有する場合であり得る。
次の段階では、位置合わせホール2及びホール17に加えて、ホール23も位置合わせマークとして使用することができる。このことは好都合である、というのは、ホール23はベース構造全体を貫いて延びてベースの上面と下面の相対位置を規定し、ベースの下面でもベースの上面と全く同様に使用できるからである。
段階I(図9):
段階Iでは、導体材料18をホール17内、及び段階Hにおいて作製され存在し得るホール23中に成長させてバイアを作製する。この例のプロセスでは、ベース上の他の部分でも導体材料を同時に成長させ、このため導体層4及び9の厚さも増加する。
成長させる導体材料18は、例えば銅、または他の何らかの十分な導電性の材料とすることができる。導体18の選択は、この材料が構成要素6の接触突起7及び7’との電気接触を形成する能力を考慮に入れる。プロセスの一例では、導体18は主に銅である。銅の金属化は、化学銅の薄い層をホール17及び23内に堆積させ、そして、電気化学的銅成長法を用いた銅メッキを継続することによって実行することができる。化学銅を用いるのは、例えば、接着剤上にも堆積物を形成し、電気化学的メッキにおける導電体として作用するからである。従って金属は、ウェットケミカル法を用いて成長させ、成長を安価にすることができる。
この例のプロセスでは、まず最初にバイア17を、三段階デスミアプロセスを用いて洗浄する。この後に、まずポリマーに触媒反応を及ぼすSnPdコーティングを形成し、次に化学銅の薄い層(約0.5ミクロン)をその表面上に堆積させる方法で、バイアを金属化する。電気化学的堆積によって銅の厚さは増加する。
段階Iは、構成要素6と導体層4及び/又は9との電気接触を意図し、できれば導体層4及び9との直接的な電気接触を意図したものである。従って、段階Iでは、導体層4及び9の厚さを増加させることは必須ではなく、代わりに段階Iにおいてホール17及び23のみが充填されるようにしても、同等に良好なプロセスを設計することができる。導体層18は、例えばホール17に導電性ペーストを充填することによって、あるいは他の適切なマイクロバイア金属化法を用いることによって製造することができる。
後の図では、導体層18は導体層4及び9に併合して示す。
段階J(図10)
段階Jでは、ベース表面上に所望の導体パターン14及び19を、導体層4及び9から作製する。導体パターン14及び19は、導体層4及び9の導体材料を導体パターンの外側から除去することによって作製することができる。この導体材料は、例えばエッチングのような、回路基板産業で広範に使用され周知であるパターン化及びエッチング法を用いて除去することができる。
段階Jの後には、電子モジュールは、1つまたは複数の構成要素、並びに導体パターン14及び19、及び場合によっては電気バイア23を含む。導体パターン14及び19、及びバイア23を用いて、構成要素6は外部回路に、あるいは互いに接続することができる。この際に、全体としての動作を生成するための前提条件が存在する。従ってプロセスは、段階Jの後に電子モジュールが出来上がるように設計することができ、図10は実際には、2つの構成要素層から成る1つの可能な電子モジュールの例を示す。
所望すれば、例えば電子モジュールを保護剤でコーティングすることによって、あるいは電子モジュールの第1面及び/又は第2面上に追加的な導体パターン層を製造することによって、段階Jの後にもプロセスを継続することができる。例えば同一出願人が前に出願した国際公開WO03/065778及びWO03/065779中に記載のように、こうした電子モジュールを積層させ、これにより、いくつかの層を有する電子モジュールを形成することもできる。多層電子モジュールのサブ(副)モジュール(構成要素6及び導体14及び19を有するベース1)は、例えば上述した電子モジュール製造方法の1つを用いて製造することができる。階層化構造に取り付けるべき一部又は全部のサブモジュールはもちろん、目的に適した他の何らかの方法を用いても全く同様に製造することができる。
1つの好適例によれば、本質的に同一の導体パターンをモジュールの両面に作製して、2つ以上のこうしたモジュールを、その導体パターンどうしが互いに隣接するように順に重ねることができる。接触パターンは、絶縁材料上に直接配置された導体構造14及び19で構成することができる。本実施例の利点は、この分野で知られているいくつかの方法を用いて、接触パターン間の電気接触を形成することができる、ということにある。上述した方法では、ベースの表面に対して直角方向に階層化することにより寸法を増加させることによって、動作を改善した電子モジュールを製造することが可能である。順に重ねて配置された電子モジュールどうしは、動作の非常に異なるものとすることができる。外部的には、これらの電子モジュールは完全に同じである必要はなく、代わりに、大きなベース内の特定点において、このベースの接触パターンと一致する接触パターンを有するより小さい構成要素ユニットの1つ以上を、より大きいベース上に接続することができる。
図1〜10の例はいくつかの可能なプロセスを示し、これらのプロセスを用いれば本発明を利用することができる。しかしながら、本発明は上述したプロセスだけに限定されるものではなく、その代わりに、本発明は他の種々のプロセス、及びその最終製品もカバーし、請求項の全範囲及びその等価な解釈を考慮に入れる。また本発明は例によって示される構成及び方法のみに限定されるものではなく、その代わりに、本発明の種々の応用を用いて、上述した例とは大幅に異なる非常に多様な種類の電子モジュール及び回路基板を製造することができることは、当業者にとって明らかである。従って、図の構成要素及び回路は例示目的で示すものに過ぎない。従って、上述した例のプロセスには多くの変更を加えることができるが、これらは本発明による基本思想から外れるものではない。これらの変更は例えば、種々の段階で説明した製造技術に関するものとすることができ、あるいは処理段階の互いの順序に関するものとすることができる。
国際特許出願公開WO04/089048
本発明は、非常に多様な種類の既知の製造方法に関連して適用することもできる。例えば、国際特許出願公開WO03/065778及びWO03/065779は、ベース内に構成要素を埋め込む方法を開示しており、構成要素を取り付ける前に、既にパターン化された導体層上に絶縁材料層を配置する。同様に、例えば国際特許出願公開WO04/089048に開示されている方法の特徴は本発明に適用することができる。
これに加えて、本発明は、本願の出願時には未公開である、本願の出願人による国際特許出願に開示されている、方法及び電子モジュールに関連して適用することもできる。こうした方法の例は、本願の出願人による出願FI20021341に開示された方法であり、ここでは、少なくとも一方の側に導体層を表面加工した絶縁シートから製造を開始する。このシート内に凹部を作製し、この凹部はシートの片面は開口させるが、シートの反対側にある導体層は貫通しない。構成要素はこの凹部に取り付けられ、導体層と構成要素の接触領域または接触***との間に電気接触が形成される。
例えば、本願の出願人による出願FI20040592に開示されている方法も、埋め込み構成要素から熱を導き出すその種々の実施例と共に、本発明による電子モジュール構成及びその製造方法に容易かつ効果的に適用することができる。この解決法では、ベースの一方または他方の側の構成要素の付近に熱バイアを形成し、これらの熱バイアを通って熱が構成要素から導き出される。本発明の枠組内で、例えば接点端子7及び/又は7’どうしの間の領域内に、構成要素の近くまで、さらには構成要素上まで延びるように熱バイアを作製することができる。参照した出願には、こうした熱バイアを用いて、例えば構成要素と導体構造4または9との間に接地接触を形成する技術も記載されている。少なくとも1つの熱バイアを絶縁材料層内に配置し、この配置はベースのいずれの側とすることもでき、この熱バイアは、例えば半導体材料を有する構成要素の本体材料と導体構造の第1面または第2面との間に直接的な電気接触を形成して、例えば接地接触を形成することができる。この際に、構成要素の表面は1つの接点端子として作用する。しかし、接地接触を含む接触は一般に、構成要素における実際の接点端子を通して形成される。
本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。 本発明による製造方法の適用例を段階順に示す断面図である。

Claims (17)

  1. 対向する2つの面を有する絶縁材料層(1)を有する電子モジュールであって、前記電子モジュールは、第1接点端子(7)が存在する第1接触面を有する少なくとも1つの埋め込み構成要素(6)を含み、前記構成要素(6)は、前記第1接点端子から前記電子モジュール内に含まれる導体構造に電気的に接続され、前記構成要素(6)は、前記第1接触面の反対側に第2接触面を有し、前記第2接触面内に少なくとも1つの第2接点端子(7’)が存在し、前記構成要素(6)は、前記少なくとも1つの第2接点端子(7’)から前記電子モジュール内に含まれる導体構造に電気的に接続され、前記第1接点端子(7)は、前記絶縁材料層(1)の第1面上に配置された導体構造(14)に電気的に接続され、前記少なくとも1つの第2接点端子は、前記絶縁材料層内に作製された接触ホール(17)内に配置された導体材料を用いて、前記絶縁材料層(1)の第2面上に配置された導体構造(19)に電気的に接続されている電子モジュールにおいて、
    前記絶縁材料層(1)は、本質的に同一材料から成る一体化された層であり、前記第2接点端子(7‘)の接触面から前記絶縁材料層(1)の前記第2面上に配置された前記導体構造(19)までの距離が、前記接触ホール(17)の径より小さいことを特徴とする電子モジュール。
  2. 前記絶縁材料層は、硬化していないかあるいは事前に硬化させた少なくとも1つのポリマーを含む材料層を硬化させることによって形成されることを特徴とする請求項1に記載の電子モジュール。
  3. 前記第2接点端子(7‘)から、前記絶縁材料層(1)の前記第2面上に配置されパターン化された前記導体構造(19)までの距離が、一般に最大50μm、好適には最大30μmであることを特徴とする請求項1または2に記載の電子モジュール。
  4. 前記絶縁材料層(1)の前記第2面に設けられた少なくとも1つのバイアが、例えば半導体材料である前記構成要素(6)の本体材料と前記絶縁材料層の前記第2面上の前記導体構造(19)との間に電気接触を形成して、例えば接地接触を生成することを特徴とする請求項1〜のいずれかに記載の電子モジュール。
  5. 前記導体構造(14、19)が、バイア(23)を通して電気的に相互に接続されて、全体としての動作を生成することを特徴とする請求項1〜4のいずれかに記載の電子モジュール。
  6. 前記第1面上の前記導体構造(14)は、前記絶縁材料層(1)の前記第1面上に配置されパターン化された1つ以上の導体層(4)を含み、前記第2面の前記導体構造(19)は、前記絶縁材料層(1)の前記第2面上に配置されパターン化された1つ以上の導体層(9)を含むことを特徴とする請求項1〜5のいずれかに記載の電子モジュール。
  7. 前記第1接点端子(7)の接触面から前記絶縁材料層(1)の前記第1面上に配置された前記導体構造(14)までの距離が、前記接触ホール(17)の径より小さく、一般に最大50μm、好適には最大30μmであることを特徴とする請求項1〜6のいずれかに記載の電子モジュール。
  8. 前記第2接点端子(7‘)が少なくとも2個、好適には少なくとも4個存在することを特徴とする請求項1〜のいずれかに記載の電子モジュール。
  9. 前記少なくとも1つの第2接点端子(7’)を通して、接地面電位、信号電圧、または電源電圧前記構成要素(6)に与えられることを特徴とする請求項1〜8のいずれかに記載の電子モジュール。
  10. 電子モジュールを製造する方法であって、第1接点端子(7)が存在する第1接触面を有する少なくとも1つの構成要素(6)が、対向する2つの面を具えた絶縁材料層(1)の内部に埋め込まれ、前記構成要素(6)を前記接点端子(7)から前記電子モジュール内に含まれる導体構造に電気的に接続する接触を形成し、前記構成要素(6)は、少なくとも1つの第2接点端子(7’)が存在する接触面を前記第1接触面の反対側に有し、前記構成要素(6)を前記第2接点端子(7’)から前記電子モジュール内に含まれる前記導体構造に電気的に接続する接触を形成し、前記絶縁材料層の第1面上に第1導体層(4)を配置し、前記絶縁材料層の第2面上に第2導体層(9)を配置し、前記構成要素(6)の前記少なくとも1つの第2接点端子(7‘)を、前記絶縁材料層の前記第2面に設けた接触ホール(17)内に配置した導体材料を用いて、前記第2導体層(9)に電気的に接続する電子モジュールの製造方法において、
    前記絶縁材料層(1)は、本質的に同一材料から成る一体化された層であり、前記第2接点端子(7‘)の接触面から前記絶縁材料層(1)の前記第2面上に配置されパターン化された前記導体構造(19)までの距離が、前記接触ホール(17)の径より小さいことを特徴とする電子モジュールの製造方法。
  11. 前記絶縁材料層(1)の前記第1面上に前記導体層(4)を配置する前に、接触ホール(2)及び/または位置合わせホール(3)を前記導体層(4)内に作製することを特徴とする請求項10に記載の方法。
  12. 前記構成要素(6)の前記第1接触面を前記導体層(4)に接着することを特徴とする請求項10または11に記載の方法。
  13. 前記構成要素(6)を接着した後に、前記絶縁材料層(1、11)の少なくとも一部を前記電子モジュール上に配置することを特徴とする請求項12に記載の方法。
  14. 前記絶縁材料層(1、11)が少なくとも2つの別個の材料のシートから成り、これらのシートを互いに圧着して一体化された単一の絶縁材料層(1)を形成することを特徴とする請求項10〜13のいずれかに記載の方法。
  15. バイア(23)を作製して前記導体層(4、9)を互いに電気的に接続することを特徴とする請求項10〜14のいずれかに記載の方法。
  16. 前記第2接点端子(7’)が少なくとも2個、好適には少なくとも4個存在することを特徴とする請求項10〜15のいずれかに記載の方法。
  17. 少なくとも1つの前記第2接点端子(7’)を通して、接地面電位、信号電圧、または電源電圧前記構成要素(6)に与えられることを特徴とする請求項10〜16のいずれかに記載の方法。
JP2007510062A 2004-04-27 2005-04-27 電子モジュール及びその製造方法 Active JP5064210B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
FI20040592 2004-04-27
FI20040592A FI20040592A (fi) 2004-04-27 2004-04-27 Lämmön johtaminen upotetusta komponentista
FI20041680 2004-12-29
FI20041680A FI20041680A (fi) 2004-04-27 2004-12-29 Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
PCT/FI2005/000200 WO2005104636A1 (en) 2004-04-27 2005-04-27 Electronics module and method for manufacturing the same

Publications (2)

Publication Number Publication Date
JP2007535157A JP2007535157A (ja) 2007-11-29
JP5064210B2 true JP5064210B2 (ja) 2012-10-31

Family

ID=33553923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007510062A Active JP5064210B2 (ja) 2004-04-27 2005-04-27 電子モジュール及びその製造方法

Country Status (7)

Country Link
US (2) US7719851B2 (ja)
JP (1) JP5064210B2 (ja)
CN (1) CN101027948B (ja)
DE (1) DE112005000952T5 (ja)
FI (1) FI20041680A (ja)
GB (1) GB2429848B (ja)
WO (1) WO2005104636A1 (ja)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
KR101143837B1 (ko) * 2007-10-15 2012-07-12 삼성테크윈 주식회사 전자 소자를 내장하는 회로기판 및 회로기판의 제조 방법
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US8914974B2 (en) 2008-10-30 2014-12-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Method for integrating an electronic component into a printed circuit board
US8124449B2 (en) 2008-12-02 2012-02-28 Infineon Technologies Ag Device including a semiconductor chip and metal foils
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
CN102405524A (zh) * 2009-02-20 2012-04-04 国家半导体公司 集成电路微模块
US8525041B2 (en) * 2009-02-20 2013-09-03 Ibiden Co., Ltd. Multilayer wiring board and method for manufacturing the same
EP2239767A1 (en) 2009-04-08 2010-10-13 Nxp B.V. Package for a semiconductor die and method of making the same
FI20095557A0 (fi) 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US20110085310A1 (en) * 2009-10-09 2011-04-14 Cachia Joseph M Space saving circuit board
US8735735B2 (en) 2010-07-23 2014-05-27 Ge Embedded Electronics Oy Electronic module with embedded jumper conductor
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
DE112011103607T5 (de) * 2010-10-25 2013-08-22 Korea Electric Terminal Co., Ltd. Leiterplatte und Leiterplattenblock für Fahrzeuge unter Verwendung der Leiterplatte
AT13055U1 (de) * 2011-01-26 2013-05-15 Austria Tech & System Tech Verfahren zur integration eines elektronischen bauteils in eine leiterplatte oder ein leiterplatten-zwischenprodukt sowie leiterplatte oder leiterplatten-zwischenprodukt
TWI446464B (zh) * 2011-05-20 2014-07-21 Subtron Technology Co Ltd 封裝結構及其製作方法
KR101269903B1 (ko) * 2011-06-27 2013-05-31 주식회사 심텍 다이스택 패키지 및 제조 방법
WO2013065099A1 (ja) * 2011-10-31 2013-05-10 株式会社メイコー 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板
US9155198B2 (en) 2012-05-17 2015-10-06 Eagantu Ltd. Electronic module allowing fine tuning after assembly
AT513047B1 (de) * 2012-07-02 2014-01-15 Austria Tech & System Tech Verfahren zum Einbetten zumindest eines Bauteils in eine Leiterplatte
JP5998792B2 (ja) 2012-09-21 2016-09-28 Tdk株式会社 半導体ic内蔵基板及びその製造方法
JP6033878B2 (ja) * 2012-09-26 2016-11-30 株式会社メイコー 部品内蔵基板の製造方法
JP2014192354A (ja) * 2013-03-27 2014-10-06 Nippon Mektron Ltd 部品実装プリント配線板の製造方法、および部品実装プリント配線板
WO2014184873A1 (ja) * 2013-05-14 2014-11-20 株式会社メイコー 部品内蔵基板の製造方法及び部品内蔵基板
CN104576883B (zh) 2013-10-29 2018-11-16 普因特工程有限公司 芯片安装用阵列基板及其制造方法
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
GB2524791B (en) * 2014-04-02 2018-10-03 At & S Austria Tech & Systemtechnik Ag Placement of component in circuit board intermediate product by flowable adhesive layer on carrier substrate
TW201545614A (zh) * 2014-05-02 2015-12-01 R&D Circuits Inc 製備殼體以接收用於嵌入式元件印刷電路板之元件的結構和方法
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
TWI612861B (zh) * 2016-09-02 2018-01-21 先豐通訊股份有限公司 晶片埋入式電路板結構及其製造方法
CN107872925A (zh) * 2016-09-27 2018-04-03 奥特斯奥地利科技与***技术有限公司 将部件嵌入导电箔上的芯中
CN109587974A (zh) * 2017-09-28 2019-04-05 宏启胜精密电子(秦皇岛)有限公司 柔性电路板及该柔性电路板的制造方法
CN112312656B (zh) * 2019-07-30 2022-09-20 宏启胜精密电子(秦皇岛)有限公司 内埋电路板及其制作方法
EP3852132A1 (en) * 2020-01-20 2021-07-21 Infineon Technologies Austria AG Additive manufacturing of a frontside or backside interconnect of a semiconductor die
CN113286451B (zh) * 2021-05-24 2022-07-19 四川海英电子科技有限公司 一种hdi多层电路板叠层导盲孔制作方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0744320B2 (ja) 1989-10-20 1995-05-15 松下電器産業株式会社 樹脂回路基板及びその製造方法
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5426263A (en) 1993-12-23 1995-06-20 Motorola, Inc. Electronic assembly having a double-sided leadless component
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP4606685B2 (ja) * 1997-11-25 2011-01-05 パナソニック株式会社 回路部品内蔵モジュール
SE515856C2 (sv) * 1999-05-19 2001-10-22 Ericsson Telefon Ab L M Bärare för elektronikkomponenter
JP2001077483A (ja) * 1999-07-06 2001-03-23 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
CN101232775B (zh) 1999-09-02 2010-06-09 伊比登株式会社 印刷布线板及其制造方法
US6284564B1 (en) 1999-09-20 2001-09-04 Lockheed Martin Corp. HDI chip attachment method for reduced processing
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP2001332866A (ja) 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 回路基板及びその製造方法
US6841740B2 (en) * 2000-06-14 2005-01-11 Ngk Spark Plug Co., Ltd. Printed-wiring substrate and method for fabricating the same
US6876072B1 (en) 2000-10-13 2005-04-05 Bridge Semiconductor Corporation Semiconductor chip assembly with chip in substrate cavity
TW532050B (en) * 2000-11-09 2003-05-11 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP3553043B2 (ja) * 2001-01-19 2004-08-11 松下電器産業株式会社 部品内蔵モジュールとその製造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
TW586205B (en) * 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
US6701614B2 (en) 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
JP2003249763A (ja) 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法
US6638133B1 (en) * 2002-04-11 2003-10-28 Ronnie Lynn Brancolino Lady's hair accessory doll
JP3602118B2 (ja) * 2002-11-08 2004-12-15 沖電気工業株式会社 半導体装置
FI115601B (fi) 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
JP2005011837A (ja) * 2003-06-16 2005-01-13 Nippon Micron Kk 半導体装置用基板、半導体装置およびその製造方法
US7720107B2 (en) * 2003-06-16 2010-05-18 Cisco Technology, Inc. Aligning data in a wide, high-speed, source synchronous parallel link
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
US20070069393A1 (en) 2003-07-24 2007-03-29 Toshiyuki Asahi Wiring board embedded with spherical semiconductor element

Also Published As

Publication number Publication date
FI20041680A0 (fi) 2004-12-29
US7719851B2 (en) 2010-05-18
GB0621918D0 (en) 2006-12-27
US20100214750A1 (en) 2010-08-26
CN101027948A (zh) 2007-08-29
US20080192450A1 (en) 2008-08-14
US8351214B2 (en) 2013-01-08
WO2005104636A1 (en) 2005-11-03
JP2007535157A (ja) 2007-11-29
GB2429848B (en) 2008-01-30
GB2429848A (en) 2007-03-07
DE112005000952T5 (de) 2007-04-05
CN101027948B (zh) 2011-08-03
FI20041680A (fi) 2005-10-28

Similar Documents

Publication Publication Date Title
JP5064210B2 (ja) 電子モジュール及びその製造方法
US11716816B2 (en) Method for manufacturing an electronic module and electronic module
JP5160895B2 (ja) 電子モジュールの製造方法
KR100687976B1 (ko) 전자 모듈 및 그의 제조 방법
US8547701B2 (en) Electronics module and method for manufacturing the same
US8076586B2 (en) Heat conduction from an embedded component
CN101010994B (zh) 制造电子模块的方法
JP5129645B2 (ja) 部品内蔵配線基板の製造方法
KR102032171B1 (ko) 전자 부품 내장 기판 및 그 제조 방법
US8222539B2 (en) Wiring board and method for manufacturing the same
KR20080038124A (ko) 회로 보드 구조체 및 회로 보드 구조체 제조 방법
EP2213148A2 (en) Robust multi-layer wiring elements and assemblies with embedded microelectronic elements
KR20100081282A (ko) 리지드-플렉스 모듈 및 제조 방법
CN101682993B (zh) 用于制造电子组件的方法以及电子组件
JP2003209355A (ja) 配線基板の製造方法および配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080409

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100909

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111003

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120710

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120808

R150 Certificate of patent or registration of utility model

Ref document number: 5064210

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150817

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250