JP5063539B2 - 半導体装置及びそれを用いたモジュール、電気器具 - Google Patents

Description

本発明は、半導体素子の構造、および該素子を用いた電気回路に関する。また本発明は、発光素子及び該発光素子を制御する前記半導体素子が設けられた発光装置に関する。あるいは表示装置に関する。さらには、前記発光装置、表示装置を搭載した電子機器に関する。

近年、画像の表示を行う表示装置の重要性が増している。表示装置としては、液晶素子を用いて画像の表示を行う液晶表示装置が、高画質、薄型、軽量などの利点を活かして、携帯電話やパソコンをはじめとする種々の用途の表示装置として幅広く用いられている。

他方で、自発光素子である発光素子を用いた発光装置、発光表示装置の開発も進められている。この自発光素子には、有機材料、無機材料、薄膜材料、バルク材料、分散材料、広汎にわたり様々な種類の素子が存在する。

なかでも代表的な自発光素子は、有機発光ダイオード（ＯＬＥＤ）素子である。ＯＬＥＤ素子を発光素子として用いたＯＬＥＤ表示装置は、既存の液晶表示装置以上に薄型、軽量である特長に加え、動画表示に適した高応答速度、高視野角、低電圧駆動などの特長を有しているため、携帯電話や携帯情報端末（ＰＤＡ）
をはじめテレビ、モニターなど、幅広い用途が見込まれ、次世代ディスプレイとして注目されている。

特にアクティブマトリクス（ＡＭ）型のＯＬＥＤ表示装置は、パッシブマトリクス（ＰＭ）型では困難な、高精細、大画面の表示も可能であるうえ、ＰＭ型を上回る低消費電力動作で高信頼性を有し、実用化への期待は大変強い。

ＯＬＥＤ表示装置等の発光装置を実用化する上で必要となる様々な要素のうちの一つに、発光輝度をほぼ一定に維持するということがある。とりわけＯＬＥＤ素子には、発光輝度が環境温度にかなり依存するという問題がある。多くのＯＬＥＤ素子は電圧一定条件では、高温度下で電流量が多くなる。ＯＬＥＤ素子に流れる電流量が大きければ大きいほど、ＯＬＥＤ素子の輝度は高くなってしまう。

するとＯＬＥＤ発光装置は、気温の変化に合わせて画面全体の表示が明暗変化する、不安定で非常に使い勝手の悪いものとなってしまう。

また現在のＯＬＥＤ素子には一般に、発光させることにより経時的に発光輝度が低下してしまう傾向が強いという問題がある。この発光輝度低下の度合いは、ＯＬＥＤ素子の構成等により幅があるものの、かなり深刻な問題である。

発光量により経時的に発光輝度が低下してしまい、発光素子の発光輝度をほぼ一定に維持することができないと、発光装置の表示は、全体の明暗が不安定となるだけでなく各画素での階調表示にも支障をきたすことになる。例えば、画面内の各画素において、発光輝度に著しく差がある静止画像を長時間表示したりすれば、画像の焼付きが生じて大変見苦しいものとなる。

特にＲ（赤）、Ｇ（緑）、Ｂ（青）に対応した三種類の発光素子を用いてカラーの画像を表示するＯＬＥＤ表示装置の場合では、発光の高効率化、低消費電力化の観点から、通常は色ごとに使用するＯＬＥＤ素子が異なる「三色塗りわけ方式」がとられる。すると、色ごとに発光輝度の温度依存性が異なることで、色ずれを起こしてしまう。あるいは、色ごとに異なる速度で各ＯＬＥＤ素子の発光輝度が経時的に低下することで、発光装置の表示色が色ずれを起こしてしまう。

本発明はこれらの点に鑑み、環境温度の変化に左右されず、また経時的に発光輝度が大きく低下することなしに、ほぼ一定の輝度を発光素子が維持する発光装置を、簡便な構成にて提供することを課題とする。また色ずれなく所望のカラー表示を行うことが可能な発光装置を、簡便な構成にて提供することを課題とする。そしてそのような発光装置を実現するために利用可能な半導体素子の構造、および該素子を用いた電気回路を提供することを課題とする。

ＯＬＥＤ素子の発光輝度の経時的低下は、ＯＬＥＤ素子に印加される電圧が一定である場合（定電圧駆動）の方が、ＯＬＥＤ素子に流される電流が一定である場合（定電流駆動）と比較して、大きくなる。これは、以下の理由による。

一般にＯＬＥＤ素子の発光輝度Ｌは、ＯＬＥＤ素子に流される電流量Ｉ（Ｖ）
に比例するとされる。この比例定数をｃ（Ｖ）とすれば、Ｌ＝ｃ（Ｖ）Ｉ（Ｖ）
のような関係が成り立っている。ここで、Ｖは輝度Ｌで発光させるのに必要なＯＬＥＤ素子への印加電圧である。

しかしＯＬＥＤ素子を発光させ続けると、ｃ（Ｖ）とＩ（Ｖ）はいずれも徐々に減少する。ここでＯＬＥＤ素子の定電圧駆動の場合には、ｃ（Ｖ）とＩ（Ｖ）
の両方の減少がＬの減少に反映される。他方ＯＬＥＤ素子の定電流駆動の場合には、ｃ（Ｖ）のみの減少がＬの減少に反映される。したがってＬの減少の大きさを比較すれば、定電圧駆動の場合の方が定電流駆動の場合よりも大きくなる。

ｃ（Ｖ）が減少する背景には、もともとＯＬＥＤ素子は水分、酸素、光、熱などに弱く、これらによって素子自体の変性や劣化が、開始又は促進されやすい傾向にあることがある。ただし素子劣化の進行速度は、発光材料の種類、電極の材料、発光装置を駆動するデバイスの構造、作製環境や作製条件等により、かなり左右される。よって、これらの改良によりｃ（Ｖ）の経時的な減少を、ある程度抑制することは可能である。

またＯＬＥＤ素子の発光輝度の温度依存性についてみると、定電圧駆動の場合では温度依存性が著しいが、定電流駆動の場合では温度依存性が僅少であることが多い。これは、Ｌ＝ｃ（Ｖ）Ｉ（Ｖ）において、Ｉ（Ｖ）は大きな温度依存性を有するが、ｃ（Ｖ）はほとんど温度依存性をもたないというように理解できる。

とすればＯＬＥＤ発光装置の発光素子を電圧駆動ではなく電流駆動することにより階調表示すれば、経時的に発光輝度が大きく低下することがなく、また環境温度の変化にも左右されずに、ほぼ一定の輝度を発光素子が維持することが可能となるはずである。

なおＯＬＥＤ素子以外の発光素子についても、温度依存性が小さいのは、種類にもよるが、一般的には定電圧駆動よりも定電流駆動である。その点では、定電流駆動が好ましいことに変わりない。

ＡＭ型のＯＬＥＤ表示装置等の発光装置においては、画素に電流記憶回路を組み込むことで、発光素子の電流駆動をすることが可能である。画素に組み込む電流記憶回路は、薄膜トランジスタ（ＴＦＴ）のようなアクティブ素子を用いて作製することができる。

もっとも電流記憶回路に限らず画素の回路は一般に、製造コスト削減、不良発生率抑制の観点から、できる限り簡便な構成のものが望まれる。

また省電力化や発光を安定化するために、発光面積率（開口率）向上も強く求められ、回路面積は小さいほど好ましい。発光面積率（開口率）が小さいと、所定の輝度を得るために、発光素子を高電流密度で発光させることが必要となり、発光素子の変性や劣化が促進されやすくなってしまう。

ここで発光面積率（開口率）を上昇させるための、最も直接的で効果的な方法は、発光方向と反対側に画素の回路を作り込んでしまうことである。しかし現状では、これは有効な解決法となっていない。発光方向側に画素の回路を作る方が、ＯＬＥＤ素子を安定的に作成できるためである。

さらに、回路面積が小さいほど好ましい別の理由として、画素回路を高集積化し、高機能化を図ることができるということもある。

そこで本発明では、まず画素に発光素子と該発光素子を制御する駆動用素子、書込み用素子を設ける。そして通常であれば発光素子以外はＴＦＴを用いて構成するわけであるが、その場合ＴＦＴの数が多くなり配線を含めた回路面積が大きくなってしまい不都合である。そこで本発明では次のような新規な素子を用いることで、回路の簡素化と小面積化を図る。

前記新規な素子は、ドレインを複数有するトランジスタのような形状のものとし、本明細書ではこれをマルチドレイントランジスタと称することにする。マルチドレイントランジスタは換言すれば、ゲート電極と、少なくとも３つの不純物領域を有する半導体素子である。

より詳しくは、マルチドレイントランジスタとは、半導体層と、該半導体層を覆って形成されたゲート絶縁膜と、該ゲート絶縁膜に接するゲート電極とを有し、前記半導体層はチャネル形成領域と、少なくとも３つの不純物ドープされたソースまたはドレイン領域を有し、前記チャネル形成領域と前記ゲート電極は、前記ゲート絶縁膜を間に挟んで重なっており、前記少なくとも３つの不純物領域は、前記チャネル形成領域に接していることを特徴とする半導体素子である、と表現することができる。前記不純物領域のうち一つはソースであり、他はドレインとしておく。

ここでマルチドレイントランジスタは、使用方法によっては、マルチソーストランジスタ、あるいはマルチソースマルチドレイントランジスタ等と称する方が適当な場合もあることを付記しておく。一般にトランジスタ（特にＴＦＴ）のソースとドレインとは、構造的に同一である場合も多く、明確に区別できると限らない。本明細書中では以下、マルチソーストランジスタ、マルチソースマルチドレイントランジスタ等も含めて、マルチドレイントランジスタと総称する。

マルチドレイントランジスタの形状には、大きさ、対称性の有無を含めて特に制限はない。マルチドレイントランジスタをつくる半導体は、組成材料や、バルク、非晶質（アモルファス）薄膜、多結晶（ポリ）薄膜等の形態の別を問わない。もっとも発光素子を制御する駆動用素子には、現状では多結晶ケイ素（ポリシリコン）の薄膜半導体を用いるのが最も実用的である。マルチドレイントランジスタの各ドレイン又はソースのチャネル型についても、対称性の有無を含めて特に制限はない。

特にドレインが２個であるマルチドレイントランジスタを、ダブルドレインランジスタと称する。以下では、ポリシリコン薄膜のダブルドレイントランジスタを用いたダブルドレインランジスタを用いた電流記憶機能つき画素回路の例を中心に、本発明を説明する。

本発明の半導体素子であるマルチドレイントランジスタを利用することにより、従来のシングルドレイントランジスタのみでは構成しにくい回路を、実現することができる。あるいは、従来のシングルドレイントランジスタのみでも構成は可能だが、複雑になったり大きな面積を要したりしてしまう回路を、マルチドレイントランジスタを利用することにより、そのような不都合なく設けることができる。

本発明の電流記憶回路は、書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用する。したがって、電流信号バッファなど電流記憶機能が必要となる様々な回路の簡素化、小面積化、高集積化に有用である。また、素子数が少ないため、製造上の高歩留まりも見込める。

本発明の発光装置は、発光素子を電流駆動することにより、発光表示装置中にある発光素子に流れる電流を、次のような場合においても良好に維持することができる。発光素子の電気抵抗が環境温度に大きく依存する場合、発光素子を電圧駆動すると経時的に発光輝度が低下してしまう場合、など。発光素子に流れる電流を良好に維持することにより、発光輝度を良好に保つことができる。その結果、ＲＧＢの各サブ画素を独立に形成する型のカラー表示装置では、色ずれの発生も回避できる

また発光素子を電流駆動することにより、発光素子に流れる電流を制御している駆動用素子の特性が画素間で異なっている場合でも、画素間において発光素子に流れる電流の大きさに著しいバラつきが生じるのを防ぐことができ、表示画面の輝度むらの発生を抑えることもできる。

さらに発光素子に流れる電流を所望の値に保つことができるので、配線抵抗による電位降下により階調が変化するのを防ぐことができる。発光素子を電圧駆動する場合と比較すれば、これも特長となる。

しかも本発明の発光装置は、本発明の半導体素子マルチドレイントランジスタを画素回路に使用することにより、画素回路の小面積化を行うことが可能である。その結果、開口率が上昇することから発光素子に流れる電流密度が低下し、その結果、省電力化、発光素子自体の劣化抑制を図ることができる。

本発明の表示装置も、本発明の半導体素子マルチドレイントランジスタを画素回路に使用することにより、画素回路の小面積化、高集積化、高性能化を行うことが可能である。

本発明の電子機器は、上記の特長を有する本発明の発光装置または表示装置を搭載することにより、高性能かつ高信頼性という特長を備える。

（実施の形態１）
本発明の発光装置における電流記憶機能つき画素回路の例を図２に示す。

図２に示す画素２０１は、ソース信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、書込み用ゲート信号線Ｐｊ（Ｐ１〜Ｐｙのうちの１つ）、初期化用ゲート信号線Ｅｊ（Ｅ１〜Ｅｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。また画素２０１は、書込み用素子１０１、駆動用素子１０２、初期化用素子１０３と、容量素子１０４及び発光素子１０５とを有している。

初期化用素子１０３は本発明に必須の要素ではないが、有用であるので図２では付加してある。また容量素子１０４は場合により、明示的に設けることをせず、寄生容量等でまかなうこともあり得る。

また必要に応じて、駆動用素子、書込み用素子、初期化用素子、容量素子、発光素子以外に、別の素子あるいは回路が付属していても構わない。

本発明では、駆動用素子と書込み用素子の少なくとも一方はマルチドレイントランジスタとするが、必ずしも双方がマルチドレイントランジスタでなくてもよく、一方は通常のトランジスタ（特に区別の必要のある場合には、以後シングルドレイントランジスタと称することにする）を用いて構成してもよい。図１５には、駆動用素子のみがマルチドレイントランジスタの例を示す。

図２の画素回路では、駆動用素子と書込み用素子の双方にダブルドレイントランジスタを用いている。ダブルドレイントランジスタの任意の一方のドレインを第１ドレイン、他方のドレインを第２ドレインとして区別する。いずれのドレインを第１ドレインとし、第２ドレインとするかは制限がなく、個々に任意に指定する。使用方法によっては、ソースと第１ドレイン、第２ドレインの区別も難しいことがあるが、その場合はソースも含めて任意に指定する。

一つのダブルドレイントランジスタ内の、ソース、第１ドレイン、第２ドレインに繋がるチャネル部分(以下では、夫々、ソースチャネル、第１ドレインチャネル、第２ドレインチャネルと称する。また、この三チャネル総てを一括して、単にダブルドレイントランジスタの全チャネルと呼称する。)の、各チャネル長、チャネル幅は全て任意であり、統一されていたり左右対称形となっていたりする必要はない。用途により各チャネル長、チャネル幅は自由に決められる。

本実施の形態では、書込み用素子１０１のダブルドレイントランジスタ（以下、単に書込み用素子）の全チャネルはｎ型、駆動用素子１０２のダブルドレイントランジスタ（以下、単に駆動用素子）は全チャネルはｐ型、初期化用素子１０３のチャネルはｎ型とする。しかし、書込み用素子１０１と初期化用素子１０３は、ｐチャネル型としてもよい。また、駆動用素子１０２の全チャネルをｎ型にすることも可能である。さらに、元々ダブルドレイントランジスタ自体は、全チャネル同型でなくてはならないわけでもない。

ダブルドレイントランジスタは、３つのノードの接続をゲート電極に印加する電圧で制御することができる。書込み用素子１０１のゲート電極は、書込み用ゲート信号線Ｐｊに接続されている。そして書込み用素子１０１のソース、第１ドレイン、第２ドレインは、それぞれソース信号線Ｓｉ、初期化用素子１０３のドレイン、駆動用素子１０２の第１ドレインに接続されている（図４（Ａ）も参照）。スイッチング用素子１０１は、画素２０１に対する信号の書き込みを制御する機能を有する。

駆動用素子１０２のゲート電極は、初期化用素子１０３のドレイン領域に接続されている。そして駆動用素子１０２のソース領域、第１ドレイン領域、第２ドレイン領域は、それぞれ電源線Ｖｉ、書込み用素子１０１の第２ドレイン、発光素子１０５の画素電極に接続されている。駆動用素子１０２は、発光素子に流れる電流を制御する機能を有する。

発光素子１０５には種々のものを用いることができる。例えば、ＯＬＥＤ素子、無機発光ダイオード素子、その他の発光ダイオード素子、無機ＥＬ素子、その他の固体系発光素子、ＦＥＤ素子、その他の真空系発光素子などである。ここでは発光素子１０５に、ＯＬＥＤ素子を用いることにする。ＯＬＥＤ素子は、陽極、陰極、該陽極陰極間に挟まれた有機発光層を有している。

本実施の形態では、ＯＬＥＤ素子１０５は陽極を画素電極として、陰極を対向電極として使用することにする。一般には、駆動用素子１０２の全チャネルがｐ型の場合、陽極を画素電極として、陰極を対向電極として使用するのが好ましい。逆に、駆動用素子１０２の全チャネルがｎ型の場合、陰極を画素電極として、陽極を対向電極として使用するのが好ましい。ただし、これに限定されるわけではない。他の使用方法も不可能ではない。

なお、有機発光層には公知の発光材料を用いて、ＯＬＥＤ素子１０５を作製することが出来る。また有機発光層には、単層構造、積層構造、あるいは中間的な構造等、種々の構造があるが、本発明は公知のどのような構造を用いてもよい。
有機発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）があるが、本発明にはどちらも適用することができる。

初期化用素子１０３のゲート電極は、初期化用ゲート信号線Ｅｊに接続されている。初期化用素子１０３のソースは駆動用素子１０２のゲート電極に、ドレイン電源線Ｖｉに接続されている。

容量素子１０４が有する２つの電極は、一方が電源線Ｖｉに、他方が駆動用素子１０２のゲートに接続されている。より詳しくは、容量素子１０４が有する２つの電極は、駆動用素子１０２のゲートと、駆動用素子１０２のソースに接続されている。

本実施の形態では、電源線Ｖｉの電圧（電源電圧）と対向電極の電圧は一定の値に保つことにする。電源線Ｖｉの電圧（電源電圧）と対向電極の電圧を一定の値に保つことは、元々必須ではないが、説明を簡単にするために、そのようにしておく。電源電圧等を変化させて、発光素子１０５に、ある期間逆バイアスを印加することで、発光素子の信頼性向上を図ってもよい。

本実施の形態では画素電極がＯＬＥＤ素子の陽極であるから、対向電極の電圧は、電源電圧よりも低い所定の値とする。画素電極がＯＬＥＤ素子の陰極の場合であれば、対向電極の電圧は、電源電圧よりも高い所定の値とすることになる。

次に、図２の画素２０１を搭載した本発明の発光装置の、全体構成の概略図を図１に示す。２００は画素部であり、図２の回路を備えた画素がマトリクス状に形成されている。また２０２はソース信号線駆動回路、２０３は書込み用ゲート信号線駆動回路、２０４は初期化用ゲート信号線駆動回路である。

図１では、ソース信号線駆動回路２０２、書込み用ゲート信号線駆動回路２０３及び初期化用ゲート信号線駆動回路２０４は一つずつ設けられているが、本発明はこの構成に限定されない。ソース信号線駆動回路２０２、書込み用ゲート信号線駆動回路２０３及び初期化用ゲート信号線駆動回路２０４の数は画素２０１の構成に応じて任意に設定することができる。例えば、画素に初期化用素子１０３（図１）を設けない構成を採った場合、初期化用ゲート信号線駆動回路２０４に換えて、２つ目の書込み用ゲート信号線駆動回路２０３を設置するなどしてもよい。

ソース信号線駆動回路２０２、書込み用ゲート信号線駆動回路２０３、初期化用ゲート信号線駆動回路２０４は、ポリシリコンＴＦＴを使用すれば、一枚のガラス基板上に作り込むことが可能である。しかしソース信号線駆動回路２０２、書込み用ゲート信号線駆動回路２０３、初期化用ゲート信号線駆動回路２０４のうちの一部あるいは全てが、画素部２００と異なる基板上（チップ等）に形成され、ＦＰＣ等のコネクタを介して、画素部２００と接続されていても良い。

また図１では図示していないが、画素部２００には、ソース信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、書込み用ゲート信号線Ｐ１〜Ｐｙ、初期化用ゲート信号線Ｅ１〜Ｅｙが設けられている。なおソース信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの数は必ずしも同じであるとは限らない。また、書込み用ゲート信号線Ｐ１〜Ｐｙと、初期化用ゲート信号線Ｅ１〜Ｅｙの数は必ずしも同じであるとは限らない。またこれらの配線を必ず全て有していなくとも良く、これらの配線の他に、別の異なる配線が設けられていても良い。

電源線Ｖ１〜Ｖｘは所定の電圧に保たれている。なお本実施の形態では、モノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電圧の高さを全て同じに保たずに、対応する色毎に変えるようにしても良い。

続いて、上述した本発明の発光装置の駆動方法について、図３及び図４を用いて説明する。本発明の発光装置の動作は、各ラインの画素毎に書込み期間Ｔａ、表示期間Ｔｄ、初期化期間Ｔｅ及び非表示期間Ｔｕとに分けて説明することが可能であるが、図３に書込み用ゲート信号線及び初期化用ゲート信号線のタイミングチャートを示す。なお本明細書では、書込み用ゲート信号線及び初期化用ゲート信号線を総称してゲート信号線とよぶ。そしてゲート信号線が選択されている期間、言いかえると該ゲート信号線にゲート電極が接続されている半導体素子が全てオンの状態にある期間は、ＯＮで示す。逆に、ゲート信号線が選択されていない期間、言いかえると該ゲート信号線にゲート電極が接続されている半導体素子が全てオフの状態にある期間は、ＯＦＦで示す。

図３は、画素２０１における書込み期間Ｔａ、表示期間Ｔｄ、初期化期間Ｔｅ及び非表示期間Ｔｕのタイミングチャートを簡単に示した図である。なお本実施の形態では、書込み期間Ｔａと表示期間Ｔｄ、初期化期間Ｔｅと非表示期間Ｔｕをそれぞれ別々にしたが、これに限定される必要はない。初期化期間Ｔｅを表示期間Ｔｄに含めたり、書込み期間Ｔａを非表示期間Ｔｕに含めたりしてもよい。
また図４（Ａ）は、書込み期間Ｔａ時の画素２０１における、電流の流れ方を示した図であり、図４（Ｂ）は表示期間Ｔｄ時の画素２０１における、電流の流れ方を示した図である。画素２０１内に示す矢印が、電流の流れる向きである。

まず、１ライン目の画素において書込み期間Ｔａが開始されると、書込み用ゲート信号線Ｐ１が選択され、書込み用素子１０１がオンになる。初期化用ゲート信号線Ｅ１は選択されていないので、初期化用素子１０３はオフになっている。
そして、ソース信号線駆動回路２０２から画素２０１に入力されるビデオ信号に基づき、書込み用素子１０１と駆動用素子１０２を介して、ソース信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘとの間に電流が流れる。

この書込み期間Ｔａにおける画素２０１中を流れる電流の様子を、図４（Ａ）
を用いてもう少し詳しく述べる。書込み用ゲート信号線Ｐ１が選択されると、書込み用素子１０１のゲートが開いて、書込み用素子１０１がオンになる。すると駆動用素子１０２は、ゲートと第１ドレインが短絡され、その結果ソースチャネルと第一ドレインチャネルを合わせた部分がダイオードとして動作する。

以降では便宜上、ダブルドレイントランジスタの、ソースと第ｎドレインとその間のチャネル部（ソースチャネル、第ｎドレインチャネル）及びゲートを、ダブルドレイントランジスタの第ｎ要素トランジスタと称する。駆動用素子１０２の、ソースと第１ドレインとその間のチャネル部及びゲートは、駆動用素子１０２の第１要素トランジスタとなる。

駆動用素子１０２の第１要素トランジスタがダイオードとして動作することで、ソース信号線Ｓｉから画素２０１に入力されるビデオ信号電流は、そのまま書込み用素子１０１、駆動用素子１０２の第１要素トランジスタを介して、電源線Ｖ１〜Ｖｘへ流れることになる。また同時に、ソース信号線Ｓｉから画素２０１に入力されるビデオ信号電流に対応する、駆動用素子の第１要素トランジスタのゲート電圧が、書込み用素子１０１を介して、容量素子１０４に蓄積される。容量素子１０４に蓄積される電圧は、駆動用素子１０２の第１要素トランジスタのゲート・ソース間電圧Ｖ_GSであるから、容量素子１０４の電圧に応じて、駆動用素子１０２の第１要素トランジスタがオンとなる。

なお書込み期間Ｔａにおいて、駆動用素子１０２の第１要素トランジスタは、ゲートとドレインが接続されているので、飽和領域で動作している。よって、Ｖ_GSをゲート・ソース間電圧、μを移動度、Ｃ₀を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、Ｖ_THを閾値とすると、駆動用素子１０２の第１要素トランジスタのドレイン電流Ｉ_dnは、以下のＩ_dn＝μＣ₀Ｗ／Ｌ（Ｖ_GS−Ｖ_TH）²／２で示される。

Ｉ_dn＝μＣ₀Ｗ／Ｌ（Ｖ_GS−Ｖ_TH）²／２においてμ、Ｃ₀、Ｗ／Ｌ、Ｖ_THは全て個々の素子によって決まる固定の値である。よってμ、Ｖ_THが個々の素子間でバラつくと、同じＶ_GSに対するＩ_dnであっても、全素子で必ずしも同一の値にならない。しかし駆動用素子１０２の第１要素トランジスタのドレイン電流Ｉ_dnをビデオ信号電流Ｉ_vdと同じ大きさに保てば、μ、Ｖ_THのバラつきによらず、全駆動用素子１０２の第１要素トランジスタでＩ_dnは全て同一となる。

１ライン目の画素において書込み期間Ｔａが終了すると、書込み用ゲート信号線Ｐ１の選択が終了する。そして、次に表示期間Ｔｄが開始される。表示期間Ｔｄにおいては、書込み用ゲート信号線Ｐ１は選択されないので、書込み用素子１０１はオフになっている。また表示期間Ｔｄにおいても、初期化用ゲート信号線Ｅ１は選択されていないので、初期化用素子１０３はオフになっている。

図４（Ｂ）を用いて、表示期間Ｔｄにおける画素２０１の電流の流れを説明する。駆動用素子１０２のゲート電極には、書込み期間Ｔａにおいて定められたＶ_GSが容量素子１０４によって保持されている。しかし表示期間Ｔｄにおいては、書込み用素子１０１はオフになっていることから、駆動用素子１０２の第１要素トランジスタの方へは電流は流れなくなり、第２要素トランジスタを介して発光素子へと電流が流れることになる。

ここで、駆動用素子１０２の第２要素トランジスタは、飽和領域で動作する。
そうなるように予め、画素へ書込むビデオ信号電流Ｉ_vdや対向電極電圧は、適切に設定されておく必要がある。

飽和領域の動作であるから、駆動用素子１０２の第２要素トランジスタのドレイン電流Ｉ_dnはＩ_dn＝μＣ₀Ｗ／Ｌ（Ｖ_GS−Ｖ_TH）²／２で示される。Ｉ_dn＝μＣ₀Ｗ／Ｌ（Ｖ_GS−Ｖ_TH）²／２によればドレイン電流Ｉ_dnは、μ、Ｖ_TH等の値に依存するはずであるが、他方で書込む時にＶ_GSを、第１要素トランジスタのドレイン電流Ｉ_dnがＩ_vdとなるようにしている。そのため、各画素の駆動用素子１０２内において、第１要素トランジスタと第２要素トランジスタのμ、Ｖ_TH等の値が等しければ、各画素における駆動用素子１０２の第２要素トランジスタ同士間のμ、Ｖ_TH等のバラつきは、第２要素トランジスタのドレイン電流Ｉ_dnには反映されない。

すなわち、μ、Ｖ_TH等のバラつきを抑制する必要性が、発光装置内の画面全体の画素の駆動用素子１０２から、各画素内の駆動用素子１０２の第１要素トランジスタと第２要素トランジスタの間にまで、大幅に圧縮できたことになる。しかも一つのダブルドレイントランジスタの中であれば、第１要素トランジスタと第２要素トランジスタのμ、Ｖ_TH等は、元々バラつきは少ない。

こうして表示期間Ｔｄにおいては、駆動用素子１０２の第２要素トランジスタのドレイン電流Ｉ_dnは、ビデオ信号電流Ｉ_vdに正確に対応したものとなる。つまり、電源線Ｖｉから駆動用素子１０２の第２要素トランジスタを介して、発光素子１０５の対向電源に向かって所期の適切な電流が流れていく。発光素子１０５に流れる電流が正確になる結果、発光素子１０５は正確な輝度で発光する。勿論、ドレイン電流Ｉ_dnがゼロであれば、発光素子１０５は発光しない。

なお、ビデオ信号電流Ｉ_vdは、原則として正確な電流値であることを要する。
例外は、ビデオ信号の内容が最暗階調「非点灯」の場合である。この場合には、ビデオ信号は駆動用素子１０２の要素トランジスタがオフとなるようにすればよいので、電圧値のデータでよい。

また、駆動用素子の第１ドレインチャネルと第２ドレインチャネルのチャネル長、チャネル幅を等しくしておけば、書込み期間に読み込むビデオ信号電流Ｉ_vdと表示期間に発光素子に供給される駆動電流Ｉ_elは等しくなる。しかし第１ドレインと第２ドレインのチャネル長、チャネル幅を、敢えて揃えないことで、読み込むビデオ信号電流Ｉ_vdと表示期間に発光素子に供給される駆動電流Ｉ_elとの比率を調節することもできる（図１６参照）。

この比率調整は実用上、非常に重宝するものである。例えば、小型かつ高精細の発光表示装置で低輝度の表示をする場合、表示期間に発光素子に供給される駆動電流Ｉ_elは非常に小さな値となる。そこで寄生容量等の負荷を考慮すると、Ｉ_elよりもビデオ信号電流Ｉ_vdを大きくしない限り、表示期間内に画素へ書込むことができないからである。

また、１ライン目の画素において書込み期間Ｔａが終了すると、書込み用ゲート信号線はＰ２が選択され、２ライン目の画素において書込み期間Ｔａが開始される。よって、２ライン目の画素において書込み用素子１０１がオンになる。初期化用ゲート信号線Ｅ２は選択されていないので、初期化用素子１０３はオフである。そして、ソース信号線駆動回路２０２から画素２０１に入力されるビデオ信号に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘとの間に、２ライン目の画素にある、書込み用素子１０１と駆動用素子１０２を介して、ビデオ信号電流が流れる。

次いでその後、２ライン目の画素において書込み期間Ｔａが終了し、表示期間Ｔｄが開始される。表示期間Ｔｄでは、２ライン目の画素においても、上に述べた１ライン目の画素における時と同様に、ビデオ信号電流Ｉ_vdが記憶され、発光素子１０５が所定の輝度で発光する。また２ライン目の画素において書込み期間Ｔａが終了すると、３ライン目の画素において書込み期間Ｔａが開始される。

以後同様に、３ライン目の画素の表示期間Ｔｄと４ライン目の画素の書込み期間Ｔａが開始、４ライン目の画素の書込み期間Ｔａが終了し、４ライン目の画素の表示期間Ｔｄと５ライン目の画素の書込み期間Ｔａが開始、・・・という動作が繰り返される。最終ラインであるｙライン目の画素まで順に書込み期間Ｔａが終了すると、１フレーム分の書込み期間が全て終了ということになる。

視覚は、１フレーム分の表示期間Ｔｄにおける像を、時間的に重ね合わせて一体のものとして捉えるので、１フレーム分の表示期間Ｔｄ全体で一コマの画像表示が行える。典型的な動画像表示では６０Ｈｚ駆動、すなわち１秒間中に６０コマの画像表示を行う。

以上までが、初期化用素子１０３がない場合には、動作の全容となる。初期化用素子１０ ３がある場合には、さらに以下の初期化動作を付加することが可能となる。初期化動作がな い場合、各コマの画像は連続して表示されることになり、画像の動き方が滑らかさを十分に 備えていない、やや低質の動画像表示となってしまう問題がある。初期化動作により、一コ マ一コマの間に非表示のインターバルを設けると、簡便かつ効果的に、この動画質の低下を 抑制できる。

初期化動作は、初期化用ゲート信号線駆動回路２０４から出力されるゲート信号により制御される。まず、初期化用ゲート信号線駆動回路２０４から出力されるゲート信号により、１ライン目の初期化用ゲート信号線Ｅ１が選択されると、１ライン目の画素において、初期化期間Ｔｅが開始する。初期化用ゲート信号線Ｅ１が選択されると、初期化用素子１０３はオンになる。そうすると、電源線Ｖ１〜Ｖｘの電圧が、初期化用素子１０３を介して駆動用素子１０２のゲート電極に印加される。すると、駆動用素子１０２は強制的にオフされて、発光素子１０５に電流が供給されなくなり、その結果、発光素子１０５は発光しなる。

次いで、選択される初期化用ゲート信号線が、１ライン目のＥ１から２ライン目のＥ２へと移る。これにより、１ライン目では初期化期間Ｔｅが終了し、非表示期間Ｔｕが開始される。また同時に、２ライン目の画素において初期化期間Ｔｅが開始される。

初期化用ゲート信号線Ｅ２が選択されと、２ライン目の画素において初期化用素子１０３がオンになる。書込み用ゲート信号線Ｐ２は選択されていないので、書込み用素子１０１はオフになっている。このとき定電源線Ｖ１〜Ｖｘの電圧が、初期化用素子１０３を介して駆動用素子１０２のゲート電極へと加えられる。
すると、駆動用素子１０２はオフになって、発光素子１０５に電流が供給されなくなり、その結果、発光素子１０５は発光しなくなる。

その次には、選択される初期化用ゲート信号線が、２ライン目のＥ２から３ライン目のＥ３へと移るというように、ｙライン目の画素まで順に初期化期間Ｔｅが開始され、初期化期間Ｔｅが終了すると、非表示期間Ｔｕが開始されるという動作が繰り返される。こうして、全画素において、初期化動作が行われる。

初期化用素子１０３があり初期化動作を行う場合には、書き込み期間Ｔａ、表示期間Ｔｄ、初期化期間Ｔｅ及び非表示期間Ｔｕにより、１フレーム期間が構成され、１コマの画像が表示される。１フレーム期間が終了すると、次のフレーム期間が開始され、上述した動作を繰り返す。初期化動作により、一コマ一コマの間に非表示のインターバルを設けると、簡便かつ効果的に、動画質の向上を図ることができる。なお、初期化期間Ｔｅ及び非表示期間Ｔｕは、必ずしも１フレーム期間に設けなくてはならないものではない。例えば、静止画像の時には、初期化期間Ｔｅ及び非表示期間Ｔｕは省略し、動画像の時のみ、初期化期間Ｔｅ及び非表示期間Ｔｕを設定してもよい。

各画素の階調は、書き込み期間Ｔａ及び表示期間Ｔｄにおいて発光素子１０５に流れる電流の大きさで決定される。そして、この電流値は、ソース信号線駆動回路２０２から画素２０１に入力される、ビデオ信号電流Ｉ_vdにより制御される。そこで、ｎ階調分のビデオ信号電流Ｉ_vdを用意すれば、ｎ階調の画像表示ができる。一般にＯＬＥＤ素子の発光輝度Ｌは、、Ｌ＝ｃ（Ｖ）Ｉ（Ｖ）に示されるとおり、ＯＬＥＤ素子に流される電流量Ｉ（Ｖ）に比例するとされる。よって、ｎ階調分のビデオ信号電流Ｉ_vdは、概ね比例配分されたｎ個の値となる。

以上に述べたように、図２のような画素回路構成をとることで、発光表示装置中にあるＯＬＥＤ素子等の発光素子に流れる電流を、次のような場合においても良好に維持することができる。発光素子の電気抵抗が環境温度に依存する場合、発光素子を電圧駆動すると経時的に発光輝度が低下してしまう場合、など。発光素子に流れる電流を良好に維持することにより、発光輝度を良好に保つことができる。その結果、ＲＧＢの各サブ画素を独立に形成する型のカラー表示装置では、色ずれの発生も回避できる。

また、図２のような画素回路構成をとり発光素子を電流駆動することにより、発光素子に流れる電流を制御している駆動用素子１０２の特性が画素間で異なっている場合でも、画素間において発光素子に流れる電流の大きさに著しいばらつきが生じるのを防ぐことができ、表示画面の輝度むらの発生を抑えることもできる。

さらに発光素子に流れる電流を所望の値に保つことができるので、配線抵抗による電位降下により階調が変化するのを防ぐことができる。発光素子を電圧駆動する場合と比較すれば、これも特長となる。

マルチドレイントランジスタは、シングルドレイントランジスタのみでは構成しにくい回路や、構成は可能だが複雑になったり大きな面積を要したりしてしまう回路に、有効に使用し得る新規な素子である。図２あるいは図１５に示したような、書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用した、発光装置の画素回路は、その一例である。

なお書込み用素子と駆動用素子とを用いて構成し、その二素子の一方もしくは双方にマルチドレイントランジスタを使用した電流記憶回路（図１７に一例を示す）は、発光装置の画素回路に限らず、電流信号バッファなど幅広い用途に使用できる。例えば、発光装置のソース信号線駆動回路２０２（図１）に、マルチドレイントランジスタ使用の電流記憶回路を利用した電流信号バッファを設けることもできる。

場合によっては、図２のような発光素子ではなく、非発光素子を用いた表示装置に適用することもできる。

（実施の形態２）
実施の形態１では、本発明の半導体素子マルチドレイントランジスタ、該マルチドレイントランジスタを使用した電流記憶回路、該電流記憶回路を画素に用いた発光装置、の各々につき一例を説明した。もっとも実施の形態１で説明した発光装置は、ビデオ信号がアナログ電流値の場合（以下、アナログ駆動と称する）
であった。しかし、ビデオ信号をデジタルにして用い駆動させること（以下、デジタル駆動と称する）も可能である。

デジタルのビデオ信号を用いる場合、階調は２進数でコード化されて入力される。そこで階調表示方法として、２進数コードのビデオ信号を、画素へそのまま書込み、発光時の輝度を一定としつつ、発光時間または発光面積などを２進数コードに合わせて制御するのが簡易で有用である。本実施の形態２では、発光時間を２進数コードに合わせて制御する方法（デジタル時間階調法）の一例を簡単に説明する。なお、より詳しい内容については、特願２０００−３５９０３２号等を参照することができる。

本実施の形態２では、図２の画素回路を使用することにする。デジタル時間階調法の場合、１フレーム期間中に書込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。

例えばｎビットのビデオ信号によって画像を表示する場合、少なくともｎ個の書込み期間と、ｎ個の表示期間とが１フレーム期間内に設ける。ｎ個の書込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。

さらに、必須ではないが、ｎ個以下の初期化期間とｎ個以下の非表示期間とを１フレーム期間内に設けることもできる。むしろ信号線駆動回路をガラス基板上に作りこんだ、実用的な表示装置または発光装置を製造しようとする場合には、少なくとも下位ビットについては初期化期間と非表示期間を設けないと、現在のＴＦＴ製造技術を前提とすると著しい困難がある。詳しくは、特願２００１−２５７１６３号等を参照することができる。

書込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、該ビットに対応する表示期間Ｔｄｍが出現する。該ビットに初期化期間Ｔｅｍと非表示期間Ｔｕｍが設定されている場合には、さらに続いて初期化期間Ｔｅｍと非表示期間Ｔｕｍが出現する。書込み期間Ｔａ、表示期間Ｔｄ、初期化期間Ｔｅ、非表示期間Ｔｕ（初期化期間Ｔｅ、非表示期間Ｔｕについては存在する場合のみ）よりなる一連の期間を、サブフレーム期間ＳＦと呼ぶ。ｍビット目に対応する書込み期間Ｔａｍ、表示期間Ｔｄｍを含むサブフレーム期間はＳＦｍとなる。

サブフレーム期間ＳＦ１〜ＳＦｎの長さの比は、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２⁰：２¹：…：２^n-1を満たすようにする。

各サブフレーム期間において、発光素子を発光させるか否かが、デジタルのビデオ信号の各ビットによって選択される。そして、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調数を制御することができる。

なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割しても良い。

画素回路の動作や駆動回路は、実施の形態１の場合とほぼ同様である。ただしソース信号線駆動回路は、電流値として、発光素子を発光させるときの所定の一つの値さえ正確に出力できればよい。その結果、階調数分のアナログ電流値が必要な実施の形態１の場合と比較し、構成は大幅に簡略化できる利点がある。ソース信号線駆動回路より、発光素子を発光させない信号を出力する場合には、実施の形態１において階調ゼロの信号を出力するのと同様、電圧値のデータでよい。

本実施例では、図１に示したソース信号線駆動回路２０２の例について説明する。ソース信号線駆動回路２０２は、画素２０１に入力されるビデオ信号の電圧に見合った大きさの電流（信号電流Ｉ_vd）を各ソース信号線Ｓ１〜Ｓｘに供給することが可能である。本実施例では、まずデジタル駆動する場合の、ソース信号線駆動回路の一例３０２について図５を用いて説明する。次に、アナログ駆動する場合の、ソース信号線駆動回路の一例４０２について図６を用いて説明する。
その後ゲート信号線駆動回路の一例について図７を用いて説明する。

最初にデジタル駆動する場合の、ソース信号線駆動回路の例３０２について図５を用いて説明する。ソース信号線駆動回路３０２は、シフトレジスタ３０２ａ、デジタルビデオ信号を記憶することができるラッチ（Ａ）３０２ｂ、ラッチ（Ｂ）３０２ｃ及び電圧電流変換回路（Ｖ／Ｃ変換回路）３０２ｄとを有している。

シフトレジスタ３０２ａには、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力される。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）
を元に、シフトレジスタ４０２ａは順次、ビデオ信号をサンプリングするタイミング信号を生成していく。この各タイミング信号に基づいて、ラッチ（Ａ）３０２ｂは、ビデオ信号線からビデオ信号を読込み、記憶する。

ラッチ（Ａ）３０２ｂに記憶されたビデオ信号は、ラッチパルスのタイミングに従って、ラッチ（Ｂ）３０２ｃに読取られ、記憶される。ラッチ（Ｂ）３０２ｃにデータが読まれると、Ｖ／Ｃ変換回路３０２ｄは、そのデータがオンの場合には、所定の電流データを出力する。そのデータがオフの場合、別の所定の電流データを出力するようにしてもよいが、電圧データを出力するようにした方が効率的で好ましい。

デジタル駆動は、発光素子がオンの状態（明るさが１００％の状態）と、オフの状態（明るさが０％の状態）の２つの状態によって駆動される方式である。上記のソース信号線駆動回路の構成により、デジタル駆動の発光装置は、発光素子がオンの状態又はオフの状態のどちらかになることによって、階調を表現する。

続いて、アナログ駆動する場合の、ソース信号線駆動回路の例４０２について図６を用いて説明する。図６（Ａ）に示す本実施例のソース信号線駆動回路４０２は、シフトレジスタ４０２ａ、バッファ４０２ｂ、サンプリング回路４０２ｃ、電流変換回路４０２ｄを有している。

シフトレジスタ４０２ａには、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力される。クロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）
を元に、シフトレジスタ４０２ａは順次、ビデオ信号をサンプリングするためのタイミング信号を生成していく。

このタイミング信号は、バッファ４０２ｂにおいて緩衝的に増幅されて、サンプリング回路４０２ｃに入力される。もっとも、必要に応じて、バッファの代わりにレベルシフタを設けて、タイミング信号を電圧増幅してもよい。また、バッファとレベルシフタを両方設けてもよい。逆にバッファもレベルシフタも設けずに、タイミング信号を格別増幅しなくてもよい。

この必要に応じて増幅された各タイミング信号に基づいて、サンプリング回路４０２ｃはビデオ信号を取込み、Ｖ／Ｃ変換回路へ伝達する。

図６（Ｂ）にサンプリング回路４０２ｃ、電流変換回路４０２ｄの具体的な構成を示す。なおサンプリング回路４０２ｃは、端子４１０においてバッファ４０２ｂの出力部と接続されている。

サンプリング回路４０２ｃには、複数のスイッチ４１１が設けられている。そして各スイッチ４１１はタイミング信号に同期して、ビデオ信号線４０６からアナログビデオ信号をサンプリングし、後段の電流変換回路４０２ｄへ伝達する。
なお図６（Ｂ）では、電流変換回路４０２ｄはサンプリング回路４０２ｃが有するスイッチ４１１の１つに接続されている電流変換回路だけを示しているが、各スイッチ４１１の後段に、図６（Ｂ）に示したような電流変換回路４０２ｄが接続されている。

なお本実施例では、スイッチ４１１にトランジスタを一つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。

サンプリングされたアナログビデオ信号は、電流変換回路４０２ｄが有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号電圧に相応の電流（信号電流Ｉ_vd）を出力する。なお図６ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力されたビデオ信号に見合った値の電流を出力することができる回路であれば良い。

該信号電流Ｉ_vdは、同じく電流変換回路４０２ｄが有するリセット回路４１７に入力される。リセット回路４１７は、２つのアナログスイッチ４１３、４１４と、インバータ４１６と、電源４１５を有している。

アナログスイッチ４１４はリセット信号（Ｒｅｓ）により制御される。アナログスイッチ４１３は、インバータ４１６で反転されたリセット信号（Ｒｅｓ）により制御される。よってアナログスイッチ４１３とアナログスイッチ４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作するから、一方がオンのとき他方はオフになる。

そして、アナログスイッチ４１３がオンのときには、ソース信号線へ信号電流が入力される。逆に、アナログスイッチ４１４がオンのときには、ソース信号線へ電源４１５の電圧が印加され、ソース信号線がリセットされる。なお、電源４１５の電圧は、画素に設けられた電源線の電圧とほぼ同じ高さであることが望ましく、ソース信号線がリセットされているときにソース信号線にながれる電流が０に近ければ近いほど良い。

なおソース信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。

なお、シフトレジスタの代わりに、例えばデコーダ回路のような別の回路を用いて、ソース信号線の選択ができるようにしても良い。

次に、書込み用ゲート信号線駆動回路２０３及び初期化用ゲート信号線駆動回路２０４の構成について、図７を用いて説明する。

図７（Ａ）は書込み用ゲート信号線駆動回路２０３の構成を示すブロック図である。書込み用ゲート信号線駆動回路２０３は、それぞれシフトレジスタ２０３ａ、バッファ２０３ｂを有している。なお場合によっては、さらにレベルシフタを有していても良いし、バッファ２０３ｂはなくてもよい。

書込み用ゲート信号線駆動回路２０３において、シフトレジスタ２０３ａにクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、順次タイミング信号が生成される。生成された各タイミング信号はバッファ２０３ｂにおいて緩衝的に増幅され、対応する書込み用ゲート信号線に供給される。

書込み用ゲート信号線には、１ライン分の画素の書込み用素子１０１のゲート電極が接続されている。そして、１ライン分の画素の書込み用素子１０１を一斉にオンにしなくてはならないので、バッファ２０３ｂは大きな電流を流すために用いられる。

次いで図７（Ｂ）は初期化用ゲート信号線駆動回路２０４の構成を示すブロック図である。書込み用ゲート信号線駆動回路２０４は、それぞれシフトレジスタ２０４ａ、バッファ２０４ｂを有している。なお場合によっては、さらにレベルシフタを有していても良いし、バッファ２０３ｂはなくてもよい。

初期化用ゲート信号線駆動回路２０４において、シフトレジスタ２０４ａにクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、順次タイミング信号が生成される。生成された各タイミング信号はバッファ２０４ｂにおいて緩衝的に増幅され、対応する初期化用ゲート信号線に供給される。

初期化用ゲート信号線には、１ライン分の画素の初期化用素子１０３のゲート電極が接続されている。そして、１ライン分の画素の初期化用素子１０３を一斉にオンにしなくてはならないので、バッファ２０４ｂは大きな電流を流すことが可能なものが用いられる。

なお、例えばデコーダ回路のような別の回路を、シフトレジスタの代わりに用いて、ゲート信号線（走査線）の選択ができるようにしても良い。

また本実施例では、書込み用ゲート信号線駆動回路２０３と初期化用ゲート信号線駆動回路２０４とは同じ構成をしているが、異なる構成をしていてもよい。
本発明の発光装置を駆動するソース信号線駆動回路、書込み用ゲート信号線駆動回路及び初期化用ゲート信号線駆動回路は、本実施例で示す構成に限定されるわけではない。

本実施例の構成は、実施の形態１〜２に示した構成と自由に組み合わせて実施することが可能である。

本実施例では、本発明の発光装置に用いる半導体素子の一例について、図８を用いて説明する。図８（Ａ）は、本発明の半導体素子の上面図であり、図８（Ｂ）は、図８（Ａ）の破線Ａ−Ａ’における断面図に相当し、図８（Ｃ）は、図８（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。

本発明の半導体素子は、半導体層５０１と、該半導体層に接するゲート絶縁膜５０２と、ゲート絶縁膜５０２に接するゲート電極５０３とを有している。半導体層５０１は、チャネル形成領域５０４と、導電型を付与する不純物が添加された不純物領域５０５、５０６、５０７を有している。不純物の典型例としては、ｐチャネル型であればホウ素、ｎチャネル型であればリンが挙げられる。ゲート電極５０３とチャネル形成領域５０４は、ゲート絶縁膜を間に挟んで重なっている。

不純物領域５０５、５０６、５０７はそれぞれチャネル形成領域５０４に接している。なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域５０４に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が設けられていても良い。

半導体層５０１の不純物領域５０５、５０６、５０７を覆うように、ゲート絶縁膜５０２上に絶縁膜５０８が形成されている。そして、絶縁膜５０８及びゲート絶縁膜５０２に形成されたコンタクトホールを介して、不純物領域５０５、５０６、５０７にそれぞれ接続された接続配線５０９、５１０、５１１が形成されている。なお、図８ではゲート絶縁膜５０２が不純物領域５０５、５０６、５０７を覆っているが、本発明はこの構成に限定されない。不純物領域５０５、５０６、５０７は必ずしもゲート絶縁膜５０２に覆われている必要はなく、露出していても良い。

図８に示した半導体素子は、ゲート電極５０３に印加される電圧によって、各接続配線５０９、５１０、５１１間の抵抗が同時に制御される。

図８の半導体素子の最も簡単な使用方法は、３つのノード、具体的にはノード５０９、５１０、５１１を同時に接続したり、開放したりすることである。なお、本明細書において接続とは、特に記載のない限り電気的な接続を意味する。

しかし、マルチドレイントランジスタの利用方法は、それに限定されない。たとえば、ノード５０９を高電位、ノード５１０を低電位、ノード５１１を中電位にしておき、ゲート電極５０３はノード５１１と接続させることで、ノード５０９又はノード５１０のいずれか一方が、選択的にノード５１１との間で電流を流すようにすることもできる。

一般にシングルドレイントランジスタを用いて３つのノードの接続を制御する場合、２つ以上のトランジスタを用いる必要がある。その一例を図１８に示す。
しかし本発明では一つのマルチドレイントランジスタを用いることで、トランジスタ等の半導体素子が占有する総面積を小さく抑えることができる。その結果、表示装置の画素回路に適用すれば、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。

本実施例の構成は、実施の形態１〜２、実施例１に示した構成と自由に組み合わせて実施することが可能である。

本実施例では、接続配線に接続された各不純物領域間に、２つ以上のチャネル形成領域が設けられた、所謂マルチゲート構造を有する本発明の半導体素子について説明する。なお本実施例では、各接続配線間にチャネル形成領域が２つ設けられたダブルゲート構造の半導体素子について説明するが、本発明はダブルゲート構造に限定されず、各接続配線間にチャンネル形成領域が３つ以上設けられたマルチゲート構造を有していても良い。

本実施例の半導体素子の構成について、図９を用いて説明する。図９（Ａ）は、本発明の発光装置に用いられる半導体素子の上面図であり、図９（Ｂ）は、図９（Ａ）の破線Ａ−Ａ’における断面図に相当し、図９（Ｃ）は、図９（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。

本発明の半導体素子は、半導体層６０１と、該半導体層に接するゲート絶縁膜６０２と、ゲート絶縁膜６０２に接するゲート電極６０３ａ、６０３ｂ、６０３ｃとを有している。ゲート電極６０３ａ、６０３ｂ、６０３ｃは電気的に接続されており、本実施例では全てのゲート電極がゲート配線６１３の一部である。半導体層６０１は、チャネル形成領域６０４ａ、６０４ｂ、６０４ｃと、導電型を付与する不純物が添加された不純物領域６０５、６０６、６０７、６１２を有している。不純物の典型例としては、ｐチャネル型であればホウ素、ｎチャネル型であればリンが挙げられる。

ゲート電極６０３ａとチャネル形成領域６０４ａは、ゲート絶縁膜６０２を間に挟んで重なっている。ゲート電極６０３ｂとチャネル形成領域６０４ｂは、ゲート絶縁膜６０２を間に挟んで重なっている。ゲート電極６０３ｃとチャネル形成領域６０４ｃは、ゲート絶縁膜６０２を間に挟んで重なっている。

不純物領域６０５、６０６、６０７はそれぞれチャネル形成領域６０４ａ、６０４ｂ、６０４ｃに接している。そして、不純物領域６１２は、全てのチャネル形成領域形成領域６０４ａ、６０４ｂ、６０４ｃに接している。よって、不純物領域６０５と６０６の間には２つのチャネル形成領域６０４ａ、６０４ｂが設けられており、不純物領域６０６と６０７の間には２つのチャネル形成領域６０４ｂ、６０４ｃが設けられており、不純物領域６０７と６０５の間には２つのチャネル形成領域６０４ｃ、６０４ａが設けられている。

なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が設けられていても良い。

半導体層６０１の不純物領域６０５、６０６、６０７を覆うように、ゲート絶縁膜６０２上に絶縁膜６０８が形成されている。そして、絶縁膜６０８及びゲート絶縁膜６０２に形成されたコンタクトホールを介して、不純物領域６０５、６０６、６０７にそれぞれ接続された接続配線６０９、６１０、６１１が形成されている。なお、図９ではゲート絶縁膜６０２が不純物領域６０５、６０６、６０７を覆っているが、本発明はこの構成に限定されない。不純物領域６０５、６０６、６０７は必ずしもゲート絶縁膜６０２に覆われている必要はなく、露出していても良い。

図９に示した半導体素子は、ゲート電極６０３ａ、６０３ｂ、６０３ｃに印加される電圧によって、各接続配線６０９、６１０、６１１間の抵抗が制御される。

図９の半導体素子は、３つのノード、具体的には接続配線６０９、６１０、６１１を同時に接続することができる。

上記構成により、半導体素子の面積を抑えることができる。その結果、表示装置の画素回路に適用すれば、半導体素子の画素に占める面積を抑えることができ、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。一方、ダブルゲートの３端子のトランジスタを用いて３つのノードの接続を制御する場合、例えば図１８（Ｂ）のように行うことになるが、これは明らかに図９（Ａ）のスイッチ素子よりも大きな面積を占有してしまう。

また、マルチゲート構造は、シングルゲート構造に比べて、オフ電流をさらに微小化することができる。したがって、トランジスタをスイッチ素子として用いる場合には、より適している。

本実施例の構成は、実施の形態１〜２、実施例１〜２に示した構成と自由に組み合わせて実施することが可能である。

本実施例では、基板と半導体層の間にゲート電極が形成されている、ボトムゲート型の本発明の半導体素子について説明する。

本発明の半導体素子の構成について、図１０を用いて説明する。図１０（Ａ）
は、本発明の半導体素子の上面図であり、図１０（Ｂ）は、図１０（Ａ）の破線Ａ−Ａ’における断面図に相当し、図１０（Ｃ）は、図１０（Ａ）の破線Ｂ−Ｂ’における断面図に相当する。

本実施例の半導体素子は、ゲート電極７０１と、該ゲート電極７０１に接するゲート絶縁膜７０２と、該ゲート絶縁膜７０２に接する活性層７０３とを有している。半導体層７０３は、チャネル形成領域７０４と、導電型を付与する不純物が添加された不純物領域７０５、７０６、７０７を有している。ゲート電極７０１とチャネル形成領域７０４は、ゲート絶縁膜７０２を間に挟んで重なっている。なお、７０８はチャネル形成領域を形成する際に用いるマスクであり、絶縁膜から形成されている。

不純物領域７０５、７０６、７０７はそれぞれチャネル形成領域７０４に接している。なお本実施例では、全ての不純物領域がそれぞれチャネル形成領域７０４に接しているが、本発明はこの構成に限定されない。不純物領域とチャネル形成領域の間に、不純物領域よりも不純物濃度の低い低濃度不純物領域（ＬＤＤ領域）が設けられていても良いし、ゲート電極と重ならない不純物の添加されていない領域（オフセット領域）が設けられていても良い。

半導体層７０３の不純物領域７０５、７０６、７０７を覆うように絶縁膜７０８が形成されている。そして、絶縁膜７０８に形成されたコンタクトホールを介して、不純物領域７０５、７０６、７０７にそれぞれ接続された接続配線７０９、７１０、７１１が形成されている。

図１０に示した半導体素子は、ゲート電極７０１に印加される電圧によって、各接続配線７０９、７１０、７１１間の抵抗が制御される。

図１０の半導体素子は、３つのノード、具体的には接続配線７０９、７１０、７１１を同時に接続することができる。

上記構成により、半導体素子の面積を抑えることができる。その結果、表示装置の画素回路に適用すれば、画素の開口率を下げずに、高精細化あるいは高機能化させることができる。

なお、各接続配線間にチャネル形成領域を２つ以上設けてマルチゲート構造としても良い。

本実施例の構成は、実施の形態１〜２、実施例１〜実施例３に示した構成と自由に組み合わせて実施することが可能である。

本発明の発光装置の作製方法の一例について、図１１及び図１２を用いて説明する。本実施例では、図２に示した画素を有する発光装置の作製方法について示す。なお、ここでは代表的に、初期化用素子１０３を示す。なお書込み用素子１０１及び駆動用素子１０２については特に図示しないが、本実施例の作製方法に従って作製することが可能である。

また本実施例では、発光素子としてＯＬＥＤ素子を用いた発光装置の例を示すが、発光素子のみを他に置き換えた発光装置も作製することができる。

まず、図１１（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状半導体層５００５、５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００５、５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザー結晶化法で結晶質半導体膜を作製する場合は、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm²](代表的には２００〜３００[mJ/cm²])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm²](代表的には３５０〜５００[mJ/cm²])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。

なおレーザーは、連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。気体レーザーとして、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶を使ったレーザー等も使用可能である。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。

非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ₄レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用するのが望ましい。具体的には、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。

次いで、島状半導体層５００５、５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm²]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。

そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。

Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。

Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９または９９．９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。

なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。

次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。

上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１３、５０１４（第１の導電層５０１３ａ、５０１４ａと第２の導電層５０１３ｂ、５０１４ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１３、５０１４で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１３、５０１４がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７、５０１８が形成される。第１の不純物領域５０１７、５０１８には１×１０²⁰〜１×１０²¹[atoms/cm³]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１１（Ｂ））

次に、図１１（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２８、５０２９（第１の導電層５０２８ａ、５０２９ａと第２の導電層５０２８ｂ、５０２９ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２８、５０２９で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。

そして、図１１（Ｄ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm²]のドーズ量で行い、図１１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２８、５０２９を不純物元素に対するマスクとして用い、第１の導電層５０２８ａ、５０２９ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３４、５０３５が形成される。この第３の不純物領域５０３４、５０３５に添加されたリン（Ｐ）の濃度は、第１の導電層５０２８ａ、５０２９ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２８ａ、５０２９ａのテーパー部と重なる半導体層において、第１の導電層５０２８ａ、５０２９ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。

次に、図１２（Ａ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ₆を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２８ａ、５０２９ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３９、５０４０（第１の導電層５０３９ａ、５０４０ａと第２の導電層５０３９ｂ、５０４０ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３９、５０４０で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。

第３のエッチング処理によって、第３の不純物領域５０３４、５０３５においては、第１の導電層５０３９ａ、５０４０ａと重なる第３の不純物領域５０３４ａ、５０３５ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３４ｂ、５０３５ｂとが形成される。

そして、図１２（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００５に第1の導電型とは逆の導電型の第４の不純物領域５０４９〜５０５４を形成する。第３の形状の導電層５０４０ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００６はレジストマスク５２００で全面を被覆しておく。不純物領域５０４９〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０²⁰〜２×１０²¹[atoms/cm³]となるようにする。

以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３９、５０４０がゲート電極として機能する。

レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。
熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３９、５０４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。

なお、レーザーアニール法を用いて活性化を行う場合、結晶化の際に用いたレーザーを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．０１〜１０ＭＷ／ｃｍ²）のエネルギー密度が必要となる。

さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。

次いで、図１３（Ｃ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線５０５９〜５０６２をパターニング形成した後、接続配線５０６２に接する画素電極５０６４をパターニング形成する。

第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。

コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１７またはｐ型の不純物領域５０４９、５０５４に達するコンタクトホールをそれぞれ形成する。

また、配線（接続配線、信号線を含む）５０５９〜５０６２として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。

また、本実施例では、画素電極５０６４としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６４を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６４が発光素子の陽極となる。（図１２（Ａ））

次に、図１２（Ｄ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６４に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。

次に、有機発光層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機発光層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。

この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機発光層を形成する。但し、有機発光層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機発光層を形成するのが好ましい。

即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機発光層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機発光層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機発光層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。

ここではＲＧＢに対応した３種類の発光素子を形成する方式を用いたが、白色発光の発光素子とカラーフィルタを組み合わせた方式、青色または青緑発光の発光素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応した発光素子を重ねる方式などを用いても良い。

なお、有機発光層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機発光層とすれば良い。

次に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。

最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、有機発光層５０６６を水分等から保護することができ、発光素子の信頼性をさらに高めることが出来る。

こうして図１２（Ｄ）に示すような構造の発光装置が完成する。

ところで、本実施例の発光装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。

まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。

本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（Ｌ_OV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（Ｌ_OFF領域）およびチャネル形成領域を含む。

また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。

その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、Ｌ_OV領域を有していることが好ましい。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。

なお、実際には図１２（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。

また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ、ＦＰＣ（フレキシブルプリントサーキット）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では発光装置という。

また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。

本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。

本実施例の構成は、実施の形態１〜２、実施例１〜実施例４に示した構成と自由に組み合わせて実施することが可能である。

本実施例では、本発明の発光装置の実施例の外観について、図１３を用いて説明する。本実施例では、発光素子はＯＬＥＤ素子としておく。ただしＯＬＥＤ素子以外の発光素子を用いてもよい。

図１３は、トランジスタが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図である。

基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書込み用及び初期化用ゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、書込み用及び初期化用ゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、書込み用及び初期化用ゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって密封されている。４２１０の部分は中空部であるが、充填材を入れてもよい。

また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書込み用及び初期化用ゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１３（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ（以下、駆動回路ＴＦＴ。ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの各１個のみを図示。）
４２０１及び画素部４００２に含まれる駆動用素子４２０２を図示した。

本実施例では、駆動回路ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、初期化用素子１０３（図１３においては図示せず）には公知の方法で作製されたｎチャネル型ＴＦＴが用いられる。

駆動回路ＴＦＴ４２０１及び駆動用素子４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用素子４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。

そして、画素電極４２０３の層の上層には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４には公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。

有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせた積層構造にすることができる。ただし単層構造としても良い。

有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。

以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。

４００５ａは電源線に接続された引回し配線であり、駆動用素子４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。

シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。

また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。

また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。

図１３（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。

また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。

本実施例の構成は、実施の形態１〜２、実施例１〜実施例５に示した構成と自由に組み合わせて実施することが可能である。

発光素子に用いられる発光材料は低分子系と高分子系に大別される。本発明の発光装置は、低分子系の発光材料でも高分子系の発光材料でも、どちらでも用いることができる。また場合によっては、低分子系、高分子系いずれにも分類し難い材料（例えば、特願２００１−１６７５０８等を参照）を用いてもよい。

低分子系の発光材料は、蒸着法により成膜される。したがって積層構造をとりやすく、ホール輸送層、電子輸送層などの機能が異なる膜を積層することで高効率化しやすい。もっとも、ホール輸送層、電子輸送層等は必ずしも明確に存在せず、混合状態のような層が単層ないし複数層存在し（例えば、特願２００１−０２０８１７等を参照）、素子の高寿命化、高発光効率化などが図られていてもよい。

低分子系の発光材料としては、キノリノールを配位子としたアルミニウム錯体Ａｌｑ₃、トリフェニルアミン誘導体（ＴＰＤ）等が代表的に挙げられる。

一方、高分子系の発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。

高分子系の発光材料を用いた発光素子の構造は、低分子系の発光材料を用いたときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系の発光材料を用いた有機発光層を形成する際には、低分子系の発光材料を用いたときのような積層構造を形成させることは難しく、知られている中では２層の積層構造が有名である。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。なお、高分子系の発光材料を用いた発光素子の場合には、陰極材料としてＣａを用いることも可能である。

なお、素子の発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が代表的に挙げられる。

ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。

ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。

ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］
［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。

ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。

なお、正孔輸送性の高分子系の発光材料を、陽極と発光性の高分子系発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の発光材料との積層が可能である。

正孔輸送性の高分子系の発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。

本実施例の構成は、実施の形態１〜２、実施例１〜実施例６に示した構成と自由に組み合わせて実施することが可能である。

発光装置は、用いている発光素子の特長を生かして、様々な機器の表示部に用いることができる。
例えば、発光素子としてＯＬＥＤを用いた発光装置は、液晶ディスプレイに比べ、明暗のコントラストが強いため視認性に優れる点、また視野角が広い点は、モニター用途に有利である。さらに高速応答性がある点は、動画表示装置に、かなり有利である。薄型軽量という点は、携帯機器向けに有利である。

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１４に示す。

図１４（Ａ）は発光素子表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図１４（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。

図１４（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。

図１４（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。

図１４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１４（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。

図１４（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。

図１４（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。

なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。そのため高応答速度の発光素子を用いた発光装置は、たいへん価値がある。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜８に示したいずれの構成の発光装置を用いても良い。

本発明の発光装置の構成概略例を示す図。 本発明の発光装置の画素回路例を示す図。 ゲート信号線に入力される信号のタイミングチャートを示す図 書き込み期間及び表示期間における画素の概略図。 ソース信号線駆動回路例のブロック図。 ソース信号線駆動回路例のブロック図。 書込み用ゲート信号線駆動回路例、初期化用ゲート信号線駆動回路例のブロック図。 本発明の半導体素子の構成例を示す図。 本発明の半導体素子の構成例を示す図。 本発明の半導体素子の構成例を示す図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の作製工程を示す図。 本発明の発光装置の外観を示す図。 本発明の電子機器を示す図。 本発明の発光装置の画素回路例を示す図。 本発明の半導体素子の構成例を示す図。 本発明の電気回路の構成例を示す図。 従来のＴＦＴで３ノードを接続する例を示す図。

Claims (9)

1. 半導体素子を有し、
   前記半導体素子は、島状半導体層と、導電層とを有し、
   前記島状半導体層は第１の領域と第２の領域とを有し、
   前記第１の領域は、一方向に延在して設けられた領域であり、
   前記第２の領域は、前記第１の領域の中央部から前記一方向と垂直な方向に延在して設けられた領域であり、
   前記第１の領域は第１の不純物領域と第２の不純物領域とを有し、
   前記第２の領域は第３の不純物領域を有し、
   前記第１乃至第３の不純物領域は、同一の導電型であり、
   前記第３の不純物領域に、発光素子が電気的に接続され、
   前記導電層は、前記第１の領域の中央部と、前記第２の領域の一部とに重なるように配置される領域を有し、
   前記導電層は、ゲート電極として機能する領域を有することを特徴とする半導体装置。
2. 半導体素子を有し、
   前記半導体素子は、導電層と島状半導体層とを有し、
   前記島状半導体層は、一方向に延在して設けられた第１の形状と、前記一方向に延在した第１の形状の中央部から前記一方向と垂直な方向に延在して設けられた第２の形状とを有し、
   前記島状半導体層は、第１乃至第３の端部と、第１乃至第３の不純物領域とを有し、
   前記第１の不純物領域は、前記第１の端部を含む領域に設けられ、
   前記第２の不純物領域は、前記第２の端部を含む領域に設けられ、
   前記第３の不純物領域は、前記第３の端部を含む領域に設けられ、
   前記第１乃至第３の不純物領域は、同一の導電型であり、
   前記第３の不純物領域に、発光素子が電気的に接続され、
   前記導電層は前記第１の形状の中央部と、前記第２の形状の一部に重なるように配置される領域を有し、
   前記導電層は、ゲート電極として機能する領域を有することを特徴とする半導体装置。
3. 半導体素子を有し、
   前記半導体素子は、Ｔ型の島状半導体層と、導電層とを有し、
   Ｔ型の前記島状半導体層は、第１乃至第３の端部と、第１乃至第３の不純物領域とを有し、
   前記第１の不純物領域は、前記第１の端部を含む領域に設けられ、
   前記第２の不純物領域は、前記第２の端部を含む領域に設けられ、
   前記第３の不純物領域は、前記第３の端部を含む領域に設けられ、
   前記第１乃至第３の不純物領域は、同一の導電型であり、
   前記第３の不純物領域に、発光素子が電気的に接続され、
   前記導電層は、前記島状半導体層のＴ型の交点を含む領域に重なるように配置され、
   前記導電層は、ゲート電極として機能する領域を有することを特徴とする半導体装置。
4. 請求項１において、前記第１の領域の前記一方向と平行な方向の幅と前記第２の領域の前記一方向と垂直な方向の幅が異なることを特徴とする半導体装置。
5. 請求項１において、前記一方向に延在する前記第１の領域の幅は前記一方向と垂直な方向に延在する前記第２の領域の幅と異なることを特徴とする半導体装置。
6. 請求項２において、前記第１の形状の前記一方向と平行な方向の幅と前記第２の形状の前記一方向と垂直な方向の幅が異なることを特徴とする半導体装置。
7. 請求項２において、前記一方向に延在する前記第１の形状の幅は前記一方向と垂直な方向に延在する前記第２の形状の幅と異なることを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項に記載の半導体装置を有するモジュールであって、
   ソース信号線駆動回路、ＦＰＣ、又はシール材を有することを特徴とするモジュール。
9. 請求項８に記載のモジュールを有する電子機器であって、
   スピーカー部、操作キー、又はアンテナを有することを特徴とする電子機器。

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