JP5063352B2 - 高移動性バルク・シリコンｐｆｅｔ - Google Patents

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Description

本発明は、電界効果トランジスタ（ＦＥＴ）に関し、さらに具体的には、高移動性ｐ−チャネル電界効果トランジスタ（ＰＦＥＴ）及び高移動性ＰＦＥＴの製造方法に関する。
相補型金属酸化物シリコン（ＣＭＯＳ）技術が、多くの集積回路に使用されている。ＣＭＯＳ技術には、しばしばＮＦＥＴに短絡されるｎ−チャネル金属酸化物シリコン電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）、及び、しばしばＰＦＥＴに短絡されるｐ−チャネル金属酸化物シリコン電界効果トランジスタ（ｐ−ＭＯＳＦＥＴ）が使用される。従来のＮＦＥＴ及びＰＦＥＴは、当業者には公知であり、単結晶シリコン内に形成されたチャネル領域の両側にソース領域及びドレイン領域を備え、ゲート電極がゲート誘電体層の上部に形成され、ゲート誘電体層自体はチャネル領域の上部に形成される。
ＮＦＥＴ及びＰＮＦＥＴが高性能回路に使用されるときには、ＮＦＥＴとＰＦＥＴとの間のキャリア移動度の差を克服して、ＰＦＥＴに回路全体のスイッチング速度を制限させないようにするために、ＰＦＥＴはＮＦＥＴより大きなものとなる必要がある。ＰＦＥＴにおける正孔移動度は、ＮＦＥＴの電子移動度の約２５％である。極めて多くの用途において、近代的な集積回路が、より小さなものとなって、より消費電力が少ないことを必要とされるときに、より大きなＰＦＥＴは、より多くのシリコン領域及びより多くの電力を必要とする。
そのため、従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方が必要である。
本発明は、ＰＦＥＴチャネル内に応力を誘起することによって、従来のＰＦＥＴに比べて減少されたシリコン面積及び電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供する。
本発明の第１の態様は、電界効果トランジスタであって、ゲート誘電体層の上面に形成されたゲート電極を備え、ゲート誘電体層は単結晶シリコン・チャネル領域の上面にあり、単結晶シリコン・チャネル領域はＧｅ含有層の上面にあり、Ｇｅ含有層は単結晶シリコン基板の上面にあり、Ｇｅ含有層は単結晶シリコン基板の上面の第１誘電体層と第２誘電体層との間にある。
本発明の第２の態様は、電界効果トランジスタの製造方法であって、（ａ）上面に形成された単結晶Ｇｅ含有層と、単結晶Ｇｅ含有層の上面に形成された単結晶シリコン層とを有する単結晶シリコン基板を準備するステップと、（ｂ）単結晶シリコン層の上面にゲート誘電体層を形成するステップと、（ｃ）誘電体層の上面にゲート電極を形成するステップと、（ｄ）単結晶シリコン・アイランドを形成するように単結晶シリコン層を除去し、単結晶シリコン層及び単結晶Ｇｅ含有層がゲート電極によって保護されていないゲート電極の下に単結晶シリコン・アイランドを形成するように単結晶Ｇｅ含有層の全体より少ない部分を除去するステップと、（ｅ）単結晶シリコン・アイランドの下に単結晶Ｇｅ含有アイランドを形成するように、ゲート電極によって保護されていない単結晶Ｇｅ含有層のすべての残存部分と、ゲート電極の下の単結晶Ｇｅ含有層の全体より少ない部分とを酸化するステップであって、単結晶Ｇｅ含有アイランドの第１側面に第１誘電体層を有し、単結晶Ｇｅ含有アイランドの反対側の第２側面に第２誘電体層を有し、第１誘電体層及び第２誘電体層の各々がゲート電極の下に延びるステップと、（ｆ）第１誘電体層の上部にポリシリコン・ソース領域を形成し、第２誘電体層の上部にポリシリコン・ドレイン領域を形成し、ポリシリコン・ソース領域及びポリシリコン・ドレイン領域が、単結晶シリコン・チャネル・アイランドの両側面に当接するステップとを含む。
本発明の特徴は、添付の特許請求の範囲に説明されている。しかしながら、本発明自体は、添付図と併せて読むときに、図示された実施形態の詳細な説明の参照によって、最も良く理解されるであろう。
図１は、本発明に従ったＰＦＥＴ１００の断面図である。図１は、ＰＦＥＴ１００のチャネル長さ方向に沿った断面図である。図１において、ＰＦＥＴ１００は、ゲート１０５と、ゲート１０５の下のＮ−ドープ単結晶シリコン領域１１０と、浅いトレンチ分離部（ＳＴＩ）１１５（ＰＦＥＴ１００に結合するが、厳密にはＰＦＥＴ１００の一部分ではない）に当接したＰ―ドープ・ポリシリコン・ソース領域１２０Ａと、単結晶シリコン領域１１０の中に延び（点線で境界を示された）、ゲート１０５の下に延びた単結晶シリコン・ソース領域１２５Ａと、ＳＴＩ１１５に当接したＰ−ドープ・ポリシリコン・ドレイン領域１２０Ｂと、ポリシリコン・ドレイン領域１２０Ｂに当接し、単結晶シリコン領域１１０の中に延び（点線で境界を示された）、ゲート１０５の下に延びたＰ−ドープ単結晶シリコン・ドレイン領域１２５Ｂとを含む。さらに、ＰＦＥＴ１００は、ポリシリコン・ソース領域１２０Ａ及び単結晶シリコン・ソース領域１２５Ａの下にあって、ＳＴＩ１１５からゲート１０５の下まで延びた埋込誘電体層１３０Ａと、ドレイン領域１２０Ｂ及び単結晶シリコン・ドレイン領域１２５Ｂの下にあって、ＳＴＩ１１５からゲート１０５の下まで延びた埋込誘電体層１３０Ｂとを含む。さらにまた、ＰＦＥＴ１００は、単結晶シリコン領域１１０の下にあって、埋込誘電体層１３０Ａと１３０Ｂとの間に延びる単結晶Ｇｅ含有層１３５と、埋込誘電体層１３０Ａ及び１３０Ｂ並びにＧｅ含有層１３５の下のＮ−ウェル１４５と、埋込誘電体層１３０Ａ及び１３０Ｂ並びにＧｅ含有層１３５の下にあって、ＳＴＩ１１５によって結合された単結晶シリコンＮ−ウェル１４５の中の（シリコン基板１５０の中の）逆行性（retrograde）Ｎ−型イオン注入ピーク１４０とを含む。
ポリシリコン・ソース領域１２０Ａ及び単結晶シリコン・ソース領域１２５Ａが物理的及び電気的に接触し、構造的及び電気的にＰＦＥＴ１００のソースを構成することを理解されたい。同様に、ポリシリコン・ドレイン領域１２０Ｂ及び単結晶シリコン・ドレイン領域１２５Ｂが物理的及び電気的に接触し、構造的及び電気的にＰＦＥＴ１００のドレインを構成することを理解されたい。
ゲート１０５は、単結晶シリコン領域１１０の上面１６０の上のゲート誘電体層１５５と、ゲート誘電体層１５５の上面１７０の上のＰ−ドープ又はアンドープ・ポリシリコン・ゲート電極１６５と、ゲート電極１６５の上面１８０の上のキャップ層１７５とを含む。任意の側壁絶縁層１８５Ａ及び１８５Ｂが、ゲート電極１６５の両側の側壁１９０Ａ及び１９０Ｂにそれぞれ形成され、誘電体スペーサ１９５Ａ及び１９５Ｂが、対応する側壁絶縁層１８５Ａ及び１８５Ｂのそれぞれの外側面２００Ａ及び２００Ｂに形成される。スペーサ１９５Ａ及び１９５Ｂの下に延びるゲート誘電体層１５５が、図１に示される。代替的に、ゲート誘電体層は、スペーサ１９５Ａ及び１９５Ｂの下に部分的に延びてもよいし、全く延びていなくてもよい。
チャネル領域２０５は、単結晶シリコン領域１１０の中に画定される。チャネル領域２０５は、単結晶シリコン・ソース領域１２５Ａと単結晶シリコン・ドレイン領域１２５Ｂとの間の、基板１５０の上面１６０付近の部分を含むことができ、又は、チャネル領域２０５は、単結晶シリコン・ソース領域１２５Ａと単結晶シリコン・ドレイン領域１２５Ｂとの間の、単結晶シリコン領域１１０のすべてを含むことができる。単結晶シリコン領域１１０は、図１に示されるように、スペーサ１９５Ａ及び１９５Ｂの下に延び、又は、スペーサ１９５Ａ及び１９５Ｂの下にあって、スペーサ１９５Ａ及び１９５Ｂを超えてＳＴＩ１１５まで延びることができる。
埋込誘電体層１３０Ａは、第１領域２１０Ａ及び第２領域２１５Ａを含む。第２領域２１５Ａは、第１領域２１０Ａより厚い。第１領域２１０Ａは、スペーサ１９５Ａの下の第２領域２１５Ａと接触するまで、ＳＴＩ１１５からポリシリコン・ソース領域１２０Ａの下で延びる。第２領域２１５Ａは、第１領域２１０Ａから、スペーサ１９５Ａの下で、ゲート１０５の下のＧｅ含有層１３５まで延びる。
埋込誘電体層１３０Ｂは、第１領域２１０Ｂ及び第２領域２１５Ｂを含む。第２領域２１５Ｂは、第１領域２１０Ｂより厚い。第１領域２１０Ｂは、スペーサ１９５Ｂの下の第２領域２１５Ｂと接触するまで、ＳＴＩ１１５からポリシリコン・ドレイン領域１２０Ｂの下で延びる。第２領域２１５Ｂは、第１領域２１０Ｂから、スペーサ１９５Ｂの下で、ゲート１０５の下のＧｅ含有層１３５まで延びる。
第２領域２１５Ａの上面２２０Ａは、スペーサ１９５Ａの下でポリシリコン・ソース領域１２０Ａと接触するように、Ｇｅ含有層１３５から上方に（基板１５０の表面１６０に向かって）傾斜する。第２領域２１５Ａの下面２２５Ａは、スペーサ１９５Ａの下で第１領域２１０Ａと接触するように、Ｇｅ含有層１３５から下方に（基板１５０の表面１６０から離れるように）傾斜する。第２領域２１５Ｂの上面２２０Ｂは、スペーサ１９５Ｂの下でポリシリコン・ドレイン領域１２０Ｂと接触するように、Ｇｅ含有層１３５から上方に傾斜する。第２領域２１５Ｂの下面２２５Ｂは、スペーサ１９５Ｂの下で第１領域２１０Ｂと接触するように、Ｇｅ含有層１３５から下方に傾斜する。
埋込誘電体層１３０Ａの第２領域２１５Ａの上面２２０Ａ、及び、埋込誘電体層１３０Ｂの第２領域２１５Ｂの上面２２０Ｂの上方傾斜は、平らな状態（基板１５０の上面１６０に関して）からほぼ５０％程度であり、単結晶シリコン領域１１０及びチャネル領域２０５の結晶格子に対して、約５０メガパスカルから約１０００メガパスカルの応力を与える。ＰＦＥＴのシリコン格子における応力は、正孔移動度を高めることが示されており、そのため、ＰＦＥＴのシリコン領域を減少させるために好都合に使用することができるＰＦＥＴのドレイン電流は、特定のＰＦＥＴドレイン定格電流を必要とする。
図２から図１７までは、図１のＰＦＥＴ１００の製造を示す断面図である。図２において、単結晶シリコン基板１５０は、単結晶シリコン基板１５０の上面２３０に形成されたＧｅ含有層１３５と、Ｇｅ含有層１３５の上面２３５に形成された単結晶シリコン層２４０とを有する。単結晶シリコン基板は、モノクリスタル・シリコン基板又はバルク・シリコン基板とも呼ばれる。第１の実施例において、Ｇｅ含有層１３５は、Ｘが約０．１５から約０．５までに等しいＳｉ（１−Ｘ）ＧｅＸを含む。第２の実施例において、Ｇｅ含有層１３５は、Ｘが約０．１５から約０．５までに等しく、Ｙが約０から約０．１までに等しいＳｉ（１−Ｘ−Ｙ）ＧｅＸＣＹを含む。単結晶ＳｉＧｅ層は、ＳｉＨ４及びＧｅＨ４を用いる低圧化学気相堆積法（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ；ＬＰＣＶＤ）によって、エピタキシャルに形成されてもよい。単結晶ＳｉＧｅＣ層は、ＳｉＨ４、ＧｅＨ４及びＣＨ３ＳｉＨ３又はＣ２Ｈ６の組み合わせを用いるＬＰＣＶＤによって、エピタキシャルに形成されてもよい。一実施例において、Ｇｅ含有層１３５は、約１０ｎｍから約１００ｎｍまでの厚さである。単結晶シリコン層は、ＳｉＨ４及び／又はＨ2を用いるＬＰＣＶＤによって、エピタキシャルに形成されてもよい。一実施例において、単結晶シリコン層２４０は、約５ｎｍから約５０ｎｍまでの厚さである。
図３において、ＳＴＩ１１５が形成される。ＳＴＩ１１５は、単結晶シリコン層２４０の上面２４５から、単結晶シリコン層２４０を通り、単結晶Ｇｅ含有層１３５を通って、基板１５０の中に延びる。ＳＴＩ１１５は、反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）によって単結晶Ｇｅ含有層１３５を通って基板１５０の中へとトレンチを形成し、結果物としてのトレンチを充填するためにＳｉＯ２又はテトラエトキシシラン（ＴＥＯＳ）酸化物のような絶縁体を堆積し、過剰な絶縁体を除去するために単結晶シリコン層２４０の上面２４５に至るまで化学的機械研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）することによって、形成することができる。
図４において、ヒ素又はリンのようなＮ−ドーパントのイオン注入によって、Ｎ−ウェル１４５が基板１５０内に形成される。Ｎ−ウェル１４５は、ＳＴＩ１１５の下に延びるように図示されているが、Ｎ−ウェル１４５は、ＳＴＩとほぼ水平であるか又はＳＴＩより浅くてもよい。
図５において、ヒ素のようなＮ−ドーパントを使用して、逆行性イオン注入が実施される。逆行性イオン注入は、イオン注入が実施される材料の表面の下にピーク濃度を有するイオン注入として定義される。逆行性イオン注入のピーク１４０は、Ｇｅ含有層１３５の上面２３５の下の距離Ｄに位置される。
図６において、ゲート誘電体層１５５が、単結晶シリコン層２４０の上面２４５に形成される。一実施例において、ゲート誘電体層１５５は、堆積されたＳｉＯ２又は熱ＳｉＯ２を含むが、当業者には公知のあらゆるゲート誘電体とすることができる。Ｎ−ドープ又はアンドープのポリシリコン層２５０は、ゲート誘電体層１５５の上面１７０に形成される。ポリシリコンは、ＳｉＨ４（及び、製造のこの時点でゲートがドープされるべきなら、必要に応じてＡｓＨ４又はＰＨ４）を使用するＣＶＤによって形成することができる。キャップ層１７５は、ポリシリコン層２５０の上面２５５に形成される。一実施例において、キャップ層１７５は、熱ＳｉＯ２層の上のＴＥＯＳ酸化物層を含む。
図７において、フォトリソグラフィ・プロセスが実施され、キャップ層１７５がパターン化されて、ポリシリコン層２５０（図６を参照のこと）の望ましくない部分をエッチ・アウェイして残存キャップ層１７５の下にゲート電極１６５を形成するためのハードマスクとして使用される。
図８において、任意の側壁絶縁層１８５が、ゲート電極１６５の側壁１９０に形成される。その後、単結晶シリコン層２４０の中にエクステンション／ハロ領域２６０を形成するために、例えばホウ素を使用する任意のＰ−ドーパント・エクステンション・イオン注入、及び／又は、例えばヒ素を使用する任意のＮ−ドーパント・ハロ・イオン注入が実施される。エクステンション及びハロ注入は、単結晶シリコン層２４０の上面２４５に関して９０°以外の角度で実施されてもよい。ハロ及びエクステンション注入は、ゲート電極１６５の下に広がるが、ゲート電極の下に延びる埋込誘電体層１３０Ａ及び１３０Ｂのそれぞれの厚い領域２１５Ａ及び２１５Ｂの範囲（図１を参照のこと）まで広がらないように実施される。ハロ及びエクステンション注入は浅い注入であり、Ｇｅ含有層１３５の下に広がらない。
代替的に、エクステンション及び／又はハロ・イオン注入は、ゲート電極１６５の形成後、しかし側壁絶縁層１８５の形成前に、実施されてもよい。
図９において、スペーサ１９５は、側壁絶縁層１８５の外側面２００に形成される。スペーサ１９５は、Ｓｉ３Ｎ４、ＳｉＯ２又はこれらの組み合わせを含むことができる。例えば、スペーサ１９５は、各スペーサがＳｉＯ２又はＳｉ３Ｎ４のいずれかから形成される、複数のオーバーレイ・スペーサを含むことができる。さらに、上述されたハロ及びエクステンション・イオン注入の１つ又は両方は、代替的に、スペーサ１９５の形成後に実施されてもよい。スペーサは、材料のコンフォーマル層を堆積し、その後、ＲＩＥプロセスを実施することによって形成される。ゲート電極１６５及びスペーサ１９５によって保護されていないゲート誘電体層１５５は、ＲＩＥプロセス又は別のプロセスによって除去されることもできる。
図１０において、単結晶シリコン層２４０の、ゲート電極１６５及びスペーサ１９５によって保護されていない部分が除去される。Ｇｅ含有層１３５も、単結晶シリコン層２４０が除去された領域におけるＧｅ含有層が陥凹するようにエッチングされ、そのため、Ｇｅ含有層１３５は、この領域においてゲート電極１６５及びスペーサ１９５の下の部分よりも薄くなる。一実施例において、ゲート電極１６５及びスペーサ１９５によって保護されていないＧｅ含有層１３５は、その元の厚さの半分まで薄くされる。第２の実施例において、ゲート電極１６５及びスペーサ１９５によって保護されていないＧｅ含有層１３５は、約５ｎｍから約５０ｎｍまでの間に薄くされる。単結晶シリコン層２４０及びＧｅ含有層１３５のエッチングは、キャップ層１７５、スペーサ１９５及びＳＴＩ１１５の材料に関連するＳｉ、ＳｉＧｅ及びＳｉＧｅＣを選択的にエッチングするＲＩＥプロセスを用いて達成することができる。キャップ層１７５、スペーサ１９５及びＳＴＩ１１５が、酸化シリコンの形態である実施例において、適切なＲＩＥプロセスは、ＣＦ４及びＯ２の混合物を利用する。
図１１において、Ｇｅ含有層１３５は、Ｓｉ及びＧｅの酸化物を含む埋込誘電体層１３０を形成するように酸化される。一実施例において、Ｈ２Ｏ水蒸気とＯ２との混合物を使用して、約６００℃以下で酸化が実施される。これらの条件において、単結晶ＳｉＧｅ及び単結晶ＳｉＧｅＣは、単結晶シリコンより約４０倍速く酸化する。酸化中、酸化されたＳｉＧｅ又はＳｉＧｅＣの体積は、元の表面より下にある体積の約４０％、及び、元の表面より上にある体積の６０％をほぼ兼ねている。また、Ｇｅ含有層１３５は、スペーサ１９５及びゲート電極１６５の下では、Ｇｅ含有層１３５がゲート電極１６５及びスペーサ１９５によって保護されていない、形成されたＳｉＧｅ酸化物又はＳｉＧｅＣ酸化物の厚さに等しい距離にわたって、水平方向に酸化する。Ｇｅ含有層１３５は、スペーサ１９５及びゲート電極１６５の下において、Ｇｅ含有層が露出された場所よりも厚かったことも記憶されるべきである。そのため、埋込誘電体層１３０は、スペーサ１９５の下において、ゲート電極１６５の下に部分的に延びる厚い領域２１５と、埋込誘電体層１３０がスペーサ１９５及びゲート電極１６５の下にない薄い領域２１０とを含む。一実施例において、埋込誘電体層１３０の薄い領域２１０は、約１０ｎｍから約１００ｎｍまでの厚さであり、埋込誘電体層１３０の厚い領域２１５は、約１０ｎｍから約２００ｎｍまでの厚さであり、スペーサ１９５の下に約１０ｎｍから約２００ｎｍまで延びる。
酸化の後、残存Ｇｅ含有層１３５のみが、ゲート電極１６５の下でアイランドとなる。また、ＳｉＯ２の薄い層２６５が、単結晶シリコン層２４０の露出縁部に形成される。酸化プロセスの効果は、埋込誘電体層１３０の厚い領域２１５とスペーサ１９５の下のゲート誘電体層１５５との間の単結晶シリコン層２４０の領域が歪むこと、すなわち、結晶格子が正常から変形することである。
図１２において、ＳｉＯ２（図１１を参照のこと）の薄い層２６５が、単結晶シリコン領域２４０の露出縁部２７０まで除去される。
図１３において、エピタキシャル・シリコン領域２７５が、単結晶シリコン領域２４０の縁部２７０（図１２を参照のこと）に成長させられる。上述のように、ＳｉＨ４を使用するＬＰＣＶＤによって、エピタキシャルＳｉを成長させることができる。
図１４において、ポリシリコン層２８０が、キャップ層１７５及びスペーサ１９５を覆うのに十分な厚さに形成される。上述のように、ポリシリコン層２８０は、Ｐ−型ドープ又はアンドープとすることができる。単結晶シリコン層２４０のエピタキシャル領域２７５（図１３を参照のこと）は、わずかにサイズを増すことができ、結果として単結晶シリコン領域１１０（図１も参照のこと）となる。
図１５において、ポリシリコン層２８０の上面２８５が、キャップ層１７５の上面２９０と同一平面になるように、ＣＭＰプロセスが実施される。
図１６において、ＲＩＥエッチ・バック・プロセスが実施され、そのため、ポリシリコン層２８０（図１５を参照のこと）がスペーサ１９５から除去され、ゲート誘電体層１５５の端部及びＳＴＩ１１５の上面２９５が露出される。ポリシリコン層２８０は、単結晶シリコン領域１１０、埋込誘電体層１３０及びＳＴＩ１１５によって画定されたスペースに残存する。
図１７において、任意のＰ−型（例えばホウ素）イオン注入が、残存ポリシリコン層２８０（図１６を参照のこと）においてＰ−ドープ・ポリシリコン・ソース／ドレイン１２０を形成するように実施される。Ｐ−型イオン注入はまた、ゲート電極１６５をドープするために使用されてもよい。ポリシリコン層２８０が、堆積されるときにＰ−ドープされる場合には、このＰ−型イオン注入は省略されることがあり、又は、ゲート電極１６５にＰ−型イオン注入が所望されるかどうかに依存しないこともある。
図１に戻って、ＰＥＦＴ１００の構造は、ＰＥＦＴのいくつかの動作パラメータを改善する。第１に、ゲート電極１６５の下、特定的には、ゲート電極の側壁１９０Ａ及び１９０Ｂ付近の比較的浅い単結晶シリコン領域１１０が、閾値下の電圧の振れ（ＳＳＷＩＮＧ）の減少、ドレイン誘起障壁負荷の減少、及び、より正確な閾値電圧（ＶＴ）制御のような改善された短チャネル特性をもたらす。第２に、比較的深いポリシリコン・ソース及びドレイン領域１２０Ａ及び１２０Ｂが、より低いソース／ドレイン抵抗をもたらす。第３に、埋込誘電体層１３０Ａ及び１３０Ｂが、より低いソース／ドレイン静電容量（従来のバルク・シリコンＰＦＥＴに比べて）をもたらす。第４に、埋込誘電体層１３０Ａの第２領域２１５Ａと埋込誘電体層１３０Ｂの第２領域２１５Ｂとの間のＧｅ含有層１３５が（高いＧｅドープ・レベルのため）、Ｎ−ウェル１４５の電圧バイアスによってＶＴの制御を可能とする。これらの改善された動作パラメータは、十分に速いＰＦＥＴをもたらし（本発明のＰＦＥＴとほぼ等しいチャネル幅及びチャネル長の従来のバルク・シリコンＰＥＦＴと比較したとき）、短いチャネル長のデバイスにおいて、ドレイン領域の飽和電流（ＩＤＳＡＴ）に約４２％までの増加をもたらすことが、経験的に示されてきた。本発明に従ったＰＦＥＴの製造が、本質的に完了する。
図１８から図２１までは、上述されたＰＦＥＴプロセスに対するいくつかの変更によって、単独に、又は、ＰＦＥＴ１００（図１を参照のこと）と同時に製造することができるＮＦＥＴ３００（図２２を参照のこと）の製造を示す断面図である。これらの変更を記載する前に、ＰＦＥＴ及びＮＦＥＴの両方が同じ基板に製造されるときに、ＮＦＥＴのためにだけ必要とされるイオン注入の間、ＰＦＥＴはイオン注入から保護され、ＰＦＥＴのためにだけ必要とされるイオン注入の間、ＮＦＥＴはイオン注入から保護されることが、当業者には公知であることを理解されたい。しばしばこの保護は、フォトレジスト層によって与えられる。そのため、以下の記載においては、ＰＦＥＴ及びＮＦＥＴが本発明に従って同時に製造される場合には、こうしたステップがＰＦＥＴに関連して行われ、こうしたステップがまたＮＦＥＴに関連して行われることが、ＰＦＥＴ製造のこれまでの記載であることを、理解されるべきである。
単独での、又は、ＰＦＥＴ（図１を参照のこと）と同時のＮＦＥＴ３００（図２２を参照のこと）の製造が、図２から２Ｍまでに示され、上述されたＰＦＥＴ１００（図１を参照のこと）の製造と同様であるが、すぐ下に記載された違いがある。
図４において、Ｎ−ウェル１４５は、ホウ素のようなＰ−ドーパントのイオン注入によって形成されたＰ−ウェルによって置換される。図５において、Ｎ−ドープ逆行性イオン注入は、ホウ素のようなＰ−ドーパント種を使用するＰ−ドーパント逆行性イオン注入で置換される。図８において、Ｐ−ドーパント・エクステンション・イオン注入は、ヒ素のようなＮ−ドーパント種を使用するＮ−ドーパント・エクステンション・イオン注入で置換され、任意のＮ−ドーパント・ハロ・イオン注入は、ホウ素のようなＰ−ドーパント種を使用するＰ−ドーパント・エクステンション・イオン注入で置換される。
図１０及び図１１に示されたプロセスの間に、図１８及び図１９に示されたプロセスが実施される。図１８において、スペーサ１９５、キャップ層１７５及びゲート電極１６５によって保護されない埋込誘電体層１３０の薄い領域２１０を除去するように、方向性ＲＩＥが実施される。また、代替的にＳｉ３Ｎ４から、又は、Ｓｉ３Ｎ４及びＳｉＯ２の層からキャップ層１７５が形成されてもよい。図１９において、シリコン基板の露出部分を除去し、誘電体層１３０の厚い領域２１５をアンダーカットするように、等方性シリコン・エッチングが実施される。ＳＴＩ１１５は、アンダーカットされない。アンダーカットされた誘電体層１３０の厚い領域２１５の下からシリコンを除去するステップは、単結晶シリコン領域１１０及びチャネル領域２０５（図２２を参照のこと）の中にすでに誘起された応力のほとんど又はすべてを除去する。
ＮＦＥＴについて、図１３は図２０で置換され、図１６は図２１で置換される。図２０において、エピタキシャル・シリコン領域２７５が、単結晶シリコン領域２４０の縁部２７０（図１２を参照のこと）に成長させられ、エピタキシャル層２８５が、シリコン基板１５０の露出表面に成長させられる。上述のように、ＳｉＨ４を使用するＬＰＣＶＤによって、エピタキシャルＳｉを成長させることができる。図２１において、ＲＩＥエッチ・バック・プロセスが実施され、ポリシリコン層２８０（図１５を参照のこと）が、スペーサ１９５、ゲート誘電体層１５５の露出端部及びＳＴＩ１１５の上面２９５から除去される。ポリシリコン層２９０は、単結晶シリコン領域１１０、埋込誘電体層１３０の厚い領域２１５、エピタキシャル層２８５及びＳＴＩ１１５によって画定されたスペースに残る。
図１７において、Ｎ−ドープ・ソース／ドレイン１２０を形成するために、任意のＰ−型イオン注入が、任意のＮ−型イオン注入（例えばヒ素を使用する）で置換される。本発明に従うＮＦＥＴの製造が、本質的に完了する。
図２２は、本発明に従った、単独に、又は、図１のＰＦＥＴ１００と同時に製造されることができるＮＦＥＴ３００の断面図である。図２２は、いくつかの違いを除いて、図１と同様である。第１に、単結晶領域１１０が、Ｎ−ドープの代わりにＰ−ドープされ、ソース及びドレイン領域１２０Ａ及び１２０Ｂが、Ｐ−ドープの代わりにＮ−ドープされ、単結晶領域１２５Ａ及び１２５Ｂが、Ｐ−ドープの代わりにＮ−ドープされ、Ｎ−ウェル１４５が、Ｐ−ウェル１４５で置換される。第２に、構造的に、誘電体層１３０Ａ及び１３０Ｂのそれぞれの厚い領域２１５Ａ及び２１５Ｂのみとなり、エピタキシャル層２８５Ａ及び２８５Ｂが、誘電体層１３０Ａ及び１３０Ｂのそれぞれの薄い領域２１０Ａ及び２１０Ｂ（図１を参照のこと）ではなく、それぞれのポリシリコン・ソース／ドレイン領域１２０Ａ及び１２０Ｂとシリコン基板１５０との間に挟まり、エピタキシャル層２８５Ａ及び２８５Ｂは、誘電体層１３０Ａ及び１３０Ｂのそれぞれの厚い領域２１５Ａ及び２１５Ｂの下に延びる。ソース１２０Ａ及びドレイン１２０Ｂからのソース／ドレイン・ドーパント種は、それぞれのエピタキシャル層２８５Ａ及び２８５Ｂの中に延びてもよいし、延びなくてもよい。
したがって、本発明は、従来のＰＦＥＴに比べて減少されたシリコン面積及び電力消費での速いスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造することができるＮＦＥＴとの両方を提供する。
本発明の実施形態の説明が、本発明の理解のために上記されている。本発明は、ここに記載された特定的な実施形態に限定されないが、現在、当業者には明白になり得るような様々な修正、再配列及び代用が、本発明の範囲を逸脱することなく可能であることが理解されるだろう。そのため、特許請求の範囲は、本発明の真の精神及び範囲に含まれるようなすべてのこうした修正及び変更をカバーすることを意味している。
本発明に従うＰＦＥＴ１００の断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 図１のＰＦＥＴ１００の製造を示す断面図である。 単独に、又は、図１のＰＦＥＴ１００と同時に製造することができる図２２のＮＦＥＴ３００の製造を示す断面図である。 単独に、又は、図１のＰＦＥＴ１００と同時に製造することができる図２２のＮＦＥＴ３００の製造を示す断面図である。 単独に、又は、図１のＰＦＥＴ１００と同時に製造することができる図２２のＮＦＥＴ３００の製造を示す断面図である。 単独に、又は、図１のＰＦＥＴ１００と同時に製造することができる図２２のＮＦＥＴ３００の製造を示す断面図である。 本発明に従って、単独に、又は、図１のＰＦＥＴ１００と同時に製造することができるＮＦＥＴ３００の断面図である。

Claims (9)

  1. Ｐ型電界効果トランジスタであって、
    ゲート誘電体層の上面に形成されたゲート電極であって、前記ゲート誘電体層は単結晶シリコン・チャネル領域の上面上にあり、
    前記単結晶シリコン・チャネル領域の両側面においてＰドープ・ポリシリコン・ソース領域及び単結晶シリコン・ソース領域からなるソース領域と、Ｐドープ・ポリシリコン・ドレイン領域及び単結晶シリコン・ドレイン領域からなるドレイン領域とがあり、
    前記単結晶シリコン・チャネル領域に各々が当接する、前記単結晶シリコン・ソース領域及び前記単結晶シリコン・ドレイン領域があり、
    前記単結晶シリコン・チャネル領域はＧｅ含有層の上面上にあり、
    前記Ｇｅ含有層は単結晶シリコン基板の上面上にあり、
    前記Ｇｅ含有層は前記単結晶シリコン基板の前記上面上で、かつ、それぞれ前記ソース領域及び前記ドレイン領域の下に延びる第１誘電体層と第２誘電体層との間にあり、
    前記第１誘電体層が、前記単結晶シリコン・チャネル領域と前記単結晶シリコン・ソース領域との第１側面の下に延び、及び、前記第２誘電体層が、前記単結晶シリコン・チャネル領域と前記単結晶シリコン・ドレイン領域との第２側面の下に延び、
    前記第１側面下及び第２側面下に位置する前記第１及び第２誘電体層の上面傾斜部分が、前記チャネル領域の結晶格子内に応力を誘起する、前記Ｐ型電界効果トランジスタ。
  2. 前記単結晶シリコン・チャネル領域の下の前記第１誘電体層の第１領域が、第１の厚さを有し、
    前記Ｐドープ・ポリシリコン・ソース領域の下の前記第１誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
    前記単結晶シリコン・チャネル領域の下の前記第２誘電体層の第１領域が、第１の厚さを有し、
    前記Ｐドープ・ポリシリコン・ドレイン領域の下の前記第２誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚い、
    請求項１に記載の電界効果トランジスタ。
  3. 前記単結晶シリコン・ソース領域及び前記単結晶シリコン・ドレイン領域の各々が、前記ゲート電極の下に延びる、請求項１に記載の電界効果トランジスタ。
  4. 前記単結晶シリコン・チャネル領域の下の前記第１誘電体層の第１領域が、第１の厚さを有し、
    前記Ｐドープ・ポリシリコン・ソース領域の下の前記第１誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
    前記単結晶シリコン・チャネル領域の下の前記第２誘電体層の第１領域が、第１の厚さを有し、
    前記Ｐドープ・ポリシリコン・ドレイン領域の下の前記第２誘電体層の第２領域が、第２の厚さを有し、前記第１の厚さが前記第２の厚さより厚く、
    前記単結晶シリコン・ソース領域が、前記第１誘電体層の前記第１領域を超えて、前記Ｐドープ・ポリシリコン・ソース領域の中に延び、
    前記単結晶シリコン・ドレイン領域が、前記第２誘電体層の前記第１領域を超えて、前記Ｐドープ・ポリシリコン・ドレイン領域の中に延びる、
    請求項１に記載の電界効果トランジスタ。
  5. 前記単結晶シリコン・ソース領域が、前記第１誘電体層の前記第１領域を超えて、前記単結晶シリコン・チャネル領域の中に延びず、
    前記単結晶シリコン・ドレイン領域が、前記第２誘電体層の前記第１領域を超えて、前記単結晶シリコン・チャネル領域の中に延びない、
    請求項４に記載の電界効果トランジスタ。
  6. 前記第１及び第２誘電体層の下面が、前記Ｇｅ含有層の下面を超えて、前記単結晶シリコン基板の中に延びる、請求項１〜５のいずれか一項に記載の電界効果トランジスタ。
  7. 前記Ｇｅ含有層が、Ｘが、０．１５から０．５までに等しいＳｉ（１−Ｘ）ＧｅＸ、又は、Ｘが０．１５から０．５までに等しく、Ｙが０から０．１までに等しいＳｉ（１−Ｘ−Ｙ）ＧｅＸＣＹを含む、請求項１〜６のいずれか一項に記載の電界効果トランジスタ。
  8. 前記第１誘電体層と第２誘電体層の各々が、シリコン酸化物とゲルマニウム酸化物とを含む、請求項１〜７のいずれか一項に記載の電界効果トランジスタ。
  9. 前記ポリシリコン・ソース及び前記ポリシリコン・ドレインに当接する誘電体分離部
    をさらに含み、前記第１及び第２誘電体層が前記誘電体分離部に当接する、
    請求項１〜８のいずれか一項に記載の電界効果トランジスタ。
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