JP5061461B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、電界効果型の半導体装置および作製方法に関し、特に、トランジスタの特性を維持しながら基板電圧を制御することが可能な半導体装置の構造とその作製方法に関する。
近年、トランジスタのしきい値電圧をソフトウエアで動的に制御することで、漏れ電流による消費電力を抑える技術が注目されている。
トランジスタのしきい値電圧は低いほど高速動作が可能になるが、その分、オン・オフに伴うサブスレッショルド・リークが増え、消費電力が増大する。逆に、しきい値電圧が高い場合には、性能は落ちるが、動作時のサブスレッショルド・リークが減る。
このような特徴を利用して、高速処理が必要な場面では低いしきい値電圧に設定し、そうでない場合には、高いしきい値電圧にするように、ソフトウエア側で切り替える。
しきい値電圧を変動させるために、トランジスタの基板電圧を制御する手法が知られている（たとえば、非特許文献１参照）。しかしながら、微細トランジスタにおいては、電流特性を維持しながらトランジスタの基板電圧を制御するのは困難となってきている。ゲート長の微細化に伴ってソース・ドレイン拡散領域が近接するために干渉が生じ、基板電圧を印加しても所望のチャネル直下電圧が得られないためである。そのため、所望の特性変化が得られなくなる。
一方、ソース・ドレインの横方向の拡散を確実に抑止する方法として、ゲート電極の両側のサイドウォール直下の基板表層の一部に、アモルファス状態の拡散抑制領域を形成する手法が提案されている（たとえば特許文献１参照）。
図１は、上記文献で提案される手法を説明する図である。半導体基板１０１上に、ゲート絶縁膜１０９を介してゲート電極１０２を形成し、ゲート電極１０２をマスクとするイオン注入により、エクステンション領域１０３を形成する。第１のサイドウォール１０４を形成し、ゲート電極１０２および第１のサイドウォール１０４をマスクとして、窒素（Ｎ），フッ素（Ｆ）、炭素（Ｃ）などのソース・ドレイン１０５の不純物の拡散を抑制する機能を有する物質をイオン注入し、半導体基板１０１の表層の第１のサイドウォール１０４に整合する部位を非晶質化して、アモルファス状態の拡散抑制領域１０６を形成する。その後、第２のサイドウォール１０７を形成し、ゲート電極１０２、第１のサイドウォール１０４、第２のサイドウォール１０７をマスクとするイオン注入により、ソース・ドレイン１０５を形成する。
2004 Symposium on VLSI Technology, Digest of Technical Papers, pp. 88-89, 2004 特開２００５−１３６３５１号公報
上記特許文献１に開示される手法は、アモルファス化によってソース・ドレインの横方向拡散を抑止する手法に関するものであり、基板に印加されるバイアス電圧の制御とは無関係である。この方法を、基板電圧の制御に適用しても、横方向への不純物の拡散が抑止されるだけで、拡散抑制領域１０６の下部からチャネル１１０への回り込みは抑制できない。その結果、ソース・ドレイン間の干渉が生じ、印加される基板電圧に悪影響が及ぶ。
基板バイアス効果を増大させるために、第２のサイドウォール幅を最適な幅に調整することが考えられる。このような調整を行うと、チャネル１１０とソース・ドレイン不純物拡散層との距離が確保され、干渉は低減されるが、ソース・ドレイン不純物層とチャネルの距離が長くなり、オン電流の減少という別の問題が生じる。
そこで、本発明は、トランジスタの特性を維持しながら基板電圧を制御することが可能な半導体装置の構造と、その作製方法を提供することを課題とする。
上記課題を解決するために、本発明では、ソース・ドレイン不純物層を取り囲むように炭素（Ｃ）層を形成して拡散抑制を全方向にもたらし、基板バイアス効果を最大限に引き出して、しきい値電圧の正確な制御を可能にする。
具体的には、本発明の第１の側面では、半導体装置は、半導体基板に形成される電界効果型トランジスタのソース・ドレインエクステンション領域の先端に対してゲート電極から離れる方向にオフセットし、かつ、断面プロファイルでソース・ドレイン不純物拡散領域を取り囲んで位置する炭素層を有する。
良好な構成例として、前記ソース・ドレイン不純物拡散領域は、炭素層のチャネル方向の先端に対して、ゲート電極から離れる方向にオフセットして位置する。この構成により、ジャンクションリークを防止することができる。
また、前記炭素層は、半導体基板において、ソース・ドレイン不純物拡散領域よりも深い位置に位置する。これにより、チャネル領域への不純物の回りこみを抑制することができる。
本発明の第２の側面では、半導体装置の製造方法を提供する。この作製方法は、
（ａ）半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
（ｂ）前記ゲート電極をマスクとして、前記半導体基板にソース・ドレインエクステンション領域を形成し、
（ｃ）前記半導体基板に、前記ソース・ドレインエクステンション領域の先端に対してゲート電極から離れる方向にオフセットするように炭素層を形成し、
（ｄ）前記半導体基板に、前記炭素層のチャネル側の先端に対してゲート電極から離れる方向にオフセットし、かつ、前記炭素の深さ方向の先端よりも浅い位置に位置するようにソース・ドレイン不純物拡散領域を形成する
工程を含む。
ひとつの例としては、
（ｅ）前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁に第１のサイドウォールを形成し、
（ｆ）前記ゲート電極および第１のサイドウォールをマスクとして、前記炭素イオンを注入して炭素層を形成し、
（ｇ）前記第１のサイドウォールを被う第２のサイドウォールを形成し、
（ｈ）前記ゲート電極、第１のサイドウォール、および第２のサイドウォールをマスクとして、前記炭素層よりも浅い位置にピークがくるように、前記ソース・ドレイン不純物拡散領域を形成する。
別の例として、
（ｅ）前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁にサイドウォールを形成し、
（ｆ）前記ゲート電極およびサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域を形成し、
（ｇ）前記ゲート電極およびサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域の下部にピークがくるように、炭素を斜め注入する。
このような作製方法により、ソース・ドレイン不純物拡散領域を炭素層で取り囲み、トランジスタの特性を維持しつつ基板電圧を制御することのできる半導体装置を製造することができる。
微細化されたトランジスタの特性を維持しながら基板電圧を制御して、トランジスタのしきい値電圧を所望のレベルに切り替えることができる。
以下、図面を参照して、本発明の良好な実施形態を説明する。
図２は、本発明の一実施形態に係る半導体装置の構成を示す概略断面図である。半導体装置１０は、シリコン基板１１上にゲート絶縁膜１４を介して形成されるゲート電極１５と、ゲート電極１５を挟んでシリコン基板１１内に位置するソース・ドレイン不純物拡散領域（以下、単に「ソース・ドレイン」と称する）２３と、断面プロファイル（As profile）でソース・ドレインを取り囲む炭素（Ｃ）層２２を有する。
半導体装置１０はさらに、ゲート電極１５に整合するようにシリコン基板１１の表層に位置するソース・ドレインエクステンション部（以下、単に「エクステンション」と称する）１８と、ポケット領域１７と、ゲート電極１５の側壁に位置するサイドウォール２１を有し、ソース・ドレイン２３は、サイドウォール２３に整合して位置する。
炭素（Ｃ）層２２は、エクステンション１８の先端に対して、ゲート電極１５から離れる方向にオフセットして位置する（オフセット１）。
ソース・ドレイン２３は、炭素（Ｃ）層２２のチャネル方向の先端に対して、ゲート電極１５から離れる方向にオフセットして位置し（オフセット２）、炭素（Ｃ）層２２により、エクステンション１８と隔てられる。炭素（Ｃ）層２２はまた、シリコン基板１１内でソース・ドレイン２３の底部よりも深い位置まで拡がり、断面プロファイルでソース・ドレイン２３を取り囲む。
炭素（Ｃ）層２２でソース・ドレイン２３を取り囲むことにより、ゲート電極１５直下のシリコン活性領域でのソース・ドレイン間の干渉を防止すると同時に、チャネル領域での空乏化を防止して、オン電流の減少を防止できる。これにより、基板バイアス効果を最大限に引き出し、しきい値電圧を適切に制御することが可能になる。
図３および図４は、本発明の第１実施形態に係る半導体装置の作製工程図である。図３および図４の例では、ＮＭＯＳトランジスタの作製を例にとって説明する。
図３（ａ）に示すように、ｐ型シリコン基板１１に、ＳＴＩなどの素子分離領域１２を形成し、所定の個所にボロン（Ｂ）などをイオン注入して、ｐ型ウエル１３を形成する。次いで、ｐ型ウエル領域１３に、たとえばボロン（Ｂ）を５〜２０ｋｅＶの加速エネルギー、０．１〜２．０×１０13ｃｍ-2のドーズ量でチャネル注入を行ったあと、インジウム（Ｉｎ）を３５〜１８０ｋｅＶの加速エネルギー、０．１〜５．０×１０13ｃｍ-2のドーズ量で追加チャネル注入を行う。
熱酸化法などにより、全面に膜厚０．７ｎｍ〜１．５ｎｍの絶縁膜を形成し、さらに膜厚５０ｎｍ〜１５０ｎｍのポリシリコン膜を成長し、所定の形状にパターニングすることによって、ゲート長４０ｎｍ程度のゲート電極１５およびゲート絶縁膜１４を形成する。
次に、図３（ｂ）に示すように、ゲート電極１５をマスクとして、たとえばインジウム（Ｉｎ）を３０〜１００ｋｅＶの加速エネルギー、０．１〜３．０×１０13ｃｍ-2のドーズ量で４方向から注入してポケット領域１７を形成し、次いで、ヒ素（Ａｓ）を０．５〜１０ｋｅＶの加速エネルギー、０．５〜５．０×１０15ｃｍ-2のドーズ量で注入して、ｎ型エクステンション１８を形成する。ポケット領域１７を形成することにより不純物のチャネル方向に急峻な分布を実現し、短チャネル効果を抑制する。
次に、図３（ｃ）に示すように、１０ｎｍ程度の薄いシリコン酸化膜２１ａを全面に堆積した後、厚さ２０〜４０ｎｍの比較的厚いシリコン窒化膜２１ｂを全面に堆積し、異方性エッチングでエッチバックすることにより、第１のサイドウォール２１Ａを形成する。第１のサイドウォール２１Ａは、断面Ｌ字型のシリコン酸化膜２１ａと、これを被うシリコン窒化膜２１ｂとで構成され、その幅は、成膜したシリコン酸化膜２１ａとシリコン窒化膜２１ｂの膜厚のトータルにほぼ等しい。この実施例では、第１サイドウォール２１Ａの厚さは約３０〜ｎｍである。
次に、図４（ｄ）に示すように、ゲート電極１５と第１サイドウォール２１Ａをマスクとして、たとえばヒ素（Ａｓ）を５〜１５ｋｅＶの加速エネルギー、１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注入して、シリコン基板１１の表層部にソース・ドレインの第１部分２３ａを形成する。さらに、ソース・ドレインの第１部分２３ａの下部にピークがくるように、炭素（Ｃ）をイオン注入して炭素（Ｃ）層２２を形成する。炭素の注入条件は、３〜１０ｋｅＶの加速エネルギー、たとえば５ｋｅＶで、０.１×１０14〜５．０×１０14ｃｍ-2のドーズ量とする。
炭素（Ｃ）層２２は、第１サイドウォール２１Ａの存在により、エクステンション１８およびポケット領域１７の先端に対して、ゲート電極１５から離れる方向にオフセットされている。すなわち、図２のオフセット１は、第１サイドウォール２１Ａの膜厚で決定される。
次に、図４（ｅ）に示すように、全面にシリコン酸化膜を堆積し、異方性エッチングでエッチバックして、第１サイドウォール２１Ａを被う第２サイドウォール２１Ｂを形成する。第２サイドウォール２１Ｂの厚さ（幅）は、成膜したシリコン酸化膜の膜厚によって制御することができる。第２サイドウォール２１Ｂの厚さは、次工程で形成するソース・ドレイン不純物拡散領域が、炭素（Ｃ）層２２のチャネル側先端に対してオフセットする量（図２のオフセット２）を決定するパラメータとなる。図４の例では、第２のオフセット量は約３０ｎｍである。
ゲート電極１５、第１サイドウォール２１Ａ、および第２サイドウォール２１Ｂをマスクとして、たとえばリン（Ｐ）を５．０〜１０．０ｋｅＶの加速エネルギー、 ６．０×１０15〜２．０×１０16ｃｍ-2のドーズ量で注入して、ソース・ドレインの第２の部分２３ｂを形成する。ソース・ドレイン２３の第２部分２３ｂは、炭素（Ｃ）層２２のチャネル側先端に対してオフセットするだけではなく、底面側（基板の深さ方向）の先端からも内側にオフセットする。これにより、ソース・ドレイン２３は、完全に炭素（Ｃ）層に包含される。この構成では、エクステンション１８が必要以上に長くなることもないので、オン電流を適正に維持することができる。
次に、図４（ｆ）に示すように、窒素雰囲気中で１０００℃程度の活性化アニールを行い、注入した不純物イオンを活性化する。その後、全面にニッケル（Ｎｉ）膜を堆積し、熱処理によりシリサイド化して、ゲート１５、ソース・ドレイン２３の露出した表面にニッケルシリサイド（ＮｉＳｉ）を形成する。
図５および図６は、本発明の第２実施形態に係る半導体装置の作製工程図である。第１実施形態では、第２サイドウォール２１Ｂを形成することによって、炭素（Ｃ）層２２のチャネル側先端に対して、ソース・ドレイン２３をゲート電極１５から離れる方向にオフセットさせていた。第２実施形態では、炭素（Ｃ）を斜め注入で打ち込むことにより、第２サイドウォールを形成せずに、ソース・ドレイン２３を取り囲む炭素（Ｃ）層を形成する。
図５（ａ）および図５（ｂ）は、第１実施形態の図３（ａ）および図３（ｂ）と同様である。すなわち、シリコン基板１１上にＮＭＯＳトランジスタ用のゲート電極１５およびゲート絶縁膜１４と、これをマスクとするポケット領域１７およびエクステンション１８を形成する。
次に、図５（ｃ）に示すように、厚さ１０ｎｍの薄いシリコン酸化膜２１ａを全面に堆積した後、厚さ５０〜８０ｎｍの比較的厚いシリコン窒化膜２１ｂを全面に堆積し、異方性エッチングでエッチバックすることにより、サイドウォール２１を形成する。サイドウォール２１は、断面Ｌ字型のシリコン酸化膜２１ａと、これを被うシリコン窒化膜２１ｂとで構成され、その幅は、成膜したシリコン酸化膜２１ａとシリコン窒化膜２１ｂの膜厚のトータルにほぼ等しい。サイドウォール２１Ａの厚さ（幅）によって、次工程で形成するソース・ドレインのチャネル側先端部の位置が決まる。この実施例では、サイドウォール２１の厚さは約６０〜９０ｎｍである。
次に、図６（ｄ）に示すように、ゲート電極１５とサイドウォール２１Ａをマスクとして、たとえばリン（Ｐ）を５．０〜１０．０ｋｅＶの加速エネルギー、６．０×１０15〜２．０×１０16ｃｍ-2のドーズ量で注入して、シリコン基板１１にソース・ドレイン２３を形成する。
次に、図６（ｅ）に示すように、ソース・ドレイン２３の下部にピークがくるように、炭素（Ｃ）イオンを斜め注入する。このときの注入条件は、３〜１０ｋｅＶの加速エネルギー、０．０２５×１０14〜１．２５×１０14ｃｍ-2のドーズ量、傾斜角２８〜３０°で４方向に回転させて注入する（トータル注入量：０．１×１０14〜５．０×１０14ｃｍ-2）。
斜め注入により形成される炭素（Ｃ）層２２の先端は、サイドウォール２１の存在により、エクステンション１８（またはポケット１７）に対してオフセットされている（図２のオフセット１）。また、注入条件により、ソース・ドレイン２１のチャネル側および底面側の先端は、炭素（Ｃ）層２２の先端からオフセットしている（図２のオフセット２）。これにより、ソース・ドレイン２３は炭素（Ｃ）層２２に取り囲まれる。
次に、図６（ｆ）に示すように、窒素雰囲気中で１０００℃程度の活性化アニールを行い、注入した不純物イオンを活性化する。その後、全面にニッケル（Ｎｉ）膜を堆積し、熱処理によりシリサイド化して、ゲート１５、ソース・ドレイン２３の露出した表面にニッケルシリサイド（ＮｉＳｉ）を形成する。
第２実施形態の方法は、２段階でサイドウォールを形成せずに、ソース・ドレイン２３を炭素（Ｃ）層２２で取り囲むことができる。
図７は、炭素（Ｃ）層２２を、エクステンション１８に対して所定距離オフセットさせた状態で形成することの根拠を示す図である。図７（ａ）は、炭素（Ｃ）層を有さない通常の半導体装置のオフリーク電流特性、図７（ｂ）は、エクステンション先端からのオフセットがない状態で炭素（Ｃ）層を形成したときのオフリーク電流特性のグラフである。
マークＡとマークＢは、それぞれドレインおよびソースに流れるオフリーク電流（Ａ／μｍ）であり、両者はほぼ等しい。マークＣはゲート電極に流れるオフリーク電流、マークＤは基板に流れるオフリーク電流である。図７（ｂ）のように、炭素（Ｃ）層をエクステンションからオフセットさせずに形成すると、基板に流れる電流が図７（ａ）の通常構造に比べて、２桁程度増大してしまう。これは、ジャンクションリーク電流の増加によるものと思われる。そこで、実施形態では、炭素（Ｃ）層をエクステンションからオフセットさせてオフリーク電流を低減している。
図８は、炭素（Ｃ）の注入による基板バイアス効果の改善を示すグラフである。図８において、横軸は、基板にバイアスを印加しない時と基板にバイアスを印加した時のしきい値電圧の振れ幅、縦軸はオフリーク電流である。マークＡは、炭素（Ｃ）層を形成しない通常の半導体ウエハでのオフリーク電流、マークＢおよびマークＣは、実施形態と同様に注入エネルギー５ｋｅＶで炭素（Ｃ）を注入したウエハ１およびウエハ２のオフリーク電流特性、マークＤは、比較例として注入エネルギー２ｋｅＶで炭素（Ｃ）を注入したウエハ３のオフリーク電流特性である。
ウエハ１および２では、炭素（Ｃ）イオンがソース・ドレインの下部まで注入され、As profileでソース・ドレインが炭素（Ｃ）層に取り囲まれる。これにより、活性化アニールによる不純物の広がりが抑制され、ソース・ドレイン間の干渉が低減される。また、エクステンション１８のだれを急峻にしていると思われる。
図８のグラフから明らかなように、実施形態に係るウエハ１，２では、炭素（Ｃ）を注入しない通常のウエハと比較して、同じオフリーク電流で、しきい値電圧の振れ幅が１００ｍＶも向上することがわかる。
また、比較例のウエハ３のように、注入エネルギー２ｋｅＶで炭素（Ｃ）層を形成すると、炭素（Ｃ）を打ち込まない場合と比較して、基板バイアス効果は改善されるが、ソース・ドレインの不純物の拡散は、抑止しきれていない。
さらに、ウエハ１、２で、同じ特性が得られていることから、本発明の手法は再現性が良好であり、炭素（Ｃ）の注入エネルギーを制御するだけで、基板電圧を良好に制御できることがわかる。
なお、実施形態ではＮＭＯＳトランジスタを例にとって説明したが、本発明の手法はＰＭＯＳトランジスタにも等しく適用される。また、ＭＯＳＦＥＴだけではなく、ＭＩＳＦＥＴ，ＭＥＦＥＴなど任意の電界効果トランジスタに適用できる。
最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 半導体基板に形成される電界効果型トランジスタのソース・ドレインエクステンション領域の先端に対してゲート電極から離れる方向にオフセットし、かつ、断面プロファイルでソース・ドレイン不純物拡散領域を取り囲んで位置する炭素層を有することを特徴とする半導体装置。
（付記２） 前記ソース・ドレイン不純物拡散領域は、前記炭素層のチャネル方向の先端に対して、ゲート電極から離れる方向にオフセットして位置することを特徴とする付記１記載の半導体装置。
（付記３） 前記炭素層は、前記半導体基板において、前記ソース・ドレイン不純物拡散領域よりも深い位置に位置することを特徴とする付記１記載の半導体装置。
（付記４） 前記ゲート電極の側壁に位置する第１サイドウォールと、
前記第１サイドウォールを覆って位置する第２サイドウォールと
をさらに有し、
前記炭素層は、前記第１サイドウォールに整合して位置し、
前記ソース・ドレイン不純物拡散領域は、前記第２サイドウォールに整合して位置することを特徴とする付記１記載の半導体装置。
（付記５） 前記ソース・ドレインエクステンション領域の下方に位置するポケット領域をさらに有し、
前記炭素層は、前記ソース・ドレインエクステンション領域およびポケット領域の先端に対して、ゲート電極から離れる方向にオフセットすることを特徴とする付記１記載の半導体装置。
（付記６） 半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体基板にソース・ドレインエクステンション領域を形成し、
前記半導体基板に、前記ソース・ドレインエクステンション領域の先端に対してゲート電極から離れる方向にオフセットするように炭素層を形成し、
前記半導体基板に、前記炭素層のチャネル側の先端に対してゲート電極から離れる方向にオフセットし、かつ、前記炭素層の深さ方向の先端よりも浅い位置に位置するようにソース・ドレイン不純物拡散領域を形成する
ことを特徴とする半導体装置の製造方法。
（付記７） 前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁に第１のサイドウォールを形成し、
前記ゲート電極および第１のサイドウォールをマスクとして、前記炭素イオンを注入して炭素層を形成し、
前記第１のサイドウォールを被う第２のサイドウォールを形成し、
前記ゲート電極、第１のサイドウォール、および第２のサイドウォールをマスクとして、前記炭素層よりも浅い位置にピークがくるように、前記ソース・ドレイン不純物拡散領域を形成する
ことを特徴とする付記６記載半導体装置の製造方法。
（付記８） 前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁に第１のサイドウォールを形成し、
前記ゲート電極および第１のサイドウォールをマスクとして、前記半導体基板表層に、ソース・ドレイン不純物拡散領域の第１部分を形成し、
前記ゲート電極および第１のサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域の第１部分の下部にピークがくるように、前記炭素イオンを注入して炭素層を形成し、
前記第１のサイドウォールを被う第２のサイドウォールを形成し、
前記ゲート電極、第１のサイドウォール、および第２のサイドウォールをマスクとして、前記炭素層よりも浅い位置にピークがくるように、ソース・ドレイン不純物拡散領域の第２部分を形成する
ことを特徴とする付記６記載の半導体装置の製造方法。
（付記９） 前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁にサイドウォールを形成し、
前記ゲート電極およびサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域を形成し、
前記ゲート電極およびサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域の下部にピークがくるように、炭素を斜め注入する
ことを特徴とする付記６記載の半導体装置の製造方法。
（付記１０） 前記炭素の斜め注入により、前記ソース・ドレインエクステンションの先端に対してゲート電極から離れる方向にオフセットし、かつ、断面プロファイルで前記ソース・ドレイン不純物拡散領域を取り囲む炭素層が形成されることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 前記炭素の注入エネルギーは、３ｋｅＶ〜１０ｋｅＶであることを特徴とする付記６記載の半導体装置の製造方法。
（付記１２） 前記ゲート電極をマスクとして、前記半導体基板にポケット領域と、当該ポケット領域よりも浅いソース・ドレインエクステンション領域を形成し、
前記炭素層を、前記ソース・ドレインエクステンション領域およびポケット領域の先端に対し、ゲート電極から離れる方向にオフセットするように形成する
ことを特徴とする付記６記載の半導体装置の製造方法。
ソース・ドレインの横方向拡散を抑止する公知の構成を示す図である。 本発明の一実施形態に係る半導体装置の概略断面図である。 本発明の第１実施形態の半導体装置の作製工程図（その１）である。 本発明の第１実施形態の半導体装置の作製工程図（その２）である。 本発明の第２実施形態の半導体装置の作製工程図（その１）である。 本発明の第２実施形態の半導体装置の作製工程図（その２）である。 炭素（Ｃ）層をエクステンション先端に対してオフセットさせる根拠を説明するためのグラフである。 炭素（Ｃ）注入による基板バイアス効果の改善を示すグラフである。
符号の説明
１０ 半導体装置
１１ シリコン基板（半導体基板）
１４ ゲート絶縁膜
１５ ゲート電極
１７ ポケット領域
１８ エクステンション
２１ サイドウォール
２１Ａ 第１サイドウォール
２１Ｂ 第２サイドウォール
２２ 炭素（Ｃ）層
２３ ソース・ドレイン

Claims (9)

  1. 半導体基板上に形成され、ゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極とを有する電界効果型トランジスタと、
    前記ゲート絶縁膜下の前記半導体基板に位置するチャネル領域と、
    前記チャネル領域を挟んで前記半導体基板に形成されたソース・ドレインエクステンション領域及び前記半導体基板の前記ソース・ドレインエクステンション領域よりも深い位置に形成されたポケット領域と、
    前記ソース・ドレインエクステンション領域及び前記ポケット領域よりも、前記チャネル領域から離れた位置の前記半導体基板に形成されたソース・ドレイン不純物拡散領域と、
    前記半導体基板において、前記ソース・ドレインエクステンション領域より前記チャネル領域から離れ、前記ソース・ドレイン不純物領域の下部及び少なくとも側部の一部に形成された炭素層と、
    を有し、
    前記炭素層の少なくとも一部は、前記ポケット領域と前記ソース・ドレイン不純物拡散領域との間に位置し、前記炭素層の下端は、前記ソース・ドレイン不純物拡散領域の下端及び前記ポケット領域の下端よりも深い位置にあることを特徴とする半導体装置。
  2. 前記ソース・ドレイン不純物拡散領域は、前記ソース・ドレインエクステンション領域に接して形成されたことを特徴とする請求項１記載の半導体装置。
  3. 前記炭素層は、前記半導体基板の上面にまで達して形成されたことを特徴とする請求項１記載の半導体装置。
  4. 前記ゲート電極の側壁に位置する第１サイドウォールと、
    前記第１サイドウォールを覆って位置する第２サイドウォールと
    をさらに有し、
    前記炭素層は、前記第１サイドウォールに整合して位置し、
    前記ソース・ドレイン不純物拡散領域は、前記第２サイドウォールに整合して位置することを特徴とする請求項１または２記載の半導体装置。
  5. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極をする工程と、
    前記ゲート電極をマスクとして、前記半導体基板にソース・ドレインエクステンション領域及び前記ソース・ドレインエクステンション領域の下のポケット領域を形成しつつ、前記ソース・ドレインエクステンション領域に挟まれるチャネル領域を前記半導体基板に形成する工程と、
    前記半導体基板に、前記ソース・ドレインエクステンション領域及び前記ポケット領域よりも前記チャネル領域から離れる位置に炭素イオンを注入して、炭素層を形成する工程と、
    前記半導体基板の前記炭素層に、前記炭素層のチャネル側の先端に対してゲート電極から離れる位置に、かつ、前記炭素層の深さ方向の先端よりも浅い位置にソース・ドレイン不純物拡散領域を形成する工程を有し、
    前記炭素層の下端は、前記ポケット領域の下端よりも深い位置に形成されることを特徴とする半導体装置の製造方法。
  6. 前記炭素層を形成する工程は、
    前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、前記ゲート電極および前記第１のサイドウォールをマスクとして、前記半導体基板に前記炭素イオンを注入して前記炭素層を形成する工程と、を有し、
    前記ソース・ドレイン不純物拡散領域を形成する工程は、
    前記第１のサイドウォールを被う第２のサイドウォールを形成する工程と、
    前記ゲート電極、前記第１のサイドウォール、および前記第２のサイドウォールをマスクとして、前記炭素層に、前記炭素層よりも浅い位置に前記ソース・ドレイン不純物拡散領域を形成する工程を有する
    ことを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記ソース・ドレイン不純物拡散領域を形成する工程及び前記炭素層を形成する工程は、
    前記ソース・ドレインエクステンション形成後に、前記ゲート電極の側壁に第１のサイドウォールを形成する工程と、
    前記ゲート電極および前記第１のサイドウォールをマスクとして、前記半導体基板表層に、前記ソース・ドレイン不純物拡散領域の第１部分を形成する工程と、
    前記半導体基板において、前記ゲート電極および前記第１のサイドウォールをマスクとして、前記ソース・ドレイン不純物拡散領域の前記第１部分よりも深い位置に前記炭素イオンを注入して前記炭素層を形成する工程と、
    前記炭素層の形成後に、前記第１のサイドウォールを被う第２のサイドウォールを形成する工程と、
    前記半導体基板において、前記ゲート電極、前記第１のサイドウォール、および前記第２のサイドウォールをマスクとして、前記炭素層よりも浅い位置に前記ソース・ドレイン不純物拡散領域の第２部分を形成する工程と、
    を有することを特徴とする請求項５記載の半導体装置の製造方法。
  8. 半導体基板上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして、前記半導体基板にソース・ドレインエクステンション領域を形成しつつ、前記半導体基板に前記ソース・ドレインエクステンション領域に挟まれるチャネル領域を形成する工程と、
    前記ソース・ドレインエクステンション領域形成後に、前記ゲート電極の側壁上にサイドウォールを形成する工程と、
    前記ゲート電極および前記サイドウォールをマスクとして、前記半導体基板に、ソース・ドレイン不純物拡散領域を形成する工程と、
    前記ゲート電極および前記サイドウォールをマスクとして、前記半導体基板に炭素イオンを斜め注入し、前記ソース・ドレイン不純物拡散領域の下部に炭素を形成する工程と、
    を有し、
    前記炭素層は、前記ソース・ドレインエクステンションよりも前記チャネル領域から離れた位置に形成されることを特徴とする半導体装置の製造方法。
  9. 前記炭素イオンの注入エネルギーは、３ｋｅＶ〜１０ｋｅＶであることを特徴とする請求項５または８に記載の半導体装置の製造方法。
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