JP2000031481A

JP2000031481A - 半導体装置およびその製造方法

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Publication number: JP2000031481A
Application number: JP10200683A
Authority: JP
Inventors: Akio Furukawa; 昭雄古川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-15
Filing date: 1998-07-15
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】ＭＯＳＦＥＴにおいて、短チャネル効果の原因
である、チャネル不純物やソースドレイン不純物の拡散
を抑えるとともに、不純物の活性化率を維持しオン電流
低下の抑制を図る。【解決手段】ＭＯＳＦＥＴのシリコン基板表面から特定
の深さの位置に特定の厚さの炭素ドープ層を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の構造
および製造方法に関し、特にＭＯＳＦＥＴの構造と製造
方法に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴにおいては、その製造中の
熱処理により不純物が拡散して短チャネル効果などその
特性を劣化させることが知られている。不純物の拡散
は、結晶中に欠陥（格子間シリコン）があるときは、欠
陥がないときに比べてその拡散の度合いが桁違いに大き
い（増速拡散）。この理由は格子間シリコンがボロンな
どの不純物とペアをくんで拡散するからだと言われてい
る。そのため、ＭＯＳＦＥＴのチャネルの不純物が設計
した分布以上に拡散してしまい、本来狙ったしきい値か
ら大幅にずれてしまうことが見られる。また、ソース、
ドレインに用いた不純物の分布が増速拡散により本来狙
った分布からずれてしまい、その接合深さが深くなって
しまったり、横方向の拡散が大きく、狙ったチャネル長
よりはるかに短くなるなどが知られている。

【０００３】このような不純物の拡散をなるべく抑え
て、ＭＯＳＦＥＴの特性を設計どうりにしようという試
みが行われている。図６はチャネルの不純物の増速拡散
を抑制する手法である（Ｇ．Ｇ．Ｓｈａｈｉｄｉ他、
ＶＬＳＩシンポジウム、１９９３年６月、９３〜９４
ページ）。通常のＭＯＳＦＥＴの構造とほぼ同じである
が、チャネル不純物層８２にドープされた不純物の種類
が異なる。通常ではこの層の不純物にはｎ型ＭＯＳＦＥ
Ｔではボロン、ｐ型ＭＯＳＦＥＴでは燐や砒素を用いる
が、この場合はｎ型ＭＯＳＦＥＴにはインジウム、ｐ型
ＭＯＳＦＥＴにはアンチモンを用いている。インジウム
やアンチモンは他の原子に比べてその半径が大きく拡散
の度合いが小さい。そのため、上記で述べた格子間シリ
コンと結びついた増速拡散が少なく、設計に近い不純物
分布が得られる。

【０００４】従来技術で増速拡散を抑制する他の手法を
図７に示す（ＩｂｒａｈｉｍＢａｎ他、ＩＥＥＥ
ＴｒａｎｓａｃｔｉｏｎｏｎＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、Ｖｏｌ．４４、１９９７年、１５
４４〜１５５１ページ）。炭素をドープすることにより
結晶欠陥と結びついた不純物の増速拡散を抑制する効果
を利用したものである。なぜ炭素をドープすれば不純物
の増速拡散を抑制できるかはまだ良く分かっていない
が、炭素があることにより格子欠陥がそこでトラップさ
れるからと考えられ、拡散抑制の効果が実験事実として
報告されている。図７では通常のＭＯＳＦＥＴの構造と
ほぼ同じであるが、チャネル不純物と炭素ドープ層９２
が異なる。通常ではこの層はチャネル不純物だけがドー
プされているが、ここではチャネル不純物のボロンと炭
素が両方ドープされている。この手法によりチャネル不
純物の増速拡散を抑え、設計に近いチャネル不純物分布
を得ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ＭＯＳＦＥＴでは、拡散が抑えられたことにより不純物
の分布は設計に近いものが得られているが、不純物の活
性化率が小さくなっているという共通の課題を有してい
る。たとえば、アンチモンやインジウムを不純物として
用いた場合、砒素やボロンに比べ活性化率は約３分の１
に下がっている。また炭素を同時にドープした場合は、
活性化率は炭素のドープ量によるが、半分から十分の一
に下がってしまう。このため、不純物の不活性化による
しきい値ずれや寄生抵抗の増加が見られていた。また、
この活性化率の低さは活性化エネルギーが大きくなって
いるためであり、素子の動作温度によりキャリヤー数が
変わり、特性が変わるなど問題があった。

【０００６】本発明の目的は、従来技術における上記課
題を解決し、設計に近い不純物分布を実現するとともに
不純物の不活性化を抑えることにより、ＭＯＳＦＥＴを
製造する際のしきい値制御性を向上する方法を提供する
ことにある。

【０００７】

【課題を解決するための手段】上記課題を解決する本発
明によれば、シリコン基板上にゲート絶縁膜を介して設
けられたゲート電極と、該ゲート電極の直下の領域を含
むように形成されたチャネル不純物層と、該チャネル不
純物層に隣接して形成されたソース領域およびドレイン
領域とを有し、前記シリコン基板表面から離間した位置
に炭素ドープ層を備えたことを特徴とする半導体装置が
提供される。

【０００８】本発明の半導体装置は、不純物の増速拡散
を防止する炭素ドープ層を備えているため、チャネル不
純物層、ソース・ドレイン領域の分布や不純物濃度が精
密に制御される。したがって従来のものよりも特性のば
らつきが低減され、素子の信頼性が向上する。また、こ
のような作用を有する炭素ドープ層を、シリコン基板表
面から離間した位置に設けているため、不純物の不活性
化を招くことがなく、しきい値ずれや寄生抵抗の増加と
いった問題を回避することができる。

【０００９】また本発明によれば、以下の半導体装置の
製造方法が提供される。いずれも、上記半導体装置を製
造し得る方法である。

【００１０】すなわち、本発明によれば、シリコン基板
に炭素をイオン注入して炭素ドープ層を形成し、その上
にシリコン層を成長する工程と、素子分離領域を形成す
る工程と、該シリコン層の上に、ゲート絶縁膜を介して
ゲート電極を形成する工程と、イオン注入によりソース
領域およびドレイン領域を形成する工程とを有すること
を特徴とする半導体装置の製造方法が提供される。

【００１１】また本発明によれば、シリコン基板上に炭
素ドープシリコン層、シリコン層をこの順で成長した
後、素子分離領域を形成する工程と、該シリコン層の上
に、ゲート絶縁膜を介してゲート電極を形成する工程
と、イオン注入によりソース領域およびドレイン領域を
形成する工程とを有することを特徴とする半導体装置の
製造方法が提供される。

【００１２】また本発明によれば、シリコン基板に素子
分離層を形成後、該シリコン基板上に炭素ドープシリコ
ン層、シリコン層をこの順で成長する工程と、該シリコ
ン層の上に、ゲート絶縁膜を介してゲート電極を形成す
る工程と、イオン注入によりソース領域およびドレイン
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法が提供される。

【００１３】また本発明によれば、シリコン基板に素子
分離層を形成後、該シリコン基板の露出面をエッチング
により除去する工程と、該シリコン基板に炭素をイオン
注入して炭素ドープ層を形成した後、その上にシリコン
層を成長する工程と、該シリコン層の上に、ゲート絶縁
膜を介してゲート電極を形成する工程と、イオン注入に
よりソース領域およびドレイン領域を形成する工程とを
有することを特徴とする半導体装置の製造方法が提供さ
れる。

【００１４】上述の半導体装置の製造方法において、
「シリコン層」とは炭素濃度が一定値以下のシリコン層
をいう。炭素がドープされていないノンドープシリコン
層であることが好ましいが、１×１０¹⁷以下の炭素がド
ープされていてもよい。この範囲であれば、炭素ドープ
による不純物の不活性化が起こらないからである。

【００１５】上述の半導体装置の製造方法では、炭素ド
ープ層の上部および下部には、炭素がドープされていな
いか、一定値以下の炭素濃度のシリコン層が配置され
る。このシリコン層では、炭素による不純物の活性化率
の低下が起こらず、不純物が十分活性化される。したが
って本発明によれば、設計に近い不純物分布を実現する
とともに不純物の不活性化を抑えることにより、ＭＯＳ
ＦＥＴを製造する際のしきい値制御性を向上する方法が
提供される。

【００１６】また本発明によれば、表面から離間した位
置に炭素ドープ層を有することを特徴とするシリコン基
板が提供される。

【００１７】本発明のシリコン基板を用いれば、チャネ
ル不純物層、ソース・ドレイン領域の分布や不純物濃度
が精密に制御され、かつ、不純物の活性率が高水準に維
持された半導体装置を容易に得ることができる。

【００１８】以下、本発明の作用について詳細に説明す
る。

【００１９】まず、チャネル不純物分布へ与える作用に
ついて説明する。炭素ドープ層の厚さをチャネルの厚さ
より薄くしておけば、チャネル層全体の不純物の活性化
をみた場合、炭素ドープ層の影響は小さくなる。このた
め、不純物の不活性化によるしきい値ずれへの影響が従
来の方法を用いた場合に比べて小さくできる。他方、不
純物の増速拡散によるチャネル不純物分布のずれは本発
明の方法を用いることで次の理由により低減される。炭
素ドープ層は一定の深さでＭＯＳＦＥＴ領域の全面にあ
る。このため、イオン注入などにより生成された格子間
シリコンの位置と近く、拡散途中の格子間シリコンはす
ぐにこの炭素ドープ層でトラップされる。不純物はこの
格子間シリコンとの相互作用により増速拡散するため、
格子間シリコンがすぐにトラップされて動かなくなれば
不純物の増速拡散も抑制される。これにより、ＭＯＳＦ
ＥＴ製造時の熱処理による不純物の再分布が低減され、
ほぼ設計に近いチャネル不純物分布が達成される。これ
により、そのしきい値もほぼ設計通りのものができる。

【００２０】次に、ソースドレイン不純物分布へ与える
作用について説明する。ソースドレインの不純物分布と
して要望されることは、なるべく薄くかつキャリヤ濃度
の高いことである。このためには、不純物濃度は濃くし
かも活性化率はなるべく高いことが必要である。さらに
不純物の含まれる層はなるべくシリコン基板表面に局在
していることが好ましい。本発明では、シリコン基板の
最表面層には不純物の活性化率を下げる炭素はドープし
ていない。このため、ソースドレインの表面層のキャリ
ヤ濃度を高く保つことができる。また、通常は格子間シ
リコンの影響で不純物が増速拡散してシリコン基板表面
に局在させることは困難であるが、本方法では局在させ
ることが可能である。なぜなら、炭素ドープ層が格子間
シリコンをトラップするため、それと結びついて拡散す
るソースドレイン表面層の不純物の増速拡散が抑制され
るからである。

【００２１】このように、本発明によれば、ＭＯＳＦＥ
Ｔのチャネル不純物とソースドレイン不純物の拡散、お
よびこれらの活性化率の低下を抑制することができる。

【００２２】

【発明の実施の形態】本発明において、炭素ドープ層
は、チャネル不純物層、ソース領域およびドレイン領域
のうち、少なくともいずれかを含むように設けられるこ
とが好ましい。これにより、前述した格子間シリコンの
トラップ効果が高まり、不純物の増速拡散をより一層効
果的に防止することができるからである。

【００２３】本発明において、炭素ドープ層の形成され
る位置は、基板表面から、好ましくは５〜１００ｎｍ、
さらに好ましくは３０〜６０ｎｍである。ここで、炭素
ドープ層の形成される位置とは、炭素ドープ層の上層面
と、基板表面との間の距離をいう。また炭素ドープ層の
厚さは、好ましくは５〜１００ｎｍ、さらに好ましくは
３０〜１００ｎｍである。また炭素ドープ層の炭素濃度
は、好ましくは１×１０¹⁸ｃｍ^-3〜１×１０²¹ｃｍ^-3、
さらに好ましくは１×１０¹⁹ｃｍ^-3〜１×１０ ²⁰ｃｍ^-3
とする。以上のようにすることで、格子間シリコンのト
ラップ効果により不純物の増速拡散を防止しつつ、不純
物の活性率を高水準に維持することができる。

【００２４】本発明において、炭素ドープ層の上部に配
置される層および下部に配置される層は、炭素がドープ
されていないことが好ましいが、１×１０¹⁷以下の炭素
がドープされていてもよい。この範囲であれば、炭素ド
ープによる不純物の不活性化が起こらないからである。

【００２５】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。

【００２６】（実施例１）図１は本発明の第１の実施例
としてＭＯＳＦＥＴの構造を示す断面図である。シリコ
ン層１に濃度が１×１０²⁰ｃｍ^-3の炭素ドープ層２が表
面から深さ５０ｎｍの位置に厚さ５０ｎｍで形成されて
いる。しきい値を制御するチャネル不純物層３は深さ１
５０ｎｍ程度でボロン濃度１×１０¹⁷ｃｍ^-3で形成され
ている。シリコン基板表面には５ｎｍのゲート絶縁膜
４、高さが２００ｎｍでゲート長が０．１８μｍのゲー
ト電極５、その両側に側壁絶縁膜６が７０ｎｍで形成さ
れている。また、ソースドレインについては、砒素がド
ーズ量５×１０¹⁴ｃｍ^-2で導入されたソース延長部７お
よびドレイン延長部９、砒素がドーズ量５×１０¹⁵ｃｍ
^-2で導入されたソース８およびドレイン１０が形成され
ている。

【００２７】ここでは炭素ドープ層２は図示領域全面に
わたって形成されているが、チャネル不純物層３内およ
びソース延長部７およびドレイン延長部１０内に形成さ
れているだけでもよい。炭素ドープ層の表面からの深さ
は５〜１００ｎｍの範囲でもよく、その厚さは５〜１０
０ｎｍの範囲でもよい。また炭素濃度は１×１０²⁰ｃｍ
^-3としたが、１×１０¹⁸ｃｍ^-3〜１×１０²¹ｃｍ^-3の範
囲の値でもよい。

【００２８】また、本発明ではｎ型ＭＯＳＦＥＴについ
て説明したが、ｐ型ＭＯＳＦＥＴについては不純物の型
を変えればよいのはいうまでもない。

【００２９】また、本実施例ではソース、ドレインはそ
の延長部との二層構造であるが、ソース、ドレインがそ
の延長部まで広がった一層構造でもよい。

【００３０】また、本発明の特徴とは直接関係ないた
め、ウェル、素子分離については図示していない。

【００３１】（実施例２）図２は本発明の第２の実施例
としてＭＯＳＦＥＴの製造方法を示す図である。図２
（ａ）に示すような、不純物濃度が１×１０¹⁴ｃｍ^-3程
度のｐ型シリコン層２１の中に１×１０²⁰ｃｍ^-3の濃度
で厚さ５０ｎｍの炭素ドープ層２２を表面から５０ｎｍ
の深さに形成したシリコン基板を用意する。次に図２
（ｂ）に示すように素子分離２３、ウェル（図示せず）
を形成する。次に図２（ｃ）に示すように、イオン注入
により、ボロンを加速エネルギー５０ｋｅＶでドーズ量
１×１０ ¹³ｃｍ^-2でドープし、チャネル不純物層２４を
形成する。その後、酸化シリコンでできた５ｎｍ厚のゲ
ート絶縁膜２５、ポリシリコン膜を２００ｎｍで形成し
た後、レジスト塗布、露光、現像工程をへてエッチング
によりゲート電極２６を形成する。次に、加速エネルギ
ー１０ｋｅＶでドーズ量５×１０¹⁴ｃｍ^-2の砒素をイオ
ン注入する。これにより、ソース延長部２８、ドレイン
延長部３０が形成される。次に、絶縁膜により厚さ７０
ｎｍのゲート側壁絶縁膜２７を形成し、加速エネルギー
３０ｋｅＶでドーズ量５×１０¹⁵ｃｍ^-2の砒素をイオン
注入し、１０００℃で数十秒熱処理する。これにより、
ソース２９、ドレイン３１が形成される。

【００３２】（実施例３）図３は本発明の第３の実施例
としてＭＯＳＦＥＴの製造方法を示す図である。図３
（ａ）に示すような、不純物濃度が１×１０¹⁴ｃｍ^-3程
度のｐ型シリコンのシリコン基板４１に素子分離４２、
ウェル（図示せず）を形成する。次に図３（ｂ）に示す
ように、素子分離４２以外のシリコン上に選択的にシリ
コン層をエピタキシャル成長する。この成長の際には、
炭素ドープしながら成長する炭素ドープエピ層４３を５
０ｎｍの厚さで設け、最上表面にはノンドープエピ層４
４を５０ｎｍの厚さで設ける。次に図３（ｃ）に示すよ
うに、イオン注入により、ボロンを加速エネルギー５０
ｋｅＶでドーズ量１×１０¹³ｃｍ^-2でドープし、チャネ
ル不純物層４５を形成する。その後、酸化シリコンでで
きた５ｎｍ厚のゲート絶縁膜４６、ポリシリコン膜を２
００ｎｍで形成した後、レジスト塗布、露光、現像工程
をへてエッチングによりゲート電極４７を形成する。次
に、加速エネルギー１０ｋｅＶでドーズ量５×１０¹⁴ｃ
ｍ^-2の砒素をイオン注入する。これにより、ソース延長
部４９、ドレイン延長部５１が形成される。次に、絶縁
膜により厚さ７０ｎｍのゲート側壁絶縁膜４８を形成
し、加速エネルギー３０ｋｅＶでドーズ量５×１０¹⁵ｃ
ｍ^-2の砒素をイオン注入し、１０００℃で数十秒熱処理
する。これにより、ソース５０、ドレイン５２が形成さ
れる。

【００３３】（実施例４）本発明の第４の実施例は第３
の実施例を一部だけ変更したものである。実施例３にお
いて図３（ｂ）に示した工程のみを次のように変更す
る。シリコン基板全面または素子分離４２以外の領域
に、５ｋｅＶでドーズ量１×１０¹⁵ｃｍ^-2の炭素をイオ
ン注入し、次に１０００℃、３０秒の熱処理を経て、シ
リコン層を５０ｎｍの厚さでエピタキシャル成長する。
このあと、実施例３の図３（ｃ）で説明した工程を行
う。

【００３４】（実施例５）図４は本発明の第５の実施例
としてＭＯＳＦＥＴの製造方法を示す図である。図４
（ａ）に示すような、不純物濃度が１×１０¹⁴ｃｍ^-3程
度のｐ型シリコンのシリコン基板６１に素子分離６２、
ウェル（図示せず）を形成する。次に図４（ｂ）に示す
ように、素子分離６２以外のシリコン層をエッチングに
より例えば１００ｎｍ厚さで除去する（エッチング除去
層６３）。次に、図４（ｃ）に示すように、エッチング
した部分に選択的にシリコン層をエピタキシャル成長す
る。この成長の際には、炭素ドープしながら成長する炭
素ドープエピ層６４を５０ｎｍの厚さで設け、最上表面
にはノンドープエピ層６５を５０ｎｍの厚さで設ける。
次に図４（ｄ）に示すように、イオン注入により、ボロ
ンを加速エネルギー５０ｋｅＶでドーズ量１×１０¹³ｃ
ｍ^-2でドープし、チャネル不純物層６６を形成する。そ
の後、酸化シリコンでできた５ｎｍ厚のゲート絶縁膜６
７、ポリシリコン膜を２００ｎｍで形成した後、レジス
ト塗布、露光、現像工程をへてエッチングによりゲート
電極６８を形成する。次に、加速エネルギー１０ｋｅＶ
でドーズ量５×１０¹⁴ｃｍ^-2の砒素をイオン注入する。
これにより、ソース延長部７０、ドレイン延長部７２が
形成される。次に、絶縁膜により厚さ７０ｎｍのゲート
側壁絶縁膜６９を形成し、加速エネルギー３０ｋｅＶで
ドーズ量５×１０¹⁵ｃｍ^-2の砒素をイオン注入し、１０
００℃で数十秒熱処理する。これにより、ソース７１、
ドレイン７３が形成される。

【００３５】実施例２、実施例３および実施例４におい
てはｎ型ＭＯＳＦＥＴについて説明したが、ｐ型ＭＯＳ
ＦＥＴに対しては、生成されるキャリヤの導電型が逆に
なるように不純物の型を逆にすればよい（例えば、砒素
はボロンに、ボロンは砒素に変えればよい）。また、炭
素ドープ層の厚さは実施例では５０ｎｍとしたが、５か
ら１００ｎｍの範囲で変化させてもよい。また、炭素ド
ープ層の深さは実施例では５０ｎｍとしたが、５から１
００ｎｍの範囲で変化させてもよい。

【００３６】（実施例６）本発明の第６の実施例は第５
の実施例を一部だけ変更したものである。実施例５にお
いて図４（ｃ）に示した工程のみを次のように変更す
る。シリコン基板全面または素子分離６２以外の領域
に、５ｋｅＶでドーズ量１×１０¹⁵ｃｍ^-2の炭素をイオ
ン注入し、次に１０００℃、３０秒の熱処理を経て、シ
リコン層を５０ｎｍの厚さでエピタキシャル成長する。
このあと、実施例５の図４（ｄ）で説明した工程を行
う。

【００３７】（実施例７）図５は本発明の第７の実施例
として半導体シリコン基板の構造を示す図である。炭素
ドープ層２がシリコン層１の中に埋め込まれた構造であ
り、炭素ドープしたシリコン層の厚さは５０ｎｍ、表面
からの深さは５０ｎｍである。

【００３８】この半導体シリコン基板を製造するには、
シリコンシリコン基板に５ｋｅＶの加速エネルギーで１
×１０¹⁵ｃｍ^-2のドーズ量の炭素をイオン注入して、９
００℃で１時間程度熱処理した後、シリコン層を５０ｎ
ｍの厚さでエピタキシャル成長することにより製造でき
る。他の方法は、シリコンシリコン基板に１×１０²⁰ｃ
ｍ^-3の濃度の炭素ドープのシリコン層を５０ｎｍ、続い
てノンドープのシリコン層を５０ｎｍエピタキシャル成
長することにより製造できる。

【００３９】ここでは、炭素ドープしたシリコン層の厚
さは５０ｎｍとしているが、５から１００ｎｍでもよ
い。また、表面からの深さは５０ｎｍとしているが、５
から１００ｎｍでもよい。また、炭素濃度は１×１０²⁰
ｃｍ^-3としたが、１×１０¹⁸ｃｍ^-3から１×１０²¹ｃｍ
^-3の範囲の値でもよい。

【００４０】

【発明の効果】本発明の半導体装置の構造および製造方
法によれば、ＭＯＳＦＥＴの短チャネル効果の抑制がで
き、しかも従来問題となっていたような不純物の活性化
率低下によるしきい値ずれや寄生抵抗増加を抑制でき
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の構造の断面模式図であ
る。

【図２】本発明の半導体装置の製造方法の断面模式図で
ある。

【図３】本発明の半導体装置の製造方法の断面模式図で
ある。

【図４】本発明の半導体装置の製造方法の断面模式図で
ある。

【図５】本発明のシリコン基板の構造の断面模式図であ
る。

【図６】従来の半導体装置の構造の断面模式図である。

【図７】従来の半導体装置の構造の断面模式図である。

【符号の説明】

１、２１シリコン層２、２２炭素ドープ層３、２４、４５、８２チャネル不純物層４、２５、４６、８３ゲート絶縁膜５、２６、４７、８４ゲート電極６、２７、４８、８５ゲート側壁絶縁膜７、２８、４９、８６ソース延長部８、２９、５０、８７ソース９、３０、５１、８８ドレイン延長部１０、３１、５２、８９ドレイン２３素子分離４１、８１シリコンシリコン基板４２素子分離４３炭素ドープエピ層４４ノンドープエピ層９２チャネル不純物と炭素ドープ層

Claims

【特許請求の範囲】

【請求項１】シリコン基板上にゲート絶縁膜を介して
設けられたゲート電極と、該ゲート電極の直下の領域を
含むように形成されたチャネル不純物層と、該チャネル
不純物層に隣接して形成されたソース領域およびドレイ
ン領域とを有し、前記シリコン基板表面から離間した位
置に炭素ドープ層を備えたことを特徴とする半導体装
置。
【請求項２】前記炭素ドープ層は、前記チャネル不純
物層、前記ソース領域および前記ドレイン領域のうち、
少なくともいずれかを含むように設けられたことを特徴
とする請求項１に記載の半導体装置。
【請求項３】前記炭素ドープ層は前記シリコン基板表
面から５〜１００ｎｍ離間した位置に設けられたことを
特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記炭素ドープ層の厚みは５〜１００ｎ
ｍであることを特徴とする請求項１乃至３いずれかに記
載の半導体装置の製造方法。
【請求項５】前記炭素ドープ層の炭素濃度は、１×１
０¹⁸〜１×１０²¹ｃｍ^-3であることを特徴とする請求項
１乃至４いずれかに記載の半導体装置。
【請求項６】シリコン基板に炭素をイオン注入して炭
素ドープ層を形成し、その上にシリコン層を成長する工
程と、素子分離領域を形成する工程と、該シリコン層の
上に、ゲート絶縁膜を介してゲート電極を形成する工程
と、イオン注入によりソース領域およびドレイン領域を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
【請求項７】シリコン基板上に炭素ドープシリコン
層、シリコン層をこの順で成長した後、素子分離領域を
形成する工程と、該シリコン層の上に、ゲート絶縁膜を
介してゲート電極を形成する工程と、イオン注入により
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項８】シリコン基板に素子分離層を形成後、該
シリコン基板上に炭素ドープシリコン層、シリコン層を
この順で成長する工程と、該シリコン層の上に、ゲート
絶縁膜を介してゲート電極を形成する工程と、イオン注
入によりソース領域およびドレイン領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項９】シリコン基板に素子分離層を形成後、該
シリコン基板の露出面をエッチングにより除去する工程
と、該シリコン基板に炭素をイオン注入して炭素ドープ
層を形成した後、その上にシリコン層を成長する工程
と、該シリコン層の上に、ゲート絶縁膜を介してゲート
電極を形成する工程と、イオン注入によりソース領域お
よびドレイン領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１０】前記シリコン層は、ノンドープシリコ
ン層であることを特徴とする請求項６乃至９いずれかに
記載の半導体装置の製造方法。
【請求項１１】前記シリコン層の厚みが５〜１００ｎ
ｍであることを特徴とする請求項６乃至１０いずれかに
記載の半導体装置の製造方法。
【請求項１２】前記炭素ドープ層の厚みが５〜１００
ｎｍであることを特徴とする請求項６乃至１１いずれか
に記載の半導体装置の製造方法。
【請求項１３】前記炭素ドープ層の炭素濃度を１×１
０¹⁸〜１×１０²¹ｃｍ^-3とすることを特徴とする請求項
６乃至１２いずれかに記載の半導体装置の製造方法。
【請求項１４】表面から離間した位置に炭素ドープ層
を有することを特徴とするシリコン基板。
【請求項１５】前記炭素ドープ層の炭素濃度は、１×
１０¹⁸〜１×１０²¹ｃｍ^-3であることを特徴とする請求
項１４に記載のシリコン基板。
【請求項１６】前記炭素ドープ層は基板表面から５〜
１００ｎｍ離間した位置に設けられたことを特徴とする
請求項１４または１５に記載のシリコン基板。
【請求項１７】前記炭素ドープ層の厚みは５〜１００
ｎｍであることを特徴とする請求項１４乃至１６いずれ
かに記載のシリコン基板。