JP5060617B2 - 回路装置の駆動方法及び回路装置 - Google Patents
回路装置の駆動方法及び回路装置 Download PDFInfo
- Publication number
- JP5060617B2 JP5060617B2 JP2010505238A JP2010505238A JP5060617B2 JP 5060617 B2 JP5060617 B2 JP 5060617B2 JP 2010505238 A JP2010505238 A JP 2010505238A JP 2010505238 A JP2010505238 A JP 2010505238A JP 5060617 B2 JP5060617 B2 JP 5060617B2
- Authority
- JP
- Japan
- Prior art keywords
- potential signal
- mos transistor
- emitting device
- region
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000001994 activation Methods 0.000 description 30
- 239000000758 substrate Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 101000866766 Homo sapiens Polycomb protein EED Proteins 0.000 description 1
- 102100031338 Polycomb protein EED Human genes 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000097 high energy electron diffraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/312—Cold cathodes, e.g. field-emissive cathode having an electric field perpendicular to the surface, e.g. tunnel-effect cathodes of metal-insulator-metal [MIM] type
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Cold Cathode And The Manufacture (AREA)
Description
本発明は、例えば高効率電子放出素子(High Efficiency Electron−Emission Device:HEED)、表面導電型電子放出素子(Surface−conduction Electron−emitter Display:SED)等の電子放出素子に電気的に接続された回路装置を駆動する駆動方法及び回路装置の技術分野に関する。
この種の駆動方法として、例えば、基板バイアス回路を有する半導体集積回路において、待機モード時に、MOSトランジスタに基板バイアスを印加して、MOSトランジスタの閾値を上昇させることによりリーク電流を低減し、動作モード時に、MOSトランジスタに基板バイアスを印加せずに、MOSトランジスタの閾値を低下させることにより高速動作を可能にする技術が提案されている(特許文献1及び2参照)。
或いは、デジタル回路を構成する複数のMOSFETからなるMOS回路において、MOSFETの動作に影響を与えないことを条件として、MOSFETが形成される半導体基板、又は半導体ウェル領域とソース領域間のpn接合が順方向電圧となるように、半導体基板、又は半導体ウェル領域にバックバイアス電圧を印加して、高速動作のために必要なドレイン電流を得る技術が提案されている(特許文献3参照)。
また、この種の駆動方法が用いられる回路装置の製造方法として、例えば、表面伝導型電子放出素子に電子放出部を形成する際に、表面伝導型電子放出素子に直列に接続されたダイオード素子を介して、電子放出部を形成する通電フォーミング処理を行う製造方法が提案されている(特許文献4参照)。また、この種の駆動方法が用いられる回路装置として、高効率電子放出素子に電気的に接続された、MOSFETを含む素子駆動回路が提案されている(特許文献5参照)。
この種の駆動方法が用いられる回路装置により、電子放出素子に電子放出部を形成する際には、該電子放出素子に対して高電圧を印加しなければならない。このため、電子放出部を形成する際に、特許文献1乃至特許文献3、及び特許文献5に開示された駆動用のMOSFETを介すると、該MOSFETの耐電圧を確保するために、微細化又は小型化を図ることが困難になるという技術的問題点がある。或いは、駆動用のMOSFETの微細化又は小型化に起因して、十分な耐電圧を確保することができず、電子放出部が形成されない可能性があるという技術的問題点がある。他方、特許文献4に開示された技術では、別途ダイオードを形成しなければならないので、小型化を図ることが困難になると共に、製造コストが増加する可能性があるという技術的問題点がある。
本発明は、例えば上記問題点に鑑みてなされたものであり、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる回路装置の駆動方法及び回路装置を提供することを課題とする。
本発明の回路装置の駆動方法は、上記課題を解決するために、冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたMOSトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第1電圧源と、前記MOSトランジスタが形成された半導体ウェル領域に電気的に接続された第2電圧源とを備える回路装置の駆動方法であって、前記冷陰極電子放出素子に電子放出部が形成される際に、前記半導体ウェル領域及び前記一方の領域間におけるpn接合部に順方向電流が流れるように、前記第1電圧源から第1電位信号が出力されると共に、前記第2電圧源から前記第1電位信号とは異なる第2電位信号が出力される電子放出部形成工程を備える。
本発明の回路装置の駆動方法によれば、回路装置は、例えばHEED、SED等の冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、冷陰極電子放出素子の一の電極に電気的に接続されたMOSトランジスタと、冷陰極電子放出素子の他の電極に電気的に接続された第1電圧源と、MOSトランジスタが形成された半導体ウェル領域に電気的に接続された第2電圧源とを備える。
尚、本発明に係る「MOSトランジスタ」は、例えば高電圧用MOSトランジスタ、低電圧用MOSトランジスタ、DDD構造MOSトランジスタ、片側LOCOS構造MOSトランジスタ、両側LOCOS構造MOSトランジスタ等である。
冷陰極電子放出素子に電子放出素子を形成する際に、電子放出部形成工程において、半導体ウェル領域及び前記一方の領域間におけるpn接合部に順方向電流が流れるように、第1電圧源から第1電位信号が出力されると共に、第2電圧源から第1電位信号とは異なる第2電位信号が出力される。ここに、「冷陰極電子放出素子に電子放出部が形成される際」とは、冷陰極電子放出素子に電子放出部が形成される時に限らず、形成された電子放出部内部の絶縁体層部分の表面又は内部に存在する導電性の微細構造が成長又は増大させられる時を含んでよい。
本願発明者の研究によれば、冷陰極電子放出素子の製造プロセスにおいて、冷陰極電子放出素子(厳密には、冷陰極電子放出素子となるべき素子)に対して、冷陰極電子放出素子として機能させるための電子放出部を形成する処理(以降、適宜“活性化処理”と称する)が施される。活性化処理が施される前における電子放出部となるべき部分の電気抵抗は、活性化処理が施された後における電子放出部の電気抵抗より高い(例えば10倍程度高い)。このため、活性化処理の際に、電子放出部を形成するために必要な所定電流が冷陰極電子放出素子の一の電極及び他の電極間に流れるように、一の電極及び他の電極間に比較的高い電圧を印加しなければならない。他方、電子放出部が形成された後は、電気抵抗が比較的小さくなるので、冷陰極電子放出素子を駆動する際には、一の電極及び他の電極間に比較的低い電圧を印加すればよい。
従って、冷陰極電子放出素子を駆動するだけであれば、駆動用のMOSトランジスタの微細化又は小型化は可能である。しかしながら、冷陰極電子放出素子に電気的に接続された駆動用のMOSトランジスタを介して活性化処理を行う場合には、駆動用のMOSトランジスタの耐電圧を確保するために、回路装置の微細化又は小型化が困難になる可能性がある。他方、例えばダイオード等、駆動用のMOSトランジスタとは別部材を介して活性化処理を行う場合には、駆動用のMOSトランジスタの微細化又は小型化を図ることは可能であるが、別部材を設けるスペースを確保するために、回路装置の小型化が困難になる可能性があることが判明している。
しかるに本発明では、冷陰極電子放出素子に電子放出部を形成する際に、半導体ウェル領域及び前記一方の領域間におけるpn接合部に順方向電流が流れるように、第1電圧源から第1電位信号が出力されると共に、第2電圧源から第1電位信号とは異なる第2電位信号が出力される。即ち、本発明では、活性化処理の際に、半導体ウェル領域及び前記一方の領域間におけるpn接合部を、ダイオードとして機能させている。このため、活性化処理において、電子放出部を形成するために必要な所定電流を、比較的低電圧で得ることができると共に、MOSトランジスタの微細化又は小型化を図ることができる。
尚、MOSトランジスタのソース領域及びドレイン領域のうち他方の領域には、例えばスイッチング素子が電気的に接続されている。活性化処理の際、スイッチング素子は、典型的には、ソース領域及びドレイン領域間に電流が流れないようにオフ状態とされている。
電子放出部が形成された冷陰極電子放出素子を駆動する際には、MOSトランジスタのソース領域及びドレイン領域間に、所定の電流が流れるように、第1電圧源及び第2電圧源の各々から所定の電位信号が出力される。
以上の結果、本発明の回路装置の駆動方法によれば、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる。
本発明の回路装置の駆動方法の一態様では、前記電子放出部が形成された冷陰極電子放出素子を駆動する際に、前記ソース領域及び前記ドレイン領域間に電流が流れるように、前記第1電圧源から第3電位信号が出力されると共に、前記第2電圧源から第4電位信号が出力される駆動工程を更に備える。
この態様によれば、電子放出部が形成された冷陰極電子放出素子を駆動する際に、駆動工程において、ソース領域及びドレイン領域間に電流が流れるように、第1電圧源から第3電位信号が出力されると共に、第2電圧源から第4電位信号が出力される。これにより、MOSトランジスタが、スイッチング素子として機能し、冷陰極電子放出素子から適切に電子ビームが放出されることとなる。この結果、例えば高品質な表示画像を表示可能な表示装置等を実現することができ、実用上非常に有利である。
本発明の回路装置の駆動方法の他の態様では、前記冷陰極電子放出素子は、表面導電型電子放出素子であり、前記MOSトランジスタは、N型MOSトランジスタである。
この態様によれば、MOSトランジスタは、N型MOSトランジスタであるので、活性化処理の際に、第1電位信号により示される電位は、第2電位信号により示される電位よりも低くなる。他方、冷陰極電子放出素子を駆動する際には、第3電位信号により示される電位は、第4電位信号により示される電位より高くなる。
本発明の回路装置の駆動方法の他の態様では、前記冷陰極電子放出素子は、高効率電子放出素子であり、前記MOSトランジスタは、P型MOSトランジスタである。
この態様によれば、MOSトランジスタは、P型MOSトランジスタであるので、活性化処理の際に、第1電位信号により示される電位は、第2電位信号により示される電位よりも高くなる。他方、冷陰極電子放出素子を駆動する際には、第3電位信号により示される電位は、第4電位信号により示される電位以下となる。
本発明の回路装置は、上記課題を解決するために、冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたMOSトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第1電圧源と、前記MOSトランジスタが形成された半導体ウェル領域に電気的に接続された第2電圧源と、前記ソース領域及び前記ドレイン領域のうち他方の領域に電気的に接続されたスイッチ手段とを備え、前記MOSトランジスタの少なくとも一部は、前記冷陰極電子放出素子に電子放出部が形成される際に、ダイオードの少なくとも一部として機能する。
本発明の回路装置によれば、例えばHEED、SED等の冷陰極電子放出素子に電気放出部が形成される際に、MOSトランジスタの少なくとも一部が、ダイオードの少なくとも一部として機能する。例えば、半導体ウェル領域及び前記一方の領域間におけるpn接合部がダイオードとして機能する。このため、活性化処理において、電子放出部を形成するために必要な所定電流を、比較的低電圧で得ることができると共に、MOSトランジスタの微細化又は小型化を図ることができる。
尚、活性化処理の際、スイッチ手段は、典型的には、ソース領域及びドレイン領域間に電流が流れないようにオフ状態とされる。他方、電子放出部が形成された冷陰極電子放出素子を駆動する際、スイッチ手段は、ソース領域及びドレイン領域間に電流が流れるように、オン状態とされる。
以上の結果、本発明の回路装置によれば、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる。
本発明の作用及びその他の利得は次に説明する実施するための最良の形態から明らかにされよう。
1、2、3…回路装置
11…N型MOSトランジスタ
12…P型MOSトランジスタ
13…NPNバイポーラトランジスタ
21…SED
22…HEED
30…基板
41、42、43…層間絶縁膜
51、52、53、54…配線
60…分離層
71、72…電圧源
SW…スイッチ
11…N型MOSトランジスタ
12…P型MOSトランジスタ
13…NPNバイポーラトランジスタ
21…SED
22…HEED
30…基板
41、42、43…層間絶縁膜
51、52、53、54…配線
60…分離層
71、72…電圧源
SW…スイッチ
以下、本発明の回路装置の駆動方法に係る実施形態を図面に基づいて説明する。尚、以下の図では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
<第1実施形態>
本発明に係る回路装置の駆動方法の第1実施形態について、図1及び図2を参照して説明する。
本発明に係る回路装置の駆動方法の第1実施形態について、図1及び図2を参照して説明する。
先ず、本実施形態に係る回路装置の構成について、図1を参照して説明する。ここに、図1は、本実施形態に係る回路装置の構成を示す断面図である。
図1において、回路装置1は、N型MOSトランジスタ11、SED21、電圧源71及び72、並びにスイッチSWを備えて構成されている。ここに、本実施形態に係る「SED21」、「電圧源71」、「電圧源72」及び「スイッチSW」は、夫々、本発明に係る「冷陰極電子放出素子」、「第1電圧源」、「第2電圧源」及び「スイッチ手段」の一例である。尚、電圧源72は、所謂基板バイアスである。
N型MOSトランジスタ11は、基板30に設けられた分離層60内に形成されている。N型MOSトランジスタ11は、本発明に係る「半導体ウェル領域」の一例としてのP型ウェル領域11w、基板バイアス端子11b、ドレイン領域11d、ソース領域11s及びゲート電極11gを備えて構成されている。尚、N型MOSトランジスタ11が分離層60内に形成されることにより、基板バイアス端子11bを介してP型ウェル領域11wに電流を流しても、隣接するN型MOSトランジスタに電流が流れてしまうことを防止することができ、実用上非常に有利である。尚、分離層60は、例えばエッチングにより形成された空洞、絶縁膜、逆方向電圧を印加して電流が基板30に流れないようにする等により形成すればよい。
SED21は、電子放出部21a、並びに電極211及び212を備えて構成されている。電極211は、層間絶縁膜41乃至43に形成されたコンタクトホールh2を介して、ドレイン領域11dに電気的に接続されている。電極212は、電圧源71に電気的に接続されている。ここに、本実施形態に係る「電極211」及び「電極212」は、夫々、本発明に係る「一の電極」及び「他の電極」の一例である。
電圧源72は、配線51並びに層間絶縁膜41及び42に形成されたコンタクトホールh1を介して基板バイアス端子11bに電気的に接続されている。スイッチSWは、配線52並びに層間絶縁膜41及び42に形成されたコンタクトホールh3を介してソース領域11sに電気的に接続されている。
次に、以上のように構成された回路装置1の駆動方法について、図2を参照して説明する。ここに、図2は、本実施形態に係る回路装置の等価回路図である。
SED21に電子放出部21aを形成する際には、P型ウェル領域11w及びドレイン領域11d間におけるpn接合部に順方向電流が流れるように(即ち、P型ウェル領域11wからドレイン領域11dに電流が流れるように)、電圧源71から第1電位信号が出力されると共に、電圧源72から第1電位信号とは異なる第2電位信号が出力される。従って、第1電位信号により示される電位は、第2電位信号により示される電位より低い。尚、この際、ソース領域11s及びドレイン領域11d間に電流が流れないように、スイッチSWはオフ状態とされる。また、ゲート電極11gに入力される電位信号により示される電位は、どのような値でもよい。
このように、本実施形態では、活性化処理の際に、P型ウェル領域11w及びドレイン領域11d間におけるpn接合部(図2中の点線aで囲われた部分)をダイオードとして機能させている。このため、活性化処理において、電子放出部21aを形成するために必要な所定電流を、比較的低電圧で得ることができる。
他方、電子放出部21aが形成されたSED21が駆動される際には、ソース領域11s及びドレイン領域11d間に電流が流れるように、スイッチSWがオン状態とされた後に、電圧源71から第3電位信号が出力されると共に、電圧源72から第4電位信号が出力される。この際、第4電位信号により示される電位は、典型的には、ゼロである。第3電位信号により示される電位は、第4電位信号により示される電位より高い。尚、ゲート電極11gに入力される電位信号により示される電位は、N型MOSトランジスタ11の閾値よりも高い電位である。
このように、本実施形態では、SED21を駆動する際に、N型MOSトランジスタ11(図2中の破線bで囲われた部分)をN型MOSトランジスタとして機能させている。従って、上述の如く回路装置1を駆動させることにより、SED21の活性化処理と駆動とを一つのN型MOSトランジスタ11により実現することができ、実用上非常に有利である。
(実施例)
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図3乃至図5を参照して説明する。ここに、図3は、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。尚、図中の「FF」は、フリップフロップ回路を示している。
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図3乃至図5を参照して説明する。ここに、図3は、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。尚、図中の「FF」は、フリップフロップ回路を示している。
図3において、端子p1には、電圧源71(図1参照)からの電位信号が入力される。端子p2には、ゲート電極11g(図1参照)に入力される電位信号(即ち、N型MOSトランジスタ11の制御用の電位信号)が入力される。端子p3及びp5には、電圧源72(図1参照)からの電位信号が入力される。端子p4及び端子p6には、スイッチSW(図1参照)の制御用の電位信号が入力される。
次に、当該画像表示装置において、SED21に活性化処理が施される際の電位信号について、図4を参照して説明する。ここに、図4は、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。尚、図4では、相互に隣接して配置された二つのSED21A及び21B(図3参照)に活性化処理を施す際の電位信号を示している。また、図中の期間T1及びT2は、夫々、SED21Aに活性化処理を施す期間及びSED21Bに活性化処理を施す期間を示している。
図4に示すように、SED21Aに活性化処理が施される場合(図中の期間T1)、配線y2に入力される電位信号(図1における電極212に入力される電位信号、即ち、第1電位信号)により示される電位は、端子p3に入力される電位信号(図1における基板バイアス端子11bに入力される電位信号、即ち、第2電位信号)により示される電位より低い。尚、端子p4に入力される電位信号は、ソース領域11s及びドレイン領域11d(図1参照)間に電流が流れないように設定されている。
次に、電子放出部21a(図1参照)が形成されたSEDが駆動される際の電位信号について、図5を参照して説明する。ここに、図5は、本実施例に係るSEDが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
図5に示すように、SED21Aが駆動される場合(図中の期間T1)、配線y2に入力される電位信号(即ち、第3電位信号)により示される電位は、端子p3に入力される電位信号(即ち、第4電位信号)により示される電位より高い。尚、端子p4に入力される電位信号は、ソース領域11s及びドレイン領域11d間に電流が流れるように設定されている。
<第2実施形態>
次に、本発明の回路装置の駆動方法に係る第2実施形態を、図6及び図7を参照して説明する。第2実施形態では、冷陰極電子放出素子の種類及びMOSトランジスタの種類が異なる以外は、第1実施形態と同様である。よって、第2実施形態について、第1実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図6及び図7を参照して説明する。ここに、図6は、図1と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
次に、本発明の回路装置の駆動方法に係る第2実施形態を、図6及び図7を参照して説明する。第2実施形態では、冷陰極電子放出素子の種類及びMOSトランジスタの種類が異なる以外は、第1実施形態と同様である。よって、第2実施形態について、第1実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図6及び図7を参照して説明する。ここに、図6は、図1と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
図6において、回路装置2は、P型MOSトランジスタ12、HEED22、電圧源71及び72、並びにスイッチSWを備えて構成されている。ここに、本実施形態に係る「HEED22」は、本発明に係る「冷陰極電子放出素子」の他の例である。
P型MOSトランジスタ12は、本発明に係る「半導体ウェル領域」の他の例としてのN型ウェル領域12w、基板バイアス端子12b、ソース領域12s、ドレイン領域12d及びゲート電極12gを備えて構成されている。
HEED22は、下部電極221、上部電極222、例えば非晶質シリコン等からなる電子供給層223、例えば酸化シリコン等からなる絶縁膜224及び炭素膜225を備えて構成されている。ここに、本実施形態に係る「下部電極221」及び「上部電極222」は、夫々、本発明に係る「一の電極」及び「他の電極」の他の例である。尚、HEED22のうち窪んでいる部分近傍が電子放出部に相当する。
下部電極221は、コンタクトホールh2を介してソース領域12sに電気的に接続されている。上部電極222は、電圧源71に電気的に接続されている。電圧源72は、配線51並びにコンタクトホールh1を介して基板バイアス端子12bに電気的に接続されている。スイッチSWは、配線52及びコンタクトホールh3を介してドレイン領域12dに電気的に接続されている。
次に、以上のように構成された回路装置2の駆動方法について、図7を参照して説明する。ここに、図7は、図2と同趣旨の、本実施形態に係る回路装置の等価回路図である。
HEED22に電子放出部を形成する際には、N型ウェル領域12w及びソース領域12s間におけるpn接合部に順方向に電流が流れるように、電圧源71から第1電位信号が出力されると共に、電圧源72から第2電位信号が出力される。従って、第1電位信号により示される電位は、第2電位信号により示される電位より高い。
他方、電子放出部が形成されたHEED22が駆動される際には、ソース領域12s及びドレイン領域12d間に電流が流れるように、電圧源71から第3電位信号が出力されると共に、電圧源72から第4電位信号が出力される。この際、第3電位信号により示される電位は、ゼロより大きく、第4電位信号により示される電位以下である。尚、ゲート電極12gに入力される電位信号により示される電位は、P型MOSトランジスタ12の閾値よりも低い電位である。
(実施例)
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図8乃至図10を参照して説明する。ここに、図8は、図3と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図8乃至図10を参照して説明する。ここに、図8は、図3と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
次に、当該画像表示装置において、HEED22に活性化処理が施される際の電位信号について、図9を参照して説明する。ここに、図9は、図4と同趣旨の、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。尚、図9では、相互に隣接して配置された二つのHEED22A及び22B(図8参照)に活性化処理を施す際の電位信号を示している。また、図中の期間T1及びT2は、夫々、HEED22Aに活性化処理を施す期間及びHEED22Bに活性化処理を施す期間を示している。
図9に示すように、HEED22Aに活性化処理が施される場合(図中の期間T1)、配線y2に入力される電位信号(図6における上部電極222に入力される電位信号、即ち、第1電位信号)により示される電位は、端子p3に入力される電位信号(図6における基板バイアス端子12bに入力される電位信号、即ち、第2電位信号)により示される電位より高い。
次に、電子放出部が形成されたHEED22が駆動される際の電位信号について、図10を参照して説明する。ここに、図10は、図5と同趣旨の、本実施例に係るHEEDが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
図10に示すように、HEED22Aが駆動される場合(図中の期間T1)、配線y2に入力される電位信号(即ち、第3電位信号)により示される電位は、端子p3に入力される電位信号(即ち、第4電位信号)により示される電位以下である。
<第3実施形態>
次に、本発明の回路装置の駆動方法に係る第3実施形態を、図11及び図12を参照して説明する。第3実施形態では、トランジスタの種類が異なる以外は、第1実施形態と同様である。よって、第3実施形態について、第1実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図11及び図12を参照して説明する。ここに、図11は、図1と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
次に、本発明の回路装置の駆動方法に係る第3実施形態を、図11及び図12を参照して説明する。第3実施形態では、トランジスタの種類が異なる以外は、第1実施形態と同様である。よって、第3実施形態について、第1実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図11及び図12を参照して説明する。ここに、図11は、図1と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
図11において、回路装置3は、NPNバイポーラトランジスタ13、SED21、電圧源71及び72、並びにスイッチSWを備えて構成されている。NPNバイポーラトランジスタ13は、N型ウェル領域13w、コレクタ領域13c、ベース領域13b及びエミッタ領域13eを備えて構成されている。
電極211は、コンタクトホールh1を介してコレクタ領域13cに電気的に接続されている。電圧源72は、配線53及びコンタクトホールh2を介してベース領域13bに電気的に接続されている。スイッチSWは、配線54及びコンタクトホールh3を介してエミッタ領域13eに電気的に接続されている。
次に、以上にように構成された回路装置3の駆動方法について、図12を参照して説明する。ここに、図12は、図2と同趣旨の、本実施形態に係る回路装置の等価回路図である。
SED21に電子放出部21aを形成する際には、コレクタ領域13c及びベース領域13b間におけるpn接合部に順方向に電流が流れるように、電圧源71から第1電位信号が出力されると共に、電圧源72から第2電位信号が出力される。従って、第1電位信号により示される電位は、第2電位信号により示される電位より低い。尚、エミッタ領域13eに電流が流れないように、スイッチSWはオフ状態とされる。
他方、電子放出部21aが形成されたSED21が駆動される際には、NPNバイポーラトランジスタ13が動作するように、電圧源71から第3電位信号が出力されると共に、電圧源72から第4電位信号が出力される。従って、第3電位信号により示される電位は、第4電位信号により示される電位より高い。尚、スイッチSWはオン状態とされる。
(実施例)
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図13乃至図15を参照して説明する。ここに、図13は、図3と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図13乃至図15を参照して説明する。ここに、図13は、図3と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
図13において、端子p7には、電圧源72(図11参照)からの電位信号が入力される。端子p8及びp10には、電圧源71(図11参照)からの電位信号が入力される。端子p9及びp11には、スイッチSW(図11参照)の制御用の電位信号が入力される。
次に、当該画像表示装置において、SED21に活性化処理が施される際の電位信号について、図14を参照して説明する。ここに、図14は、図4と同趣旨の、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。
図14に示すように、SED21A(図13参照)に活性化処理が施される場合(図中の期間T1)、端子p8に入力される電位信号(図11における電極212に入力される電位信号、即ち、第1電位信号)により示される電位は、配線y5に入力される電位信号(図11におけるベース領域13bに入力される電位信号、即ち、第2電位信号)により示される電位より低い。尚、端子p9に入力される電位信号は、エミッタ領域13e(図11参照)に電流が流れないように設定されている。
次に、電子放出部21a(図11参照)が形成されたSEDが駆動される際の電位信号について、図15を参照して説明する。ここに、図15は、図5と同趣旨の、本実施例に係るSEDが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
図15に示すように、SED21Aが駆動される場合(図中の期間T1)、端子p8に入力される電位信号(即ち、第3電位信号)により示される電位は、配線y5に入力される電位信号(即ち、第4電位信号)により示される電位より高い。尚、端子p9に入力される電位信号は、エミッタ領域13eに電流が流れるように設定されている。
尚、本実施形態に係る回路装置3は、SED21に代えて、HEEDを備えていてもよい。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う回路装置の駆動方法及び回路装置もまた本発明の技術的範囲に含まれるものである。
Claims (5)
- 冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたMOSトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第1電圧源と、前記MOSトランジスタが形成された半導体ウェル領域に電気的に接続された第2電圧源とを備える回路装置の駆動方法であって、
前記冷陰極電子放出素子に電子放出部が形成される際に、前記半導体ウェル領域及び前記一方の領域間におけるpn接合部に順方向電流が流れるように、前記第1電圧源から第1電位信号が出力されると共に、前記第2電圧源から前記第1電位信号とは異なる第2電位信号が出力される電子放出部形成工程を備える回路装置の駆動方法。 - 前記電子放出部が形成された冷陰極電子放出素子を駆動する際に、前記ソース領域及び前記ドレイン領域間に電流が流れるように、前記第1電圧源から第3電位信号が出力されると共に、前記第2電圧源から第4電位信号が出力される駆動工程を更に備えることを特徴とする請求項1に記載の回路装置の駆動方法。
- 前記冷陰極電子放出素子は、表面導電型電子放出素子であり、
前記MOSトランジスタは、N型MOSトランジスタである
ことを特徴とする請求項1に記載の回路装置の駆動方法。 - 前記冷陰極電子放出素子は、高効率電子放出素子であり、
前記MOSトランジスタは、P型MOSトランジスタである
ことを特徴とする請求項1に記載の回路装置の駆動方法。 - 冷陰極電子放出素子と、
ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたMOSトランジスタと、
前記冷陰極電子放出素子の他の電極に電気的に接続された第1電圧源と、
前記MOSトランジスタが形成された半導体ウェル領域に電気的に接続された第2電圧源と、
前記ソース領域及び前記ドレイン領域のうち他方の領域に電気的に接続されたスイッチ手段と
を備え、
前記MOSトランジスタの少なくとも一部は、前記冷陰極電子放出素子に電圧が印加されることによって電子放出部が形成される際に、前記半導体ウェル領域及び前記一方の領域間におけるpn接合部に順方向電流が流れるように、前記第1電圧源から第1電位信号が出力されると共に、前記第2電圧源から前記第1電位信号とは異なる第2電位信号が出力され、ダイオードの少なくとも一部として機能する
ことを特徴とする回路装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2008/056692 WO2009122581A1 (ja) | 2008-04-03 | 2008-04-03 | 回路装置の駆動方法及び回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009122581A1 JPWO2009122581A1 (ja) | 2011-07-28 |
JP5060617B2 true JP5060617B2 (ja) | 2012-10-31 |
Family
ID=41135000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010505238A Expired - Fee Related JP5060617B2 (ja) | 2008-04-03 | 2008-04-03 | 回路装置の駆動方法及び回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110043128A1 (ja) |
JP (1) | JP5060617B2 (ja) |
WO (1) | WO2009122581A1 (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06176686A (ja) * | 1992-12-10 | 1994-06-24 | Fujitsu Ltd | 電界放出陰極装置及びその製造方法 |
JPH06199594A (ja) * | 1992-02-13 | 1994-07-19 | Motorola Inc | ダイヤモンド材料被着方法 |
JPH08255559A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | 電界放出陰極装置およびその製造方法 |
JPH0992129A (ja) * | 1995-09-25 | 1997-04-04 | Canon Inc | 電子源とその駆動方法、それを用いた画像形成装置、並びにその製造方法 |
JPH09219164A (ja) * | 1996-02-13 | 1997-08-19 | Canon Inc | 電子発生装置、それを用いた画像形成装置とそれらの駆動方法 |
JPH09259745A (ja) * | 1996-03-25 | 1997-10-03 | Agency Of Ind Science & Technol | 冷電子放出素子 |
JP2000311598A (ja) * | 1999-02-25 | 2000-11-07 | Canon Inc | 電子放出素子、電子源及び画像形成装置の製造方法と、電子源の製造装置 |
JP2003016925A (ja) * | 2001-06-29 | 2003-01-17 | Canon Inc | 電子放出素子の製造方法、電子源及び画像形成装置 |
JP2005228556A (ja) * | 2004-02-12 | 2005-08-25 | Pioneer Electronic Corp | 電子放出素子を用いた光電変換装置および撮像装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2287917B1 (en) * | 1999-02-25 | 2016-05-25 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
JP3928837B2 (ja) * | 1999-09-13 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP4445351B2 (ja) * | 2004-08-31 | 2010-04-07 | 株式会社東芝 | 半導体モジュール |
US20060065932A1 (en) * | 2004-09-30 | 2006-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit to improve ESD performance made by fully silicided process |
DE102004063277A1 (de) * | 2004-12-29 | 2006-07-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter Stützkapazität |
-
2008
- 2008-04-03 JP JP2010505238A patent/JP5060617B2/ja not_active Expired - Fee Related
- 2008-04-03 WO PCT/JP2008/056692 patent/WO2009122581A1/ja active Application Filing
- 2008-04-03 US US12/935,362 patent/US20110043128A1/en not_active Abandoned
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06199594A (ja) * | 1992-02-13 | 1994-07-19 | Motorola Inc | ダイヤモンド材料被着方法 |
JPH06176686A (ja) * | 1992-12-10 | 1994-06-24 | Fujitsu Ltd | 電界放出陰極装置及びその製造方法 |
JPH08255559A (ja) * | 1995-03-20 | 1996-10-01 | Fujitsu Ltd | 電界放出陰極装置およびその製造方法 |
JPH0992129A (ja) * | 1995-09-25 | 1997-04-04 | Canon Inc | 電子源とその駆動方法、それを用いた画像形成装置、並びにその製造方法 |
JPH09219164A (ja) * | 1996-02-13 | 1997-08-19 | Canon Inc | 電子発生装置、それを用いた画像形成装置とそれらの駆動方法 |
JPH09259745A (ja) * | 1996-03-25 | 1997-10-03 | Agency Of Ind Science & Technol | 冷電子放出素子 |
JP2000311598A (ja) * | 1999-02-25 | 2000-11-07 | Canon Inc | 電子放出素子、電子源及び画像形成装置の製造方法と、電子源の製造装置 |
JP2003016925A (ja) * | 2001-06-29 | 2003-01-17 | Canon Inc | 電子放出素子の製造方法、電子源及び画像形成装置 |
JP2005228556A (ja) * | 2004-02-12 | 2005-08-25 | Pioneer Electronic Corp | 電子放出素子を用いた光電変換装置および撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2009122581A1 (ja) | 2009-10-08 |
JPWO2009122581A1 (ja) | 2011-07-28 |
US20110043128A1 (en) | 2011-02-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4893609B2 (ja) | 半導体装置とその半導体装置を備えている給電装置の駆動方法 | |
US20020053717A1 (en) | Semiconductor apparatus | |
JP2007240904A (ja) | プラズマディスプレイ装置 | |
CN109983565B (zh) | 半导体装置 | |
WO2019163478A1 (ja) | 半導体装置および電力変換装置 | |
US20100148253A1 (en) | High voltage semiconductor devices with schottky diodes | |
JP2013220016A (ja) | ハイサイド・ゲートドライバ、スイッチングチップ及び電力装置 | |
US8525291B2 (en) | Semiconductor device | |
JPH08130249A (ja) | 半導体装置 | |
US6873012B2 (en) | SOI component | |
JP2011238975A (ja) | 半導体装置とその半導体装置を備えている給電装置の駆動方法 | |
JP5124533B2 (ja) | 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置 | |
JP5060617B2 (ja) | 回路装置の駆動方法及び回路装置 | |
US20100084684A1 (en) | Insulated gate bipolar transistor | |
JPH0680832B2 (ja) | 半導体装置 | |
KR20110024705A (ko) | 모스 게이트 전력 반도체 소자 | |
JP2007081009A (ja) | 駆動回路およびデータ線ドライバ | |
JP4772318B2 (ja) | 光デバイス及びその製造方法 | |
US6441406B1 (en) | Semiconductor device | |
JP2010003889A (ja) | 半導体装置およびそれを用いたプラズマディスプレイ駆動用半導体集積回路装置およびプラズマディスプレイ装置 | |
JP2010114298A (ja) | 高耐圧半導体装置 | |
JP2006140302A (ja) | 駆動回路およびデータ線ドライバ | |
JP4193680B2 (ja) | 半導体装置 | |
JP2006094301A (ja) | 高電圧ドライバ回路 | |
JP2010177561A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120724 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120803 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |