JP5057713B2 - スイッチング素子駆動回路 - Google Patents

Description

本発明は、例えば、電力変換器の電力用のスイッチング素子を駆動するスイッチング素子駆動回路に関する。

電力用のスイッチング素子を応用した電力変換器は、スイッチング素子の大容量化・高速化に伴い、その応用範囲は着実に広がっている。このような電力用のスイッチング素子において、特に、最近応用分野を伸ばしてきたのがＭＯＳゲート型のスイッチング素子であるＩＧＢＴやＭＯＳＦＥＴである。

ＩＧＢＴやＭＯＳＦＥＴは、オン・オフ状態を自己継続しないノンラッチング型のスイッチング素子であり、サイリスタ等のラッチング型のスイッチング素子に比べて、ゲート駆動による高い制御性が可能な点が大きな利点である。このノンラッチング型のスイッチング素子は、ターンオン・ターンオフのスイッチング過渡期においても、ゲート制御によってサージ電圧やサージ電流を抑制したり、スイッチング過渡期の電流や電圧の傾きを自在に制御したりすることが可能になる。

こうしたノンラッチング型スイッチング素子の特徴を生かした応用例として、アクティブゲート駆動技術による多直列高圧変換器がある。多直列高圧変換器では、限られた耐圧の素子を多数個直列に接続することで、電力系統などの高電圧用途に用いることが可能な高圧変換器を実現するものである。多直列変換器では、直列に接続された多数個の素子間における、わずかなスイッチングタイミングのずれによって、大きな電圧分担のばらつきが生じるという問題がある。これに対する対応策がアクティブゲート駆動技術である。

アクティブゲート駆動技術として、電力用スイッチング素子の主電極間に印加される電圧を抵抗で分圧し、その分圧した電圧を電源とするとともに電力用スイッチング素子の主電極間に印加される電圧に応じてゲート電極に電流を注入するようにしたものがある（例えば、特許文献１参照）。

この特許文献１のものでは、スイッチング素子の制御入力端子であるゲート電極は、ゲート抵抗を介して電圧増幅器に接続されているとともに、制御電流源の出力にも接続されている。制御電流源の入力は電圧増幅器の出力に接続され、電圧増幅器の入力には、分圧用の抵抗によって分圧されたスイッチング素子のコレクタ・エミッタ間電圧が印加されている。そして、通常動作の状態では、電圧増幅器を介して印加されるゲート信号に従ってスイッチング素子がオン・オフ動作を行うが、スイッチング素子のターンオフ時にサージ電圧が発生した場合には、制御電流源よりの出力電流が増大する。制御電流源よりスイッチング素子のゲート端子に流入する電流によってスイッチング素子のゲート電圧が上昇し、これによってスイッチング素子のコレクタ電流は増大し、結果として、スイッチング素子のコレクタ電圧が下降する。このような動作によって、スイッチング素子のサージ電圧を抑制するものである。

また、アクティブゲート駆動技術として、ＩＧＢＴを直列に接続した電力変換器において、ＩＧＢＴのコレクタ電圧が高くなるとゲート電圧を高くし、かつ、コレクタ電圧が高くなった場合には、ＩＧＢＴの定常オン状態におけるゲート電圧よりゲート電圧を高くし、電力変換器を構成する直列接続されたＩＧＢＴに過電流が通流した際に、ＩＧＢＴ間に生じる電圧アンバランスによる過電圧によりＩＧＢＴが破壊することを防止するようにしたものがある（例えば、特許文献２）。

特許文献２のものは、このようなアクティブゲート駆動技術によって構成された多直列電力変換器において、短絡事故が発生した際の素子保護方式に関するものである。通常はゲート回路のパルス発生器によって発生したパルスを比較器を経由してＩＧＢＴのゲートに印加してＩＧＢＴをオンないしオフさせる。そして、複数のＩＧＢＴによって構成されるアームと対を成すアームにおいて短絡が発生したときに、各々のＩＧＢＴを過大な印加電圧より保護する。

複数のＩＧＢＴは同一のアームを構成するので、各々のＩＧＢＴには同一のアーム電流が流れるが、ＩＧＢＴの特性のばらつきによって、特定のＩＧＢＴに他のＩＧＢＴに比べて大きな電圧が印加される場合がある。これはＩＧＢＴの飽和電流値が他の素子に比して小さい素子に起こる。その特定のＩＧＢＴの印加電圧が所定値を超えると、分圧抵抗によって分圧された電圧の値がパルス発生器の出力電圧を上回る。比較器は、２つの入力のうちより高い電圧を出力するようになっているので、この時点より、その特定のＩＧＢＴのゲート電圧は通常のオンゲート電圧よりも高い電圧になる。ＩＧＢＴの飽和電流値はゲート電圧が高いほど大きくなるので、その特定のＩＧＢＴの飽和電流値は上昇し、それにつれてそのＩＧＢＴが分担する電圧も下がっていく。これにより、短絡時にスイッチング素子に印加される電圧は回路によって決まるある一定の値を上回ることはなくなる。

特許文献１や特許文献２の場合、スイッチング素子の主電圧をゲート駆動回路においてフィードバック制御することで、スイッチング素子の破壊を防ぐものである。こうした方式では、外部に接続された分圧回路の電圧に対して、制御回路が動作し始める電圧の設定値を決め、その設定値よりも分圧された電圧が高いときに制御を行う手法が取られている。
特開２００５−８６９４０号公報（図１参照） 特開２００３−６９４０１号公報（図１参照）

しかし、スイッチング素子を用いた電力変換器では、印加される電圧が直流電圧である場合には、印加される直流電圧が定格電圧に対していくらか高い値となることがある。このような直流電圧印加時においては保護動作が不要動作してはならないため、保護動作のための設定値は印加される直流電圧によって制限を受けることになる。つまり、アクティブゲートを用いる場合、この高い電圧よりもさらに高い電圧になったときに、初めて制御動作するように設定値を設定することになる。このため、定格電圧と比較して設定値が高い値となり、サージ電圧が発生してから制御し始めるまでの時間が長くなる。このため、時間が長くなる分、スイッチング素子で発生する損失が大きくなり、また、高い過電圧状態で制御せざるを得なくなる。

次に、短絡時の課題について説明する。通常、スイッチング素子がターンオンすると、スイッチング素子の主電極間の電圧はスイッチング素子で決まる非常に低い電圧となり分圧された電圧も０Ｖ近くになる。一方、スイッチング素子の短絡時には短絡電流およびスイッチング素子で決まる電圧が発生する。短絡電流はスイッチング素子の特性によって決まるが、定格電流の数倍から数十倍の非常に大きな電流であり、こうした大きな電流を流し続けるとスイッチング素子は短時間で破壊してしまう。このため、分圧抵抗の電圧がターンオン後でも高い場合には短絡とみなし保護動作を行う必要がある。

ここで、短絡時にスイッチング素子の主電極間に発生する電圧は、スイッチング素子が破壊するような過電圧レベルから見ると低いものである。このため、短絡時にスイッチング素子に電圧が発生しても、分圧回路で観測すると小さな変化となるので短絡検出が遅れ、スイッチング素子が破壊してしまう恐れがある。

本発明の目的は、スイッチング素子のターンオフ時に発生するサージ電圧を抑制できるとともに、早期に短絡状態を検出して短絡保護を行うことができるスイッチング素子駆動回路を提供することである。

本発明に係わるスイッチング素子駆動回路は、２つの主電極と１つの制御電極とを有するノンラッチング型スイッチング素子の前記主電極間に印加される電圧を複数個の分圧素子で分圧する分圧回路と、前記分圧回路の分圧素子のうち主電圧検出用分圧素子の分圧電圧に応じて前記制御電極に電流を注入する制御電流源と、前記スイッチング素子を制御するための制御信号に応じて前記分圧回路の前記主電圧検出用分圧素子の間の分圧比を調整する分圧比制御回路とを具備し、前記分圧比制御回路は、前記制御信号がターンオンのときは前記分圧回路の主電圧検出用分圧素子の分圧比を高くし、前記制御信号がターンオフのときは前記分圧回路の主電圧検出用分圧素子の分圧比を低くすることを特徴とする。

本発明によれば、スイッチング素子のターンオフ時に発生するサージ電圧を抑制できるとともに、早期に短絡状態を検出して短絡保護を行うことができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係わるスイッチ素子駆動回路の構成図である。スイッチング素子１１の制御電極であるゲート電極にはアクティブゲート回路１２が設けられている。アクティブゲート回路１２はスイッチング素子１１の２つの主電極間に接続され、スイッチング素子１１のコレクタ・エミッタ間電圧は分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃで分圧され、分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃのうち主電圧検出用分圧素子１４ｂ、１４ｃの分圧電圧は電圧増幅器１５で増幅されて制御電流源１６に入力される。分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃとしては、抵抗またはコンデンサが用いられる。

制御電流源１６は、主電圧検出用分圧素子１４ｂ、１４ｃの分圧電圧に応じてスイッチング素子１１の制御電極に電流を注入するものである。一方、スイッチング素子１１の制御電極には電圧増幅器１７からゲート抵抗１８を介して、スイッチング素子１１を制御するための制御信号（ゲート電圧）が入力される。

また、分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃのうち、主電圧検出用分圧素子１４ｂ、１４ｃには、並列にバイパス回路１９ｂ、１９ｃが接続され、バイパス回路１９ｂ、１９ｃをオンオフすることで、分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃの分圧比を調整する。バイパス回路１９ｂ、１９ｃのオンオフは分圧比制御回路２０により行われる。すなわち、分圧比制御回路２０は、スイッチング素子１１を制御するための制御信号に応じて分圧回路１３の分圧回路１３の分圧素子１４ａ、１４ｂ、１４ｃの分圧比を調整する。

通常動作の状態では、電圧増幅器１７を介して印加されるゲート電圧に従ってスイッチング素子１１がオン・オフ動作を行うが、スイッチング素子１１のターンオフ時にサージ電圧が発生した場合には、制御電流源１６よりの出力電流が増大する。制御電流源１６よりスイッチング素子１１のゲート端子に流入する電流によってスイッチング素子１１のゲート電圧が上昇し、これによってスイッチング素子１１のコレクタ電流は増大し、結果として、スイッチング素子１１のコレクタ電圧が下降する。このような動作によって、スイッチング素子１１のサージ電圧を抑制する。

電圧増幅器１７に入力されるスイッチング素子１１を制御するための制御信号は分圧比制御回路２０へも入力される。分圧比制御回路２０はバイパス回路１９ｂ、１９ｃに接続されており、バイパス回路１９ｂ、１９ｃは制御信号に応じてオン、オフの状態になる。

図２は本発明の第１の実施の形態における分圧回路１３の詳細図である。直列に接続された分圧素子１４ｂ、１４ｃに対し、並列にバイパス回路１９ｂ、１９ｃが配置されている。バイパス回路１９ｂ、１９ｃは、スイッチ素子２１ｂ、２１ｃとドライブ回路２２ｂ、２２ｃとから構成され、ドライブ回路２２ｂ、２２ｃによりスイッチ素子２１ｂ、２１ｃのいずれかをオンすると、スイッチ素子２１ｂ、２１ｃがオンした分圧素子１４ｂ、１４ｃは短絡され分圧比が変化する。

例えば、バイパス回路１９ｂをオンとすると分圧素子１４ｂは短絡される。このため、スイッチング素子１１の主電極間に印加される電圧は分圧素子１４ａ、１４ｃとで分圧されることになる。このため、電圧増幅器１５に入力される電圧は分圧素子１４ｃでの分圧電圧であることから、分圧素子１４ａ、１４ｂ、１４ｃで分圧していたときよりも低くなる。これにより、主電極間の電圧が同じであっても、制御電流源１６から流れる電流は小さくなる。逆に、バイパス回路１９ｂをオンからオフにすると、電圧増幅器１５の入力電圧は高くなり、制御電流源１６から注入される電流も大きいものとなる。

スイッチング素子１１のゲート（制御電極）に大きな電流が流れると、スイッチング素子１１はターンオンしようとするので過電圧は抑えられる。さらに、ゲート（制御電極）への注入電流が大きい程早くターンオンするため、分圧比を変化させることで過電圧を早期に抑えることが可能になる。

第１の実施の形態によれば、アクティブゲート回路１２の分圧回路１３の分圧比を過渡時に変化させることができるので、スイッチング素子１１の主電極間に発生する過電圧を早期に検出することが可能となり、その抑制も早期に行うことができる。また、分圧回路１３の分圧素子１４ｂ、１４ｃはバイパス回路１９ｂ、１９ｃのスイッチ素子２１ｂ、２１ｃのオンオフによりバイパスしたりバイパスを解除したりすることができるので、簡易な回路で分圧比の調整が可能となる。

（第２の実施の形態）
図３は、本発明の第２の実施の形態に係わるスイッチ素子駆動回路の構成図である。この第２の実施の形態は、第１の実施の形態に対し、分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの電圧が所定値を超えたときスイッチング素子１１のゲート電圧をクランプするためのクランプ回路２３を設け、分圧比制御回路２０は、スイッチング素子１１がターンオンした直後に分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの分圧比を高くするようにしたものである。図１と同一要素には、同一符号を付し重複する説明は省略する。

スイッチング素子１１が短絡した時には、定格電流の何倍もの電流がスイッチング素子１１に流れる。このとき、スイッチング素子１１のコレクタ・エミッタ間にはそのスイッチング素子１１の特性で決まる電圧が発生する。一方、短絡ではなく、通常通りにスイッチング素子１１がオンしたときにはコレクタ・エミッタ間には電圧は発生しない。そこで、スイッチング素子１１のゲート信号としてオン信号が入力され、かつ、スイッチング素子１１のコレクタ・エミッタ間に電圧が発生しているときには短絡と判断できるが、短絡時に発生するスイッチング素子１１のコレクタ・エミッタ間の電圧は通常の過電圧と比較すると低いものである。

そこで、第２の実施の形態では、ゲート信号としてオン信号が入力された後（ターンオン後）に分圧比を高くする。スイッチング素子１１のターンオン後の分圧比が高いので、スイッチング素子１１の短絡時に発生する電圧を高い電圧でクランプ回路２３に入力できる。これにより、短絡の発生の検出が容易となり、早期にクランプ回路２３でゲート電圧を１０Ｖ程度に抑えることが可能になる。短絡時にゲート電圧を１０Ｖ程度にクランプするとスイッチング素子１１にはスイッチング素子１１の特性で決まる電流が流れる。この電流は短絡時の電流よりも小さく、この電流が流れていてもスイッチング素子１１が破壊するようなことはない。このため、短絡からスイッチング素子１１を保護することが可能になる。

第２の実施の形態によれば、スイッチング素子１１のターンオン時に分圧比を変化させることで、早期に短絡を検出し、スイッチング素子１１を保護することが可能になる。

（第３の実施の形態）
図４は、本発明の第３の実施の形態に係わるスイッチ素子駆動回路の構成図である。この第３の実施の形態は、第１の実施の形態に対し、スイッチング素子１１がターンオフしたこと検出するためのターンオフ検出回路２４を設け、分圧比制御回路２０は、スイッチング素子１１がターンオフした後に分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの分圧比を高くするようにしたものである。図１と同一要素には、同一符号を付し重複する説明は省略する。

スイッチング素子１１を多直列にした回路では、スイッチング素子１１がターンオフした直後に特定のスイッチング素子１１が高い電圧を背負うことがある。これは、多直列となっているスイッチング素子１１がターンオフするタイミングのずれや個々のスイッチング素子１１の特性で決まる。通常、アクティブゲート回路１２を用いてサージ電圧を抑えているが、この分担電圧については抑えていない。

アクティブゲート回路１２でサージ電圧を抑えるときには、ゲート（制御電極）に電流を注入している。このとき、ゲート電圧は持ち上がり、サージ電圧が抑えられる。そして、ゲート（制御電極）に注入される電流が０よりも小さくなったとき電流の注入は終了しており、サージ電圧の抑制が終了したと判断できる。このタイミングをターンオフ検出回路２４で検出し、分圧比制御回路２０に入力する。分圧比制御回路２０は分圧比を高くする。これにより、ターンオフの過電圧発生後の過渡期に、定常電圧より１００Ｖ程度高い電圧でゲート電流が注入され、ターンオフ後の分担電圧が高くなるときには電流を注入し、分担を揃えることが可能になる。

第３の実施の形態によれば、多直列された複数のスイッチング素子１１のターンオフ後に分圧比を変化させて、ターンオフ後の過電圧発生の検出感度を高めることで、各々のスイッチング素子１１のターンオフ後の分担電圧を揃えることが可能になる。

（第４の実施の形態）
図５は、本発明の第４の実施の形態に係わるスイッチ素子駆動回路の構成図である。この第４の実施の形態は、第１の実施の形態に対し、分圧比制御回路２０は分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの電圧を入力し、分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの電圧が定格電圧より高いときは分圧回路１３の分圧素子１４ａの分圧比を低くし、分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの電圧が定格電圧より低いときは分圧回路１３の主電圧検出用分圧素子１４ｂ、１４ｃの分圧比を高くするようにしたものである。

スイッチング素子１１を用いた電力変換器では定格の直流電圧だけでなく、その電圧よりも高い直流電圧が印加されることがある。このため、通常であれば、直流電圧が印加されるだけで動作しないように、アクティブゲート回路１２の動作開始電圧をこの高い直流電圧よりも１００Ｖ程度高い電圧に設定せざるを得ない。

そこで、第４の実施の形態では、分圧回路１３の分圧素子１４ａで分圧された電圧を分圧比制御回路２０へ入力している。機器の定格電圧は固定なので、主電圧検出用分圧素子１４ｂ、１４ｃで分圧された電圧が定格電圧よりも高ければ、分圧比を低くして、より高い電圧からアクティブゲート回路１２が動作するようにする。

逆に、高い電圧から定格電圧へ戻るときには、分圧比を高くすることで、印加されている直流電圧に合わせた分圧比の調整が可能となる。これにより、定格電圧およびそれよりも高い電圧の両方で、ともに適切な分圧比に調整することができる。このため、サージ電圧が発生すると、早期にアクティブゲートが動作し、電流注入が行われるため、サージ電圧の抑制が効果的に可能となる。

第４の実施の形態によれば、スイッチング素子１１への印加電圧に応じた分圧比の調整により、スイッチング素子１１のコレクタ・エミッタ間に発生するサージ電圧の早期の抑制が可能になる。

以上述べた本発明の各々の実施の形態において、スイッチング素子１１としてはＩＧＢＴを一例として説明したが、ＩＧＢＴに限らず電圧で制御されるノンラッチング型のスイッチング素子であれば、例えばＭＯＳＦＥＴなどにも同様に適用できることは言うまでもない。

本発明の第１の実施の形態に係わるスイッチ素子駆動回路の構成図。 本発明の第１の実施の形態における分圧回路の詳細図。 本発明の第２の実施の形態に係わるスイッチ素子駆動回路の構成図。 本発明の第３の実施の形態に係わるスイッチ素子駆動回路の構成図。 本発明の第４の実施の形態に係わるスイッチ素子駆動回路の構成図。

符号の説明

１１…スイッチング素子、１２…アクティブゲート回路、１３…分圧回路、１４…分圧素子、１５…電圧増幅器、１６…制御電流源、１７…電圧増幅器、１８…ゲート抵抗、１９…バイパス回路、２０…分圧比制御回路、２１…スイッチ素子、２２…ドライブ回路、２３…クランプ回路、２４…ターンオフ検出回路

Claims (5)

1. ２つの主電極と１つの制御電極とを有するノンラッチング型スイッチング素子の前記主電極間に印加される電圧を複数個の分圧素子で分圧する分圧回路と、前記分圧回路の分圧素子のうち主電圧検出用分圧素子の分圧電圧に応じて前記制御電極に電流を注入する制御電流源と、前記スイッチング素子を制御するための制御信号に応じて前記分圧回路の前記主電圧検出用分圧素子の間の分圧比を調整する分圧比制御回路とを具備し、前記分圧比制御回路は、前記制御信号がターンオンのときは前記分圧回路の主電圧検出用分圧素子の分圧比を高くし、前記制御信号がターンオフのときは前記分圧回路の主電圧検出用分圧素子の分圧比を低くすることを特徴とするスイッチング素子駆動回路。
2. 前記制御信号がターンオンのときに、前記分圧回路の主電圧検出用分圧素子の電圧が所定値を超えたときは前記スイッチング素子のゲート電圧をクランプするためのクランプ回路を設けたことを特徴とする請求項１記載のスイッチング素子駆動回路。
3. 前記制御信号がターンオフのときに、サージ電圧の抑制が終了し前記スイッチング素子がターンオフしたことを検出するためのターンオフ検出回路を設け、前記分圧比制御回路は、前記スイッチング素子がターンオフした後に前記分圧回路の主電圧検出用分圧素子の分圧比を高くすることを特徴とする請求項１記載のスイッチング素子駆動回路。
4. 前記分圧比制御回路は、前記分圧回路の主電圧検出用分圧素子の電圧が定格電圧より高いときは前記分圧回路の主電圧検出用分圧素子の分圧比を低くし、前記分圧回路の主電圧検出用分圧素子の電圧が定格電圧より低いときは前記分圧回路の主電圧検出用分圧素子の分圧比を高くすることを特徴とする請求項１記載のスイッチング素子駆動回路。
5. 前記分圧回路の主電圧検出用分圧素子に並列に、分圧比調整の際に前記分圧素子をバイパスするためのバイパス回路を接続したことを特徴とする請求項１乃至４のいずれか１項記載のスイッチング素子駆動回路。

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