JP5039557B2 - シリコン−オン−インシュレータの半導体デバイスを形成する方法 - Google Patents

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Description

概して、本発明は半導体装置と半導体装置を製造する方法とに関連し、より詳細には、シリコン−オン−インシュレータ（ＳＯＩ）技術を含む改良された半導体装置に関連する。
半導体業界で継続して行われている研究の重要な目的の１つは、半導体装置の電力消費を下げる一方で半導体の性能を向上させることである。酸化金属半導体電界効果トランジスタ（MOSFET）などのプレーナトランジスタは、高密度の集積回路での使用にとりわけ適している。MOSFETとその他の装置の寸法が小さくなると、装置のソース／ドレイン領域、チャネル領域、および、ゲート電極も同様に小さくなる。
チャネル長の短い、これまでにないほど小さなプレーナトランジスタを設計するには、非常に浅いソース／ドレイン接合を提供する必要がある。チャネルに注入されたドーパントが横方向に拡散しないようにするために浅い接合が必要である。その理由は、そのような拡散が漏れ電流をもたらし、ブレークダウンパフォーマンスを低下させるという点で不都合であるからである。一般的に、短チャネルデバイスにおいて許容されるパフォーマンスに必要とされるのは、厚さが１０００Å以下のオーダーの浅いソース／ドレイン接合である。
シリコン−オン−インシュレータ（ＳＯＩ）技術により、高速で浅い接合のデバイスを形成することができる。加えて、ＳＯＩデバイスは、寄生接合容量を減らすことで性能を向上する。
ＳＯＩ基板では、単一の結晶性シリコン上に、シリコン酸化物から作られた埋込み酸化（BOX:Buried Oxide）膜が形成され、その上には単一の結晶性シリコン薄膜が形成される。そのようなＳＯＩ基板を製造する様々な手法が良く知られている。
そのような方法の１つとして、サイモックス（SIMOX:Separation-by-implanted Oxigen）が挙げられる。この方法において、が単一の結晶性シリコン基板に酸素をイオン注入して埋め込み酸化（ＢＯＸ）膜を形成する。
ＳＯＩ基板を形成する別の方法としては、ウェハボンディングが挙げられる。この方法において、シリコン酸化物の表面層を有する２つの半導体基板をシリコン酸化物の表面で張り合わせ、この２つの半導体基板の間にＢＯＸ層を形成する。
別のＳＯＩ技術としてはスマートカット（Smart Cut：登録商標）技術が挙げられる。この技術でも酸化物層を介して第１と第２半導体基板とを張り合わせる。このスマートカット（登録商標）法では、基板を張り合わせる前に、第１半導体基板に水素イオン注入がなされる。次に、水素イオン注入により、水素イオン注入された半導体基板は、張り合わせられた基板から離れることができ、これにより、第２半導体基板の表面にシリコンが結合した薄い層が残る。
従来の＜１００＞方位ではなく＜１１０＞結晶方位を有するシリコン上にＰ型MOSFET（PMOSFET）を製造することで、半導体デバイスの性能をさらに５０％以上高めることができる。しかし、＜１００＞方位のシリコン上に形成されたNMOSFETと比べると、＜１１０＞方位のシリコン上に形成されたＮ型MOSFET（NMOSFET）の性能は低下するおそれがある。
半導体デバイスの性能は、非常に薄いシリコン膜、例えば、約３０ｎｍ以下の膜上に完全空乏型MOSFETを製造することでも高めることができる。完全空乏型MOSFETにより漏れ電流が減らされる。また、このMOSFETは高性能デバイスにとっては望ましいものである。しかし、ｈａｌｏイオンの投与量調整といった従来の方法で完全空乏型MOSFETのしきい電圧を変更することは難しい。しきい電圧の高いデバイスおよび低いデバイスを生成するためには、MOSFETのしきい電圧を変更することが望ましい。しきい電圧の範囲の異なるMOSFETを備えた半導体デバイスは、チップの電力消費を削減する。
ここでいう半導体デバイスという用語は、具体的に開示された実施形態に限定するものではない。また、ここでいう半導体デバイスとは、フリップチップ、フリップチップ／パッケージアセンブリ、トランジスタ、コンデンサ、マイクロプロセッサ、ランダムアクセスメモリなどの、非常に様々な電子デバイスを含む。概して、半導体装置は、半導体を含むいずれの電子デバイスを含む。
半導体装置技術において、完全空乏型MOSFET技術およびＳＯＩ技術の改良されたパフォーマンスを組み合わせた装置が求められている。半導体装置技術において、同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETおよびＳＯＩ技術の改良されたパフォーマンスの改善を組み合わせた装置が求められている。加えて、この業界において、ＳＯＩ技術、完全空乏型MOSFET技術、および同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを組み合わせた半導体装置を提供することが求められている。
さらに、この業界において、ＳＯＩ技術および完全空乏化MOSFET技術を含む半導体装置を形成する方法が本技術に求められている。さらに、ＳＯＩ技術および同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを形成する方法が求められている。さらに、ＳＯＩ技術、完全空乏型MOSFET技術、および、同一基板上に形成された異なる結晶方位を有するシリコン上に形成されたMOSFETを形成する方法が求められている。
本発明の特定の実施形態によって、これらの、およびその他の必要性が満たされ、ある実施形態では、第１の結晶方位を有する基板と、その基板を覆う絶縁層を含む半導体装置が提供される。複数のシリコン層が絶縁層を覆って形成される。第１シリコン層は、第１の結晶方位を有するシリコンを含み、第２シリコン層は、第２の結晶方位を有するシリコンを含む。
本発明のある実施形態においては、これらの、およびその他の必要性がさらに満たされ、またある実施形態では、基板と、その基板を覆うシリコン層および基板とシリコン層との間に設けられた第１絶縁層を含むシリコン−オン−インシュレータ構造を提供するステップを含む、半導体装置を形成する方法が提供される。シリコン層および第１絶縁層の一部を取り除くことにより、基板層の一部をさらすようにシリコン−オン−インシュレータ構造の第１領域に開口部が形成される。選択的エピタキシャルシリコンがこの開口部において成長される。第２絶縁層が第１領域の開口部において成長されたシリコンに形成され、開口部において成長されたシリコンと基板との間に絶縁層を提供する。
本発明は、改善された電気的特徴を備えた、改良された高速半導体装置の必要性に対応するものである。本発明のこれまでに述べた特徴およびその他の特徴、態様、利点は、添付の図面と併せて、以下に記載する本発明の詳細な説明において明らかになるであろう。
本発明により、ＳＯＩおよび完全空乏型MOSFET技術、および／あるいは、同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETの利点を備えた、改良された高速の半導体デバイスを製造することができる。更に、本発明によれば、完全空乏型技術、及び／又は、異なる結晶方位を有するシリコン上に形成されたPMOSFETによって、より高速な半導体デバイスが提供され、かつ、ＳＯＩ技術の利点により寄生接合容量が小さくなる。
以下、本発明を、添付の図面に示した半導体デバイスの形成と併せて以下に記載する。しかし、請求の範囲に記載されている発明は図面に示された特定のデバイスの形成に限定されるものではないことから、これは単なる例示的なものに過ぎない。
まず、共通のＳＯＩ基板上に完全空乏型MOSFETと一部空乏型MOSFETを有する半導体デバイスを形成する方法がまず説明する。シリコン層１６および基板１２を覆う絶縁層１４がＳＯＩ構造１０にＳＯＩ構造に提供される。
基板１２は、典型的にはシリコンウェハである。絶縁層１４は埋め込み酸化物（ＢＯＸ）層である。図１に示しているように、ＳＯＩ構造１０は、SIMOX、スマートカット（登録商標）、あるいはウェハボンディング技術などの従来の技術によって形成され得る。他の形態では、ＳＯＩウェハは、Ｉｂｉｓテクノロジー社などの商業的供給源から入手可能である。本発明のある実施形態では、シリコンウェハ層１６の層厚は約３０ｎｍ以下であり、そのために、完全空乏型ＳＯＩデバイスの製造が可能になる。本発明のある実施形態では、ＢＯＸ層１４の層厚は約５０ｎｍ〜約４００ｎｍである。本発明のある実施形態では、ＢＯＸ層１４の層厚は約２００ｎｍ〜約３００ｎｍである。
図２に示しているように、シリコン層１６上には酸化物層１８が形成される。この酸化物層１８は、化学蒸着法（ＣＶＤ）などによって蒸着され、シリコン層１６の上面は熱酸化され得る。続いて、この酸化物層１８上に窒化シリコン膜２０が蒸着される。本発明のある実施形態では、この酸化物層１８の層厚は、約５ｎｍ〜約１００ｎｍである。本発明のある実施形態では、酸化物層１８の層厚は約２０ｎｍである。窒化物層２０の層厚は約５０ｎｍ〜約３００ｎｍである。本発明のある実施形態では、窒化物層２０の層厚は約１００ｎｍである。
続いて、図３に示しているように、ＳＯＩ構造１０に開口部２２が形成される。本発明のある実施形態では、開口部２２は従来のフォトグラフィ技術およびエッチング技術によって形成され、これにより、基板１２の上面２４がさらされる。従来のフォトリソグラフィ技術およびエッチング技術において、ＳＯＩ構造１０上にレジスト層が形成され、レジスト層のマスキングおよびパターニングが行われ、ＳＯＩ構造１０を異方性エッチングして窒化物シリコン層２０、酸化物層１８、シリコン層１６、およびＢＯＸ層１４の一部を取り除き、基板１２の上面がさらされる。続いて、図３に示すようなＳＯＩ構造１０を供給するために、フォトレジストがストリッピングされる。従来の異方性エッチング技術としては、プラズマエッチングおよび反応性イオンエッチングが挙げられる。他の形態では、様々な層を最適にエッチングする周知の様々なプラズマを使用して、異方性エッチングを一連のプラズマエッチングステップにおいて実行することができる。
続いて、図４に例示しているように、ＳＯＩ構造１０上に窒化シリコン層２６が蒸着される。本発明のある実施形態では、窒化シリコン層２６は、従来の蒸着技術、例えばＣＶＤなどによって、約１０ｎｍ〜約１００ｎｍの厚さに蒸着される。次に、図５に示しているように、窒化シリコン層２６は異方性エッチングされ、開口部２２を画定する自己整合のサイドウォールスペーサを形成する。
図６に示すように、シリコン基板１２上では選択的エピタキシャルシリコン層３０が成長され、この層３０は開口部２２の上部を越えて延びる。このエピタキシャルシリコン層３０は、シリコン基板１２と同じ結晶方位を有する。図７に示すように、選択的エピタキシャルシリコンの成長後、従来の化学機械研磨（ＣＭＰ）技術を使用してこのエピタキシャルシリコン層３０が研磨される。これにより、このエピタキシャルシリコン層３０は、第２窒化シリコン層２０の上面３２と実質的に同一平面上となる。
ＳＯＩ構造１０の第１領域３１と第２領域３３とは、従来のシャロートレンチアイソレーション（ＳＴＩ）技術を使用して互いに分離される。図８に示すように、トレンチ３４はＳＯＩ構造１０に形成され、シリコン基板１２の表面３７をさらしている。トレンチ３４は、図８に例示しているように、ＳＯＩ構造１０上にフォトレジストを蒸着し、フォトレジストを選択的にさらしてパターニングし、異方性エッチングし、残ったフォトレジストを除去してトレンチ３４を形成する従来のフォトリソグラフィ技術およびエッチング技術によって形成される。トレンチ３４は、窒化物サイドウォール２８の周りに配置され、これにより異方性エッチングが行われると、窒化物サイドウォール２８は構造１０から取り除かれる。
続いて、図９に示すように、トレンチ３４は従来のＣＶＤプロセスによって適切な絶縁材料３６で充填される。適切な絶縁材料３６としては、窒化シリコンおよび酸化シリコンが挙げられる。本発明のある実施形態では、トレンチ３４は酸化シリコン３６で充填され、第１領域３１と第２領域３３とを分離する。酸化シリコンでトレンチ領域３４を充填する従来の方法の一部として、
（ａ）テトラエチルオルトシリケート(tetraethylorthosilicate)低圧化学蒸着（TEOSLPCVD）、
（ｂ）非表面感受性TEOSオゾン大気圧化学蒸着法あるいは準大気圧化学蒸着法（APCVDあるいはSACVD）
（ｃ）シラン酸化高密度プラズマＣＶＤ
が挙げられる。
酸化シリコン３６でトレンチ３４を充填する前に、熱酸化物ライナー（図示せず）は、構造１０を約９５０℃〜約１１００℃の酸素雰囲気にさらすことにより、トレンチ３４のウォール３５沿いに従来通り成長する。続いて、構造１０はＣＭＰによって平坦化され、トレンチ３４上に延びている酸化物３６が取り除かれる。平坦化後、続いて、図１０に示しているように、窒化物層２０と酸化物層とを取り除く。窒化物層２０と酸化物層１８とは典型的にウェットエッチングで取り除かれる。従来のように、窒化シリコンをエッチングするために熱いリン酸を使用し、あるいは、酸化シリコン層を取り除くためにフッ化水素酸あるいはフッ化水素とフッ化アンモニウム（バッファ酸化物エッチング)の混合物を使用する。結果として得られる構造１０において、図１０に例示しているように、第２領域３３におけるシリコン層１６は、シリコン層３０から分離される。
続いて、図１１Aに示すように、絶縁ＢＯＸ層４０がSIMOXプロセスにより形成される。このSIMOXプロセスにおいて、酸素イオン３８は構造１０に注入される。本発明のある実施形態では、酸素イオン３８は、約７０ｋｅＶ〜約２００ｋｅＶの範囲のエネルギーで、約１．０×１０１７ｃｍ−２〜約１．０×１０１８ｃｍ−２の範囲の投与量で構造１０に注入される。注入後、構造１０は、約１２５０℃〜約１４００℃の範囲の温度で約４〜約６時間アニーリングされる。本発明の他の実施形態では、図１１Ｂに示すように、従来の蒸着、フォトリソグラフィ、およびエッチング技術を使用して硬い酸化膜マスク４２が第２領域３３上に形成され、第１領域３１において酸素イオン３８が注入される間のダメージから第２領域３３を保護する。本発明のある実施形態では、第１領域３１の下の絶縁層４０は、第２領域３３の下の絶縁層１４よりも層厚が薄い。
図１２に例示しているように、完全空乏型MOSFET５２および一部空乏型MOSFET５４がＳＯＩ構造１０上に形成される。ゲート酸化物層４４およびゲート電極層４６は、この構造１０上に形成される。本発明のある実施形態では、ゲート電極層４６はポリシリコンを含み、約１００ｎｍ〜約３００ｎｍの層厚に形成される。ゲート酸化物層４４は典型的に、約１０Å〜約１００Åの層厚に形成される。ゲート酸化物層４４とゲート電極層４６とは、従来のフォトリソグラフィおよびエッチング技術によってパターニングされる。
ソースおよびドレイン延長部４８は、従来のイオン注入技術により形成される。このソースおよびドレイン拡張部４８に注入されるドーパントの種類は、デバイスがNMOSFETであるか、あるいはPMOSFETであるかに応じて決まる。例えば、トランジスタがNMOSFETであれば、このソースおよびドレイン拡張部４８にはＮ型ドーパントが注入される。本発明のある実施形態では、ヒ素などのＮ型ドーパントが、約１×１０１４ions/cm２〜約２×１０１５ions/cm２の注入量で、約０．５ｋｅＶ〜約５ｋｅＶの注入エネルギーでソースおよびドレイン拡張部４８に注入される。トランジスタがPMOSFETであれば、このソースおよびドレイン拡張部４８にＰ型ドーパントが注入される。本発明のある実施形態では、二フッ化ホウ素（ＢＦ２）などのＰ型ドーパントが、約１×１０１４ions/cm２〜約１×１０１５ions/cm２の注入量で、約０．５ｋｅＶ〜約５ｋｅＶの注入エネルギーでソースおよびドレイン拡張部４８に注入される。
一部空乏型MOSFET５４のソースおよびドレイン領域４７に隣接して、チャネル領域４９にｈａｌｏイオン注入５０が形成される。このｈａｌｏイオン注入５０は、ソースおよびドレイン領域４７とは逆の導電型のドーパントで形成される。本発明のある実施形態では、このｈａｌｏイオン注入５０は、傾斜インプラントによって形成され得る。本発明のある実施形態では、このｈａｌｏイオン注入を約８×１０１２ions/cm２〜約５×１０１３ions/cm−２の注入量で、約７ｋｅＶ〜約５０ｋｅＶの注入エネルギーで形成することができる。Ｈａｌｏイオン注入５０は、チャネル領域４９においてソースおよびドレイン領域が合併するのを妨げる。一部空乏型MOSFET５４のしきい電圧は、ｈａｌｏイオン投与量を調整することにより変更することができる。
続いて、高濃度にドープされたソースおよびドレイン領域４７の一部分５１が形成される。図１３に示しているように、サイドウォールスペーサ５６は、窒化シリコンあるいは酸化シリコンを含む絶縁材料からなる層の蒸着などの従来の方法によってゲート電極４６を取り囲んで形成され、続いて、異方性エッチングが行われてサイドウォールスペーサが形成される。本発明のある実施形態では、トランジスタがNMOSFETであれば、高濃度にドープされた領域５１には、約１×１０１５ions/cm２〜約４×１０１５ions/cm２の注入量で、約２０ｋｅＶ〜約５０ｋｅＶの注入エネルギーでヒ素が注入される。トランジスタがPMOSFETであれば、高濃度にドープされた領域５１には、約１×１０１５ions/cm２〜約４×１０１５ions/cm２の注入量で、約２ｋｅＶ〜約１０ｋｅＶの注入エネルギーでホウ素が注入される。
図１４に示しているように、本発明のある実施形態では、ドープされた選択的エピタキシーによって、ソースおよびドレイン領域４７上に***したソースおよびドレイン領域６０が形成される。本発明のある実施形態では、ドープしたエピタキシャル層は、ソースおよびドレイン領域４７上に、約３００Å〜約１０００Åの層厚に成長される。ドープされた選択的エピタキシーは、水素キャリアガス中で、ドーパントガスとモノシラン（ＳｉＨ４）とを含む混合ガスを用いて実行される。このＳｉＨ４／ドーパントガスの混合物にＨＣｌガスを加えてもよい。このエピタキシャル層は、約１トルから約７００トルの圧力で、約６５０℃〜約９００℃の温度で形成される。
本発明の他の実施形態では、選択エピタキシーによってソースおよびドレイン領域４７上に***したシリコン層（図示せず）が成長される。この***したシリコン層は、以下で本文に記載しているように金属シリサイドコンタクトが形成されたときにに、***したシリコン層全体により消費される厚さにまで成長される。***したシリコン層全体が消費されることから、この***したシリコン層にドーパントを注入する必要はない。
続いて、この***したソースおよびドレイン領域６０に金属シリサイドコンタクト６４が形成され、ゲート電極４６上に金属シリサイドコンタクト６２が形成される。金属シリサイドコンタクトを形成する従来の技術としては、ニッケル、コバルト、あるいはチタンなどの金属層を蒸着する技術を含む。金属シリサイドコンタクト６２、６４は、金属層を熱し、それを***したソースおよびドレイン領域６０およびゲート電極４６の下のシリコンと反応させることで形成される。金属シリサイドコンタクト６０、６２の形成後、金属シリサイドを形成するために反応しなかった金属層はエッチングによって取り除かれる。この***したソースおよびドレイン領域６０は、完全空乏型MOSFET５２のソースおよびドレイン領域４７において必要である。その理由は、薄い完全空乏型MOSFET５２のソースおよびドレイン領域４７には、十分に厚みのある金属シリサイドコンタクト６４に対応するだけの十分なスペースがないからである。
本発明の別の実施形態では、図１５に例示しているように、ＳＯＩ構造７０が提供される。このＳＯＩ構造７０は、第１の結晶方位を有するシリコンを備えた基板７２と、絶縁ＢＯＸ層７４と、第２の結晶方位を有するシリコンを備えたシリコン層と、を備えている。このシリコン基板とは結晶方位の異なるシリコン層を備えたＳＯＩウェハは、ハイブリッド配向ウェハ(hybrid orientation wafer)として周知である。
本発明のある実施形態では、ＳＯＩ構造７０は、＜１００＞結晶方位を有するシリコン基板７２と、＜１１０＞結晶方位を有するシリコン層とを含む。本発明の他の実施形態では、基板７２は＜１１０＞結晶方位を有するシリコンを含み、一方でシリコン層７６は＜１００＞結晶方位を有するシリコンを含む。ハイブリッド基板はウェハボンディング技術によって準備することができる。この技術において、＜１００＞結晶方位を有する第１のシリコン基板が＜１１０＞結晶方位を有するシリコン基板に結合される。本発明のある実施形態では、シリコン層７６は約３０ｎｍ〜約１００ｎｍの層厚に、ＢＯＸ層７４は約２００ｎｍ〜約３００ｎｍの範囲の層厚に形成される。
本発明は異なる結晶方位を有するシリコン層に限定されることはない。異なる結晶方位とは、＜１００＞および＜１１０＞方位である。当業者にとっては明らかなように、本発明は＜１１１＞および＜３１１＞方位を含めて、任意の２つのシリコン結晶方位に適用できる。加えて、上述した方位のいずれかに向けられた結晶面が本発明の範囲内に含まれる。
続いて、図１６に例示しているように、酸化物層７８および窒化シリコン層８０は、既に記載したように、シリコン層７６上に形成される。図１７に示しているように、ＳＯＩ構造７０上に開口部８２が形成され、シリコン基板７２の上面８４をさらす。この開口部８２は、既に記載したように、従来のフォトリソグラフィおよびエッチング技術によって形成される。
図１８に例示しているように、ＳＯＩ構造７０上に第２窒化シリコン層８６が蒸着される。続いて、この第２窒化シリコン層８６は異方性エッチングされ、開口部８２にサイドウォールスペーサを形成する。続いて、シリコン基板７２の上部に選択エピタキシャルシリコン層９０が成長され、それが開口部８０上に延びる。このエピタキシャルシリコン層９０は、シリコン基板７２と同じ結晶方位を有する。続いて、ＣＭＰ技術を使用してＳＯＩ構造７０が平坦化され、その結果、図２１に例示しているように、エピタキシャルシリコン層９０は第２窒化シリコン層８０の上面９２と実質的に同一平面上になる。
図２２に例示しているように、ＳＯＩ構造７０にトレンチ９４が形成され、シリコン基板７２の上面９５をさらす。このトレンチ９４は、ＳＯＩ構造７０の第１領域９１から第２領域９３を分離するように形成される。トレンチ９４が形成されて、その後、既に説明したように、従来のＳＴＩ技術に従う適切な絶縁材料で充填される。トレンチ９４は、トレンチ９４を形成する間にサイドウォールスペーサ８８を取り除くことができるように配置される。続いて、トレンチ９４は、図２３に例示しているように、酸化シリコンなどの適切な絶縁材料９６で充填される。続いて、図２４に示しているように、蒸着されたシリコン層９６は、ＣＭＰ技術を使用して平坦化され、第２窒化シリコン層８０と酸化物層７８とは既述したように適切なエッチング液を使用して取り除かれて、平坦化された構造７０が提供される。
既述のように、酸素イオン９８が構造７０に注入され、図２５Ａに示しているように、絶縁ＢＯＸ層１００が形成される。本発明の別の実施形態では、酸化シリコンあるいは窒化シリコンのハードマスク１０２は酸素イオン９８を第１領域９１に注入する間のダメージから第２領域９３を保護する。続いて、構造７０が熱アニールされる。SIMOXプロセスの結果、結果として得られる図２５Ａおよび２５Ｂの構造７０は、シリコン−オン−インシュレータ構造で第１領域９１および第２領域９３を含み、この構造において、第１領域９１と第２領域９３とは結晶方位の異なるシリコンを含む。本発明のある実施形態では、第１領域９１の下の絶縁層１００は、第２領域９３の下の絶縁層７４よりも層厚が薄い。
続いて、シリコンの結晶方位が異なる複数のＳＯＩ MOSFETを含む構造７０が形成される。図２６に例示しているように、第１結晶方位を有するシリコン層９０を備えた第１領域９１および第２結晶方位を有するシリコンを備えた第２領域９３上に、ゲート電極１０６とゲート酸化物層１０４とが形成される。ソースおよびドレイン拡張部１０８は、イオン注入技術によりソースおよびドレイン領域１０７に形成され、ｈａｌｏイオン注入１１０は任意にチャネル領域１１５に形成される。第１および第２MOSFET１１２、１１４のしきい電圧は、ｈａｌｏイオン注入量を調整することで変更できる。
図２７に示すように、ゲートサイドウォールスペーサ１１６は、酸化シリコンあるいは窒化シリコンなどの絶縁材料を基板７０上に蒸着し、続いて異方性エッチングすることでゲート電極１０６に形成される。イオン注入などの従来の技術によって、ソースおよびドレイン領域１０７に高濃度にドープされた領域１１１が形成される。既述のように、ＰＭＰＳＦＥＴはＰ型ドーパントをソースおよびドレイン領域１０７に注入することによって形成され、NMOSFETはＮ型ドーパントをソースおよびドレイン領域１０７に注入することによって形成される。PMOSFETのパフォーマンスは、＜１１０＞結晶方位を有するシリコン上にPMOSFETを製造することで非常に向上することから、＜１１０＞結晶方位シリコンを含むシリコン層は、ソースおよびドレイン領域１０７においてＰ型ドーパントでドープされる。＜１００＞結晶方位シリコンを含むシリコン層は、Ｎ型ドーパントでドープされてNMOSFETを形成する。
続いて、構造７０上に金属層が蒸着される。この構造が熱せられ、この金属層をソースおよびドレイン領域１０７およびゲート電極１０６の下のシリコンと反応させて、図２８に示しているように、ソースおよびドレイン領域１０７に、および、ゲート電極１０６上に金属シリサイドコンコンタクト１２０、１２２を形成する。
本発明のある実施形態では、図２９に例示しているように、第１の結晶方位を有するシリコン基板１３２と、ＢＯＸ層１３４と、第２結晶方位を有するシリコン層１３６を含むＳＯＩ構造１３０が提供される。ＳＯＩ構造１３０は、図２から図１４に説明したステップに従って処理され、第１結晶方位を有するシリコン層１３６を含む、一部空乏型MOSFET１３８と、ＢＯＸ層１４２を覆う第２結晶方位１４８を有するシリコン層１３６を含む完全空乏型MOSFET１４０とが提供される。本発明の別の実施形態では、図１１Ｂに関連して既に説明したように、ＢＯＸ層１４２は、完全空乏型MOSFET１４０の下には延びない。
この開示で例示した実施形態は例示のみを目的とする。これらの実施形態は請求の範囲を限定することを意図しない。当業者にとっては明らかであるように、この即席の開示は、本明細書に特に例示されていない各種の実施形態を包含するものである。
同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に一部空乏型MOSFETと完全空乏型のMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを備えたＳＯＩ半導体デバイスの形成を示した説明図。 シリコン基板はシリコン−オン−インシュレータシリコン層とは異なる結晶方位のシリコンを含む、シリコン−オン−インシュレータ構造の説明図。 シリコン−オン−インシュレータ技術、完全空乏型MOSFET技術、および、同一基板上に異なる結晶方位を有するシリコン上に形成されたMOSFETを含む半導体デバイスの説明図。

Claims (13)

  1. シリコン−オン−インシュレータ構造を提供するステップを含み、前記構造は基板、前記基板を覆うシリコン層と、前記基板とシリコン層との間に設けられた第１絶縁層とを含むものであり、
    前記シリコン−オン−インシュレータ構造の第１領域に、前記シリコン層と前記第１絶縁層の一部を取り除くことによって開口部を形成し、前記基板層の一部をさらすステップと、
    前記開口部にエピタキシャルシリコンを選択的に成長させるステップと、
    前記第１領域の前記開口部に成長した前記シリコンに第２絶縁層を形成し、前記開口部に成長したシリコンと基板との間に絶縁層を提供するステップと、を含み、前記第１領域における前記第２絶縁層の層厚は、前記構造の第２領域における前記第１絶縁層の層厚よりも薄いものであって、
    前記第１領域に一部空乏型MOSFETを形成し、前記第２領域に完全空乏型MOSFETを形成するステップと、前記シリコン層を覆う***したソースおよびドレイン領域を形成するステップと、を含む、半導体デバイスを形成する方法。
  2. 前記第２絶縁層を形成するステップは、前記蒸着したシリコンに酸素イオンを注入するステップを含む、請求項１記載の方法。
  3. 前記開口部のサイドウォールに絶縁サイドウォールスペーサを形成するステップをさらに含む、請求項１記載の方法。
  4. 前記第１領域を前記第２領域から絶縁するように、前記構造中に絶縁領域を形成するステップをさらに含む、請求項３記載の方法。
  5. 前記絶縁領域を形成するステップは、前記絶縁サイドウォールスペーサを取り除くステップを含む、請求項４記載の方法。
  6. 前記構造は、前記第１領域から離間された第２領域を含み、前記第１領域において前記第２絶縁層を覆う前記シリコン層は、第１の結晶方位を有するシリコンと、前記第２領域において前記第１絶縁層を覆う前記シリコン層は、第２結晶方位を有するシリコンを含む、請求項１に記載の方法。
  7. 前記基板は前記第１結晶方位を有するシリコンを含む、請求項６に記載の方法。
  8. 前記第１結晶方位および前記第２結晶方位は、＜１００＞、＜１１０＞、＜１１１＞、＜３１１＞からなるシリコン結晶方位群と、これらの方位に向けられた結晶面から選択される、請求項７に記載の方法。
  9. 前記第１結晶方位を有する前記シリコンの結晶方位は＜１００＞であり、前記第２結晶方位を有するシリコンの結晶方位は＜１１０＞である、請求項７記載の方法。
  10. 前記第１領域にNMOSFETを形成し、前記第２領域にPMOSFETを形成するステップをさらに含む、請求項９記載の方法。
  11. 前記***したソースおよびドレイン領域は、ドープした選択的エピタキシーによって成長される、請求項１記載の方法。
  12. 前記***したソースおよびドレイン領域にシリサイドコンタクトを形成するステップをさらに含む、請求項１記載の方法。
  13. 前記一部空乏型MOSFETにハロ注入を形成するステップをさらに含む、請求項１記載の方法。
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