CN101044621A - 具有不同晶向硅层的绝缘体上硅半导体装置以及形成该绝缘体上硅半导体装置的方法 - Google Patents
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Abstract
本发明提供一种包括具有第一晶向的衬底及在衬底上的绝缘层的半导体装置。在绝缘层上形成多个硅层。第一硅层包括具有第一晶向的硅而第二硅层包括具有第二晶向的硅。此外，本发明又提供一种方法以形成设有包括其上具有硅层的衬底及插置在衬底与硅层间的第一绝缘层的绝缘体上硅结构的半导体装置。通过移除硅层及第一绝缘层的一部分以曝露出衬底层的一部分而在绝缘体上硅结构的第一区域形成开孔。在此开孔中生长选择性外延硅。在生长于开孔中的硅中形成第二绝缘层以在开孔中生长的硅与衬底之间设置绝缘层。
Description
技术领域
本发明是有关半导体装置及制造半导体装置的方法，尤其有关包括绝缘体上硅(silicon-on-insulator，SOI)技术的改良半导体装置。
背景技术
半导体产业进行研究的重要目标为提升半导体性能同时降低半导体装置的电源消耗。平面晶体管，如金属氧化物半导体场效晶体管(MOSFETs)特别适合使用于高密度集成电路。当MOSFET及其它装置的大小(size)减小时，装置的源极/漏极区域、沟道区域、及栅极电极(gate electrode)的尺寸(dimension)亦减小。
具有短沟道长度又更小的平面晶体管设计使得其需设置非常浅的源极/漏极接合(shallow source/drain junction)。浅接合为必要以避免植入的掺杂剂侧向扩散(lateral diffusion)至沟道中，因为该种扩散会不利地导致漏电流及不良的耐破坏性能。对短沟道装置的可接受的性能而言，通常需要具有1000或更小等级的厚度的浅源极/漏极接合。
绝缘体上硅(SOI)技术可促成高速、浅-接合装置。此外，SOI装置通过减少寄生接合电容而改良性能。
在SOI衬底中，在单晶硅上形成由氧化硅所制成的包埋氧化物(buried oxide，BOX)膜，且在其上形成单晶硅薄膜。制造该种SOI衬底的各种方法为已知者。该种方法之一为通过-植入氧-分离(Separation-by-lmplanted Oxygen，SIMOX)，其中氧为植入单晶硅衬底中以形成包埋氧化物(BOX)膜的离子。
形成SOI衬底的另一种方法为晶圆结合，其中具有硅氧化物表面层的两个半导体衬底在硅氧化物表面结合在一起以在两个半导体衬底之间形成BOX层。
另一SOI技术为Smart Cut，其亦涵盖经由氧化物层结合第一与第二半导体衬底。在Smart Cut方法中，在结合之前先以氢离子植入第一半导体衬底。此后续的氢离子的植入使已植入氢离子的半导体衬底从黏接的衬底组分离而留一层薄硅层黏接于第二半导体衬底表面。
半导体装置性能可通过在具有<110>晶向的硅上，而非习知之<100>晶向的硅上，制造P-型MOSFET(PMOSFET)而进一步提升50％或更多。然而，与在具有<100>晶向的硅上所形成的NMOSFET相较下，在<110>硅上所形成的N-型MOSFET(NMOSFET)的性能可较劣。
半导体装置性能亦可通过在非常薄的硅膜，如具有约30nm或更小厚度的膜上制造完全耗尽(depleted)的MOSFET而予以提升。完全耗尽的MOSFET提供减少的漏电流而为高性能装置所希望者。然而，难以利用习知技术，如调整环状植入剂量(halo dose)变更完全耗尽的MOSFET极限电压(threshold voltage)。希望变更MOSFET的极限电压以产出高及低的极限电压装置。包括具有不同极限电压范围的MOSFET的半导体装置减少芯片的电源消耗。
本文中所用「半导体装置(semiconductor devices)」一词并不局限于特定揭露之实例。本文中所用半导体装置包含覆晶、覆晶/封装组件、晶体管、电容器、微处理器、随机存取存储器等各式各样的电子装置。一般而言，半导体装置是指包括半导体的任何电子装置。
发明内容
半导体装置技术领域存在着结合SOI技术与完全耗尽MOSFET技术的性能改良装置的需求。半导体装置技术领域存在着结合SOI技术与在相同衬底上于具有不同晶向硅上形成MOSFET的性能改良装置的需求。此外，在此技术领域存在着提供一种组合SOI技术、完全耗尽MOSFET技术、与在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的需求。再者，在此技术领域存在着形成包括SOI技术与完全耗尽MOSFET技术的半导体装置的方法的需求。在此技术领域亦存在着形成包括SOI技术与在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的方法的需求。再者，在此技术领域存在着形成包括SOI技术、完全耗尽MOSFET技术、与在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的方法的需求。
本发明的某些实例符合此等及其它需求，该实例提供包括具有第一晶向的衬底及在衬底上的绝缘层的半导体装置。在绝缘层上形成多个硅层。第一硅层包括具有第一晶向的硅而第二硅层包括具有第二晶向的硅。
本发明的某些实例进一步符合此等及其它需求，该实例提供一种形成半导体装置的方法，包括提供绝缘体上硅结构，该绝缘体上硅结构包含衬底，硅层在该衬底上面且第一绝缘层***在其间。通过移除硅层及第一绝缘层的一部分以曝露出衬底层的一部分而在绝缘体上硅结构的第一区域形成开孔。使选择性外延硅(epitaxial silicon)生长至此开孔中。在生长于第一区域的开孔中的硅中形成第二绝缘层以在开孔中生长的硅与衬底之间设置绝缘层。
本发明符合具有改良电特性的改良高速半导体装置的需求。
以下参照附图详细说明本发明，使本发明之前述及其它特点、态样、及优点变得清楚明白。
附图说明
图1至10是说明在相同衬底上具有部分耗尽及完全耗尽的MOSFET的SOI半导体装置的形成；
图11A及11B是说明在相同衬底上具有部分耗尽及完全耗尽的MOSFET的SOI半导体装置的形成；
图12至14是说明在相同衬底上具有部分耗尽及完全耗尽的MOSFET的SOI半导体装置的形成；
图15至24是说明在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的形成；
图25A及25B是说明在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的形成；
图26至28是说明在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置的形成；
图29是说明一种绝缘体上硅结构，其中硅衬底包括与绝缘体上硅的硅层为不同晶向的硅；以及
图30是说明一种包括绝缘体上硅技术、完全耗尽的MOSFET技术、与在相同衬底上于具有不同晶向硅上形成MOSFET的半导体装置。
具体实施方式
本发明能够制造具有SOI与完全耗尽MOSFET技术，及/或在相同衬底上于具有不同晶向硅上形成之MOSFET之好处的改良高速半导体装置。本发明进一步提供利用SOI技术具有减少寄生接合电容的优点之由完全耗尽技术及/或在具有不同晶向硅上形成之PMOSFET所提供之较高速度。
以下参照附图详细说明本发明之半导体装置的形成。然而，此仅是范例，本发明所主张的专利保护范围并不局限于图式中所说明之特定装置的形成。
首先说明形成在共同SOI衬底上具有完全耗尽及部分耗尽MOSFET之半导体装置的方法。SOI结构10备有在衬底12上之硅层16及绝缘层14。衬底12通常为硅晶圆。绝缘层14为包埋氧化物(BOX)层。SOI结构10，如第1图所示，可通过习知技术，如SIMOX，SmartCut，或晶圆结合技术予以形成。或者，SOI晶圆可得自商业来源，如Ibis技术公司。在本发明之某些实例中，硅层16具有约30nm或更小之厚度，由而能够制造完全耗尽之SOI装置。在本发明之某些实例中，BOX层14具有约50nm至约400nm之厚度。在本发明之某些实例中，BOX层14具有约200nm至约300nm之厚度。
如图2所示，在硅层16上形成氧化物层18。氧化物层18可通过如化学气相沉积(CVD)予以沉积，或硅层16的顶部表面可予以热氧化。随后将氮化硅膜20沉积在氧化物层18上。在本发明之某些实例中，氧化物层18的厚度为约5nm至约100nm。在本发明之某些实例中，氧化物层18为约20nm厚。氮化物层20具有约50nm至约300nm之厚度。在本发明之某些实例中，氮化物层20的厚度为约100nm。
接着在SOI结构10中形成开孔22，如图3所示。在本发明之某些实例中，开孔22系通过习知的微影及蚀刻技术以曝露出衬底12的上表面24而予以形成。习知的微影及蚀刻技术包含在SOI结构10上形成光阻层，使光阻层形成掩膜及图案化，以及各向异性蚀刻(anisotropicetch)SOI结构10以移除氮化硅层20、氧化物层18、硅层16、及BOX层14的一部分，而曝露出衬底12的上表面24。接着剥除光阻剂以提供如图3所示之SOI结构10。习知的各向异性蚀刻技术包含电浆蚀刻及反应性离子蚀刻。该各向异性蚀刻可以使用不同之已知之电浆选择性蚀刻各不同之层而以一连串之电浆蚀刻步骤方式交替地施行。
接着在SOI结构10上沉积第二氮化硅层26，如图4所示。在本发明之某些实例中，氮化硅层26系通过习知的沉积技术，如CVD予以沉积至约10nm至约100nm之厚度。接着各向异性蚀刻氮化硅层26以形成排列于开孔22之自行对准的侧壁间隔物(self-aligned side wallspacers)28，如图5所示。
在硅衬底12上生长选择性外延硅层30，使得其在开孔22的顶部上延伸，如图6所示。外延硅层30具有与硅衬底12相同的晶向。在选择性外延硅生长之后，使用***面，如图7所示。
使用习知的浅沟槽隔离(STI)技术使SOI结构10的第一区域31与第二区域33彼此隔离。如图8所示，沟槽34系形成在SOI结构10中而曝露硅衬底12之表面37。沟槽34系通过习知的微影及蚀刻技术，包含在SOI结构10上沉积光阻剂，使光阻剂选择性地曝光及图案化，各向异性蚀刻，及移除残留的光阻剂以形成沟槽34而形成，如图8所示。沟槽34系位在氮化物侧壁28的周围，使得当进行各向异性蚀刻时，自结构10移除氮化物侧壁28。
接着通过习知的CVD制程以适合的绝缘材料36填充沟槽34，如图9所示。适合的绝缘材料36包含氮化硅及氧化硅。在本发明之某些实例中，系以硅氧化物36填充沟槽区域34以隔离第一区域31与第二区域33。以氧化硅填充沟槽区域34之一些习知方法包含：
(a)原硅酸四乙酯(tetraethylorthosilicate)低压化学气相沉积(TEOSLPCVD)，
(b)非表面敏感性(non-surface sensitive)TEOS臭氧大气或次-大气压力化学气相沉积(APCVD或SACVD)，及
(c)硅烷氧化高密度电浆(silane oxidation high-density plasma))CVD。
在以硅氧化物36填充沟槽34之前，先沿着沟槽34的壁35以***面化以移除从沟槽34伸出的氧化物36。平面化之后，接着移除氮化物层20及氧化物层18，如图10所示。氮化物层20及氧化物层18通常系通过湿式蚀刻予以移除。习知上系使用热磷酸蚀刻氮化硅，以及使用氢氟酸或氢氟酸与氟化铵的混合物(缓冲的氧化物蚀刻)移除氧化硅层。在所得的结构10中，第二区域33中之硅层16系与硅层30隔离，如图10所示。
接着通过SIMOX制程形成绝缘BOX层40，如图11A所示。在SIMOX制程中，系将氧离子38植入结构10中。在本发明之某些实例中，氧离子38系于约70keV至约200keV之能量及约1.0×1017cm-2至约1.0×1018cm-2之剂量植入结构10中。植入之后，使结构10于约1250℃至约1400℃之温度退火约4至约6小时。在本发明之其它实例中，利用习知的沉积、微影及蚀刻技术在第二区域33上形成硬氧化物掩膜42，以在氧离子38植入第一区域31期间保护第二区域33不受到损害，如图11B所示。在本发明之某些实例中，在第一区域31下之绝缘层40之厚度小于在第二区域33下之绝缘层14之厚度。
如图12所示，在SOI结构10上形成完全耗尽MOSFET52及部分耗尽MOSFET54。在结构10上形成栅极氧化物层44及栅极电极层46。在本发明之某些实例中，栅极电极层46包括多晶硅且形成至约100nm至约300nm之厚度。栅极氧化物层44通常形成至约10至约100之厚度。通过习知的微影及蚀刻技术使栅极氧化物层44及栅极电极层46图案化。
通过习知的离子植入技术形成源极及漏极延伸48。植入源极及漏极延伸48之掺杂剂的种类系视装置是否为NMOSFET或PMOSFET而定。例如，若晶体管为NMOSFET，则将N-型掺杂剂植入源极及漏极延伸48中。在本发明之某些实例中，N-型掺杂剂，如砷系以约1×1014离子/cm2至约2×1015离子/cm2之植入剂量及约0.5keV至约5keV之植入能量植入源极及漏极延伸48中。若晶体管为PMOSFET，则将P-型掺杂剂植入源极及漏极延伸48中。在本发明之某些实例中，P-型掺杂剂，如二氟化硼(BF2)以约1×1014离子/cm2至约1×1015离子/cm2之植入剂量及约0.5keV至约5keV之植入能量植入源极及漏极延伸48中。
在邻近于部分耗尽MOSFET54之源极及漏极区域47的沟道区域49中形成环状植入物(halo implant)50。环状植入物50系以与源极及漏极区域47导电型相反的掺杂剂所形成。在本发明之某些实例中，环状植入物50可通过角度植入予以形成。在本发明之某些实例中，环状植入物50可以约8×1012离子/cm2至约5×1013离子/cm2之剂量及约7keV至约50keV之植入能量植入。环状植入物50防止沟道区域49中源极与漏极区域的合并。部分耗尽MOSFET54的极限电压可通过调整环状剂量而予以变更。
接着形成源极及漏极区域47的重度掺杂(高浓度掺杂)部分51。如图13所示，通过习知方法，如沉积绝缘材料层(包含氮化硅或氧化硅)接着各向异性蚀刻以形成侧壁间隔物56，而在栅极电极46的周围形成侧壁间隔物56。在本发明之某些实例中，若晶体管为NMOSFET，则砷以约1×1015离子/cm2至约4×1015离子/cm2之植入剂量及约20keV至约50keV之植入能量植入重度掺杂区域51中。若晶体管为PMOSFET，则硼以约1×1015离子/cm2至约4×1015离子/cm2之植入剂量及约2keV至约10keV之植入能量植入重度掺杂区域51中。
在本发明之某些实例中，通过掺杂选择性外延而在源极及漏极区域47上形成***的源极及漏极区域60，如图14所示。在本发明之某些实例中，掺杂外延层在源极及漏极区域47上生长至约300至约1000之厚度。以在氢载体气体中包含硅烷(SiH4)及掺杂剂气体之气体混合物进行掺杂选择性外延。HCl气体可添加至SiH4/掺杂剂气体混合物中。外延层系在约1托(torr)至约700托之压力于约650℃至约900℃之温度形成。
在本发明之某些其它实例中，通过选择性外延而在源极及漏极区域47上生长***的硅层(未示出)。***的硅层生长至使得当如本文后续所述般形成金属硅化物接触点(contact)时可消耗整个***的硅层之厚度。因为整个***的硅层被消耗掉，故无需在***的硅层中植入掺杂剂。
接着在***的源极及漏极区域60中形成金属硅化物接触点64以及在栅极电极46上形成金属硅化物接触点62。形成金属硅化物接触点的习知技术包含在结构10上沉积如镍、钴、或钛之金属层。金属硅化物触点62、64系通过加热金属层以使其与在***的源极及漏极区域60及栅极电极46中的下方硅反应所形成。在金属硅化物接触点60、62形成之后，通过蚀刻移除未反应形成金属硅化物的金属层。在完全耗尽MOSFET52源极及漏极区域47中需要***的源极及漏极区域60，此乃因为在薄的完全耗尽MOSFET52源极及漏极区域47中无足够空间来调节足够厚度的金属硅化物接触点64。
在本发明之其它实例中，SOI结构70备有包括具有第一晶向之硅之衬底72，绝缘BOX层74及包括具有第二晶向之硅之硅层76，如图15所说明。已知包括与硅衬底具有不同晶向之硅层之SOI晶圆为混合晶向晶圆。在本发明之某些实例中，SOI结构70包括具有<100>晶向之硅衬底72及具有<110>晶向之硅层76。在本发明之某些其它实例中，衬底72包括具有<110>晶向之硅，而硅层76包括具有<100>晶向之硅。混合的衬底可经由晶圆结合技术予以制备，其中具有<100>晶向之第一硅衬底结合于具有<110>晶向之硅衬底。在本发明之某些实例中，硅层76形成至约30nm至约100nm之厚度且BOX层74的厚度为约200nm至约300nm。
本发明并不局限于具有其中不同晶向为<100>及<110>晶向之不同晶向硅层。熟悉此项技术人士可清楚明白，本发明可应用于任何两种硅晶向，包含<111>及<311>晶向。此外，与任何上述取向成角度之晶面皆包含在本发明的范围内。
如图16所示，如前述般，接着在硅层76上形成氧化物层78及氮化硅层80。如图17所示，在SOI结构70中形成开孔82以曝露出硅衬底72的上表面84。如前述般，开孔82系通过习知的微影及蚀刻技术予以形成。
如图18所示，在SOI结构70上沉积第二氮化硅层86。接着各向异性地蚀刻第二氮化硅层86以在开孔82中形成侧壁间隔物88。接着在硅衬底72的顶部上生长选择性外延硅层90使得其在开孔80上延伸。外延硅层90与硅衬底72具有相同的晶向。接着使用CMP技术使SOI结构70平面化，使得外延硅层90与第二氮化硅层80的上表面92实质地共平面，如图21所示。
如图22所示，在SOI结构70中形成沟槽94以曝露硅衬底72之上表面95。形成沟槽94以隔离SOI结构70之第一区域91与第二区域93。形成沟槽94接着依据***面化，再如先前所述般，通过使用适当的蚀刻剂移除第二氮化硅层80及氧化物层78，以提供平面化之结构70，如图24所示。
如先前所述般，将氧离子98植入结构70中以形成绝缘BOX层100，如图25A所示。在本发明之其它实例中，氧化硅或氮化硅硬掩膜102在氧离子98植入第一区域91期间保护第二区域93不受到损害。接着使结构70热退火。SIMOX制程的结果，图25A及25B之所得结构70包括具有绝缘体上硅构形之第一区域91及第二区域93，其中第一区域91及第二区域93包括具有不同晶向之硅。本发明之某些实例中，在第一区域91下之绝缘层100之厚度小于在第二区域93下之绝缘层74之厚度。
接着形成包括多个具有不同硅晶向之SOI MOSFET之结构70。如图26所说明，在包括具有第一晶向之硅层90之第一区域91及包括具有第二晶向硅之第二区域93上形成栅极电极106及栅极氧化物层104。通过离子植入技术在源极及漏极区域107中形成源极及漏极延伸108以及在沟道区域115中选择性地形成环状植入物110。第一及第二MOSFET 112、114的极限电压可通过调整环状植入物剂量而予以变更。
如图27所示，通过在结构70上沉积如氧化硅或氮化硅之绝缘材料及后续的各向异性蚀刻而在栅极电极106上形成栅极侧壁间隔物116。通过习知技术如离子植入在源极及漏极区域107中形成重度掺杂区域111。如先前所述般，通过将P-型掺杂剂植入源极及漏极区域107中而形成PMOSFET以及通过将N-型掺杂剂植入源极及漏极区域107中而形成NMOSFET。由于PMOSFET性能可通过在具有<110>晶向之硅上制造PMOSFET而大大地提升，故使包括<110>晶向硅之硅层于源极及漏极区域107中以P-型掺杂剂掺杂。以N-型掺杂剂掺杂包括<100>晶向硅之硅层以形成NMOSFET。
接着在结构70上沉积金属层。将金属层加热以使金属层与在源极及漏极区域107及栅极电极106中之下方硅反应以在源极及漏极区域107中及栅极电极106上形成金属硅化物触点120、122，如图28所示。
在本发明之某些实例中，系提供一种包括第一晶向之硅衬底132、BOX层134、及第二晶向之硅层136之SOI结构130，如图29所说明。SOI结构130系依据图2至14所述之步骤予以加工以提供包括具有第一晶向之硅层146之部分耗尽MOSFET 138，以及具有在BOX层142上之第二晶向148之硅层136之完全耗尽MOSFET 140。在本发明之其它实例中，BOX层142不在完全耗尽MOSFET 140之下延伸，如关于图11B之前述者。
本说明书所揭露之实例系仅为说明之目的，不应被阐释为局限专利保护范围。熟悉此项技术人士可清楚明白，本说明书所揭露者涵盖各式各样的实例而非仅是本文所特定说明者。
Claims (10)
1.一种半导体装置，包含：
具有第一晶向的衬底12；
在该衬底12上的绝缘层40；
在该绝缘层40上的多个硅层16、30，其中第一硅层16包含具有该第一晶向的硅，且第二硅层30包含具有第二晶向的硅。
2.如权利要求1所述的半导体装置，其中该第一与第二硅层16、30被绝缘区域36隔开。
3.如权利要求1所述的半导体装置，其中该第一晶向及该第二晶向是选自由<100>、<110>、<111>、<311>及与这些取向成角度的晶面所组成的硅晶向组群。
4.如权利要求1所述的半导体装置，进一步包含形成在该第一与第二硅层16、30的MOSFET 52、54。
5.如权利要求13所述的半导体装置，其中至少一个MOSFET为部分耗尽MOSFET 54且至少一个MOSFET为完全耗尽MOSFET 52。
6.一种形成半导体装置的方法，包括下列步骤：
提供绝缘体上硅结构，该绝缘体上硅结构包含衬底12，硅层16在该衬底12上面且第一绝缘层14***在其间；
通过移除该硅层16及该第一绝缘层14的一部分而在该绝缘体上硅结构的第一区域中形成开孔22，以暴露出该衬底层的一部分24；
在该开孔22中选择性地生长外延硅30；以及
在生长于该第一区域的开孔22中的该硅30中形成第二绝缘层40，以在该开孔22中生长的硅30与该衬底12之间提供绝缘层40。
7.如权利要求6所述的形成半导体装置的方法，其中该第二绝缘层40在该第一区域中的厚度小于该第一绝缘层14在该结构的第二区域中的厚度。
8.如权利要求7所述的形成半导体装置的方法，进一步包括在该第一区域中形成部分耗尽MOSFET 54及在该第二区域中形成完全耗尽MOSFET 52。
9.如权利要求8所述的形成半导体装置的方法，进一步包括在该硅层16、30上形成***的源极及漏极区域60。
10.如权利要求6所述的形成半导体装置的方法，其中该结构包含与该第一区域隔开的第二区域，在该第一区域中第二绝缘层40上的硅层30包含具有第一晶向的硅且在该第二区域中第一绝缘层14上的硅层16包含具有第二晶向的硅。
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102790004A (zh) * | 2011-05-16 | 2012-11-21 | 中国科学院上海微***与信息技术研究所 | 一种全隔离混合晶向soi的制备方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253034B2 (en) * | 2004-07-29 | 2007-08-07 | International Business Machines Corporation | Dual SIMOX hybrid orientation technology (HOT) substrates |
| US7851916B2 (en) * | 2005-03-17 | 2010-12-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strain silicon wafer with a crystal orientation (100) in flip chip BGA package |
| US7432149B2 (en) * | 2005-06-23 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS on SOI substrates with hybrid crystal orientations |
| US7611937B2 (en) * | 2005-06-24 | 2009-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance transistors with hybrid crystal orientations |
| US7737532B2 (en) * | 2005-09-06 | 2010-06-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid Schottky source-drain CMOS for high mobility and low barrier |
| US7396407B2 (en) * | 2006-04-18 | 2008-07-08 | International Business Machines Corporation | Trench-edge-defect-free recrystallization by edge-angle-optimized solid phase epitaxy: method and applications to hybrid orientation substrates |
| US7452784B2 (en) * | 2006-05-25 | 2008-11-18 | International Business Machines Corporation | Formation of improved SOI substrates using bulk semiconductor wafers |
| CN101490823B (zh) * | 2006-07-13 | 2012-03-07 | 国立大学法人东北大学 | 半导体装置 |
| FR2905519B1 (fr) * | 2006-08-31 | 2008-12-19 | St Microelectronics Sa | Procede de fabrication de circuit integre a transistors completement depletes et partiellement depletes |
| FR2915318B1 (fr) * | 2007-04-20 | 2009-07-17 | St Microelectronics Crolles 2 | Procede de realisation d'un circuit electronique integre a deux portions de couches actives ayant des orientations cristallines differentes |
| EP1993130A3 (en) * | 2007-05-17 | 2011-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2009072845A (ja) * | 2007-09-19 | 2009-04-09 | Oki Semiconductor Co Ltd | 半導体デバイスの製造方法 |
| JP5394043B2 (ja) * | 2007-11-19 | 2014-01-22 | 株式会社半導体エネルギー研究所 | 半導体基板及びそれを用いた半導体装置、並びにそれらの作製方法 |
| US8039401B2 (en) * | 2007-12-14 | 2011-10-18 | Fairchild Semiconductor Corporation | Structure and method for forming hybrid substrate |
| US7956415B2 (en) * | 2008-06-05 | 2011-06-07 | International Business Machines Corporation | SOI transistor having a carrier recombination structure in a body |
| US8193616B2 (en) * | 2009-06-29 | 2012-06-05 | Kabushiki Kaisha Toshiba | Semiconductor device on direct silicon bonded substrate with different layer thickness |
| JP6997501B2 (ja) * | 2017-03-24 | 2022-01-17 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US10748934B2 (en) * | 2018-08-28 | 2020-08-18 | Qualcomm Incorporated | Silicon on insulator with multiple semiconductor thicknesses using layer transfer |
| CN111009530A (zh) * | 2018-10-08 | 2020-04-14 | 世界先进积体电路股份有限公司 | 半导体结构以及制造方法 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154548A (ja) | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01162376A (ja) | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6063677A (en) * | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate and raised source and drain |
| US5894152A (en) * | 1997-06-18 | 1999-04-13 | International Business Machines Corporation | SOI/bulk hybrid substrate and method of forming the same |
| JP3265569B2 (ja) | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100282523B1 (ko) * | 1998-11-04 | 2001-02-15 | 김영환 | 정전방전 보호 특성을 개선한 에스오아이 반도체 소자 및 그 제조방법 |
| US6214694B1 (en) * | 1998-11-17 | 2001-04-10 | International Business Machines Corporation | Process of making densely patterned silicon-on-insulator (SOI) region on a wafer |
| US6476445B1 (en) * | 1999-04-30 | 2002-11-05 | International Business Machines Corporation | Method and structures for dual depth oxygen layers in silicon-on-insulator processes |
| US6326247B1 (en) | 2000-06-09 | 2001-12-04 | Advanced Micro Devices, Inc. | Method of creating selectively thin silicon/oxide for making fully and partially depleted SOI on same waffer |
| US6492209B1 (en) | 2000-06-30 | 2002-12-10 | Advanced Micro Devices, Inc. | Selectively thin silicon film for creating fully and partially depleted SOI on same wafer |
| US6537891B1 (en) | 2000-08-29 | 2003-03-25 | Micron Technology, Inc. | Silicon on insulator DRAM process utilizing both fully and partially depleted devices |
| US6414355B1 (en) | 2001-01-26 | 2002-07-02 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness |
| US6558994B2 (en) | 2001-03-01 | 2003-05-06 | Chartered Semiconductors Maufacturing Ltd. | Dual silicon-on-insulator device wafer die |
| US6664146B1 (en) * | 2001-06-01 | 2003-12-16 | Advanced Micro Devices, Inc. | Integration of fully depleted and partially depleted field effect transistors formed in SOI technology |
| JP4322453B2 (ja) * | 2001-09-27 | 2009-09-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3825688B2 (ja) * | 2001-12-25 | 2006-09-27 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3943932B2 (ja) * | 2001-12-27 | 2007-07-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6677646B2 (en) * | 2002-04-05 | 2004-01-13 | International Business Machines Corporation | Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS |
| US6828630B2 (en) * | 2003-01-07 | 2004-12-07 | International Business Machines Corporation | CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture |
| US6902962B2 (en) | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
| US6830962B1 (en) * | 2003-08-05 | 2004-12-14 | International Business Machines Corporation | Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes |
| US20050116290A1 (en) | 2003-12-02 | 2005-06-02 | De Souza Joel P. | Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers |
| US6949420B1 (en) * | 2004-03-12 | 2005-09-27 | Sony Corporation | Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same |
| US7291886B2 (en) | 2004-06-21 | 2007-11-06 | International Business Machines Corporation | Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs |
| JP2006040911A (ja) * | 2004-07-22 | 2006-02-09 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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Cited By (3)
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