JP5038567B2 - エッチング方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、エッチング方法に関し、更に詳しくは例えば多層配線形成工程において配線パターン形成用のレジスト層、反射防止膜層及び層間絶縁膜として用いられる有機Low−k膜層をエッチングする方法に関する。
【0002】
【従来の技術】
半導体集積回路の高集積化に伴い、多層配線構造を有する半導体装置の製造が急速に発展している。多層配線構造を有する半導体装置の場合には、水平方向に展開する各素子を接続するトレンチ配線と共に垂直方向に積層される各素子を接続するビアホール配線を形成する必要がある。このような多層の配線構造としてデュアルダマシン構造が採用されている。その際、集積回路の高速化を図るために、最近では、配線材料として低抵抗でエレクトロマイグレーション耐性に優れた金属として例えば銅等を用い、更に層間絶縁材料として低誘電率を確保できる有機Low−k材料として例えばSiLK(米国ダウケミカル社の製品)等を用いる傾向にある。
【0003】
さて、例えば図6の(a)〜(c)はビアホール形成用のフォトレジスト層(PR層)を用いてデュアルダマシン構造のビアホールのショルダー部を形成する工程の一例を示している。デュアルダマシン構造を形成する場合には、同図の(a)に示すように、例えばウエハ上にシリコン酸化膜層(SiO2膜層)101、シリコン窒化膜層(SiN膜層)102、有機Low−k膜層(例えば、SiLK膜層)103、SiN膜層104及び下層回路パターンの銅配線層(Cu層)105が形成されたSiLK膜層106を形成する。ここで、SiO2膜層101及びシリコン窒化膜層(SiN膜層102)はそれぞれビア及びトレンチを形成するための第1のハードマスク層及び第2のハードマスク層として形成され、SiLK膜層103は層間絶縁膜層として形成され、下のSiN膜層104はビアホールを形成する際のストッパーとして形成されている。そして、最上層にはビアホール形成用のパターンを有するフォトレジスト膜層(PR層)107が形成されている。
【0004】
そして、SiLK層103にビアホールを形成する場合には、SiN膜層102及びSiLK膜層103に対してエッチング性を有するガス(例えば、CF4ガス、Arガス、O2ガスの混合ガス)を用いて図6の(a)に示すようにPR層107のビアホールのパターン108に従ってSiN層102をエッチングした後SiLK膜層103を所定の厚さ例えば少なくともデュアルダマシン構造のショルダー部に相当する深さまでオーバーエッチングする(同図の(b)参照)。引き続き、SiO2膜層101、SiN層102に対して高い選択比を示すエッチングガス(例えば、N2ガスとH2ガスの混合ガス)を用いてPR層107をエッチング(アッシング)する工程がある。この工程では同図の(c)に示すように、PR層107を除去すると共にSiO2膜層101、SiN層102をハードマスクとしてSiLK層103をエッチングしてビアホール108を更に掘り下げる。
【0005】
【発明が解決しようとする課題】
しかしながら、従来はN2ガスとH2ガスの混合ガスを用いてビアホール形成用のPR層107と層間絶縁膜層であるSiLK層103を同時にエッチングすると、図6の(c)に示すようにSiO2膜層101をエッチングして形成されたトレンチ部(SiN膜層102)110上にレジスト残渣Dが残るため、その後のSiN膜層102のエッチング工程においてレジスト残渣によるSiN膜層102のエッチングの形状不良を生じその後のエッチングにおいてSiLK膜層103のエッチング残渣の原因になるという課題があった。特に、PR層107の下層に有機膜層である反射防止膜層を設けた場合にレジスト残渣が顕著に残る傾向にある。
【0006】
本発明は、上記課題を解決するためになされたもので、配線形成工程においてレジスト膜層や有機層間絶縁膜層等の有機膜層をエッチングする際に、レジスト残渣を残さず、有機層間絶縁膜層を所望の形状にエッチングすることができるエッチング方法を提供することを目的としている。
【0007】
【課題を解決するための手段】
本発明の請求項1に記載のエッチング方法は、デュアルダマシン構造を形成するために、レジスト膜層とその下側に形成された反射防止膜層からなる有機膜層と、この有機膜層の下層として形成されたシリコン酸化膜層とその下側のシリコン窒化膜層からなるトレンチ形成用のハードマスク層と、このハードマスク層の下層として形成された有機Low−k膜層と、を有する積層膜をエッチングする方法において、上記シリコン酸化膜層が上記窒化シリコン膜層上に配線パターン形成用のトレンチを有するハードマスクとして形成され、上記シリコン酸化膜層と上記トレンチにおいて露出する上記シリコン窒化膜層の上に上記レジスト膜層と上記反射防止膜層が形成され、更に、上記レジスト膜層に形成されたビアホール形成用のパターンを介して上記有機Low−k膜層の上部までビアホールが形成された状態で、上記レジスト膜層と上記反射防止膜層の双方をエッチングガスによって除去すると共に上記ビアホールから上記有機Low−k膜層をエッチングする際に、上記エッチングガスとして、N2ガス、H2ガス及びCH3Fガスの混合ガス(N2/H2/CH3F)を用いることを特徴とするものである。
【0008】
また、本発明の請求項2に記載のエッチング方法は、デュアルダマシン構造を形成するために、レジスト膜層とその下側に形成された反射防止膜層からなる有機膜層と、この有機膜層の下層として形成されたシリコン酸化膜層とその下側のシリコン窒化膜層からなるトレンチ形成用のハードマスク層と、このハードマスク層の下層として形成された有機Low−k膜層と、を有する積層膜をエッチングする方法において、上記シリコン酸化膜層が上記窒化シリコン膜層上に配線パターン形成用のトレンチを有するハードマスクとして形成され、上記シリコン酸化膜層と上記トレンチにおいて露出する上記シリコン窒化膜層の上に上記レジスト膜層と上記反射防止膜層が形成され、更に、上記レジスト膜層に形成されたビアホール形成用のパターンを介して上記有機Low−k膜層の上部までビアホールが形成された状態で、上記レジスト膜層と上記反射防止膜層の双方をエッチングガスによって除去すると共に上記ビアホールから上記有機Low−k膜層をエッチングする際に、上記エッチングガスとして、NH3ガス、CH3Fガス及びO2ガスの混合ガス(NH3/CH3F/O2)を用いることを特徴とするものである。
【0009】
また、本発明の請求項3に記載のエッチング方法は、請求項1に記載の発明において、上記混合ガス(N 2 /H 2 /CH 3 F)は、CH 3 F/(N 2 +H 2 )の流量比が1/1800〜10/1800であることを特徴とするものである。
【0016】
また、本発明の請求項4に記載のエッチング方法は、請求項2に記載の発明において、上記混合ガス(NH 3 /CH 3 F/O 2 )は、O2/NH3の流量比が10/1500より大きく、300/1500より小さいことを特徴とするものである。
【0020】
【発明の実施の形態】
以下、図1〜図5に示す実施形態に基づいて本発明を説明する。図1は本発明のエッチング方法を実施する際に用いられるプラズマ処理装置を模式的に示す断面図である。このプラズマ処理装置は、図1に示すように、保安接地された処理容器(チャンバー)1と、このチャンバー1内に昇降可能に配設されたサセプタを構成する下部電極2と、この下部電極2の上方においてチャンバー1の天井部を形成し且つエッチングガスの供給部を形成する中空状の上部電極3と、この上部電極3の上面中央部のガス導入部3Aに接続され且つ複数種のエッチングガスを供給するガス供給系4と、チャンバー1の排気部1Bに接続された排気装置(図示せず)とを備えた平行平板型として構成され、ガス供給系4からチャンバー1内に適宜のエッチングガスを供給すると共に排気装置を介してチャンバー1内を所定の真空度に保持しながら上下の両電極2、3の間でエッチングガスのプラズマを発生させ、下部電極2上のウエハWをエッチングする。
【0021】
上記下部電極2には例えば2MHzの第1の高周波電源5が整合器5Aを介して接続され、第1の高周波電源5から下部電極2に対して所定の高周波電力を印加し、下部電極2上のウエハWにバイアス電位を発生させる。上部電極3には例えば60MHzの第2高周波電源6が整合器6Aを介して接続され、第2の高周波電源6から上部電極3に対して所定の高周波電力を印加し、上述のように下部電極2と上部電極3の間でエッチングガスのプラズマを発生させる。
【0022】
上記下部電極2の上面には電極板7Aを内蔵するセラミック製の静電チャック7が配置され、電極板7Aには例えば2.5kVの高圧直流電源7Bが接続されている。そして、高圧直流電源7Bから電極板7Aに直流高電圧を印加し、静電チャック7表面に発生したクーロン力でウエハWを静電吸着する。下部電極2に上面には静電チャック7を囲むフォーカスリング8が配置され、フォーカスリング8を介して下部電極2のウエハW面にプラズマを集める。更に、下部電極2は冷却手段や加熱手段(共に図示せず)を内蔵し、これらの冷却、加熱手段を介して下部電極2を−20℃から+80℃まで制御する。また、下部電極2及び静電チャック7にはヘリウムガス等のバックサイドガスを吐出するガス流路(図示せず)が形成され、このガス流路から静電チャック7上のウエハWの裏面に向けてバックサイドガスを吐出し下部電極2とウエハWとの間の熱伝達率を高める。また、上部電極3の下面全面には多数の吐出孔3Bが均等に分散して形成され、ガス供給系4から上部電極3内に導入されたエッチングガスを複数の吐出孔3Bからチャンバー1内全体に均等に供給する。尚、上部電極3は絶縁部材9を介してチャンバー1から絶縁されている。
【0023】
上記ガス供給系4は、図1に示すように、複数種のエッチングガスを供給するガス供給源41と、これらのガス供給源41に対応する流量調整バルブ42及び開閉バルブ43とを備えている。本実施形態では例えば、ガス供給源41は、N2ガス供給源41A、H2ガス供給源41B及びCH3Fガス供給源41Cを有し、更に、NH3ガス供給源41D、O2ガス供給源41E及びその他のガス供給源41Fを有している。また、流量調整バルブ42は各ガス供給源41A〜41Fに対応する流量調整バルブ42A〜42Fを有し、開閉バルブ43は各ガス供給源41A〜41Fに対応するバルブ43A〜43Fを有している。そして、エッチング対象に応じて各ガス供給源41を適宜切り替えて所定のエッチングガスを供給する。
【0024】
而して、本発明のエッチング方法を実施する場合には、有機Low−k膜層(例えば、SiLK膜層)にデュアルダマシン構造を形成する工程において、ビアホール形成用のフォトレジスト膜層(PR層)及びSiLK膜層をエッチングする際に、後述のようにガス供給源41からN、Hを含むガス、CF系ガス及びO2の混合ガスをエッチングガスとして供給する。あるいはガス供給源41からN2ガス、H2ガス及びCF系ガスの混合ガスをエッチングガスとして供給する。また、酸化膜層(SiO2膜層)や窒化膜層(SiN膜層)等のハードマスク層をエッチングする場合にはその他のガス供給源42Fを使用する。尚、図1では本発明のエッチング方法以外のエッチングに使用される複数種のエッチングガスはその他のガス供給源41Fとして一つに纏めて記載してある。
【0025】
次に、上記プラズマ処理装置を用いた本発明のエッチング方法の実施形態について図2〜図5を参照しながら説明する。図2〜図5はデュアルダマシン構造のトレンチ及びビアホールを形成する工程を示すが、本実施形態のエッチング方法は、図3の(b)、(c)に示す、PR層をアッシングすると共にSiLK膜層に形成されたビアホールを更にエッチングして掘り下げる工程に特徴がある。そこで、以下ではデュアルダマシン構造のトレンチ及びビアホールを形成する工程を説明する。
【0026】
例えば図2の(a)に示すように、デュアルダマシン構造を形成するウエハには上層から下層に向かって、第1、第2のハードマスク層としてのSiO2膜層(膜厚:例えば100nm)201、SiN膜層(膜厚:例えば50nm)202、層間絶縁膜層としての有機Low−k膜層(例えば、SiLK膜層)(膜厚:例えば550nm)203、ストッパーとしてのSiN膜層204及び下層回路パターンの銅配線層(Cu層)205が形成されたSiLK膜層206がそれぞれの膜厚で形成されている。
【0027】
ところで、上記有機Low−k膜層の材料は特定の材料に制限されるものではなく、SiLKの他、例えば、例えばポリフッ化ナフタレンポリマー、マレイミドベンゾシクロブテンポリマー、ポリパーフロロシクロブテンアロマティックエーテル、ポリイミド、ポリアリルエーテル、パリレン、水素化ダイアモンド、ポリテトラフルオロエチレン等を好適に用いることができる。更に、有機Low−k膜層203の材料としては、有機高分子中にシリカが一部置換されたジビニルシロキサンベンゾシクロブテンポリマー、シリカ添加ポリイミド等を好適に用いることができる。尚、Low−k膜とは比誘電率が二酸化シリコンの比誘電率4より小さい材料からなる膜を云う。また、第1のハードマスク層の材料は特定の材料に制限されるものではなく、シリコン酸化物の他、例えば、シリコン窒化膜、ポーラスシリカ、シリコンカーバイド、シリコン酸窒化物等の絶縁材料、窒化チタン、窒化タンタル等の金属窒化物、あるいは炭化チタン等を好適に用いることができる。第2のハードマスク層の材料は特定の材料に制限されるものではなく、シリコン窒化物の他、例えば、シリコン酸化物、シリコンカーバイド、ポーラスシリコン窒化物、シリコン酸窒化物、窒化アルミニウム、シリカの絶縁材料、窒化チタン、窒化タンタル等の金属窒化物、あるいは炭化チタン等を好適に用いることができる。但し、窒化チタン膜や窒化タンタル膜等の導電性窒化膜を用いる場合には、トレンチとビアホールに銅を埋め込んだ後、導電性窒化膜をCMPやドライエッチングにより除去する必要がある。
【0028】
而して、図2の(a)に示すウエハのSiO2膜層201上に、トレンチ形成用のPR層(膜厚:例えば450nm)207を形成し、図2の(b)に示すように所定のリソグラフィ工程によりトレンチ形成用のパターン208を形成する。その後、SiN膜層202に対して高い選択性を示すエッチングガス(例えば、C5F8/O2/Arの混合ガス)を用いてトレンチ形成用のパターン208に従ってSiO2膜層201をエッチングすると、SiN膜層202が露呈しトレンチのパターンが形成される。引き続き、エッチングガスを例えばO2ガスに切り換えてPR層207をアッシングした後、同図の(c)に示すようにSiO2膜層201上に反射防止膜層(BARC(BOTTOM ANTI REFLECTION COATING)層)(膜厚:例えば60nm)209を形成する。このBARC層209の材料は特定の材料に制限されるものではなく、例えば、AR2−600、AR3−200(シプレイ・ファーイースト(株)製)あるいはSEK−ex4(東京応化工業(株)製)等の有機系材料を好適に用いることができる。
【0029】
次いで、BARC層209上にPR層210を形成した後、図3の(a)に示すように所定のリソグラフィ工程によりビアホール形成用のパターン211を形成する。そして、エッチングガスをPR層210に対して高い選択比を示すエッチングガス(例えば、CF4/Ar/O2の混合ガス)に切り換えてビアホール形成用のパターン211に従ってSiN膜層202をエッチングし、更にそのオーバーエッチングにより図3の(b)に示すようにSiLK膜層203を所定の深さ(例えば、少なくともデュアルダマシン構造のショルダー部に相当する深さ)までエッチングする。
【0030】
然る後、本発明のエッチング方法を用いたエッチング工程でPR層210及びBARC層209を除去する。この工程では、SiO2膜層201、SiN膜層202に対して高い選択比を示すガス、即ちN、Hを含むガス(例えば、NH3)、CF系ガス(例えば、CH3F、CH2F2、CHF3、C4F6、C4F8、C5F8等)及びO2を混合した第1の混合ガス、またはN2ガス、H2ガス及びCF系ガス(例えば、CH3F、CH2F2、CHF3、C4F6、C4F8、C5F8等)を混合した第2の混合ガスをエッチングガスとして用い、図3の(c)に示すようにPR層210及びBARC層209をアッシングすると共に、SiLK膜層203に形成されたビアホール212を更に掘り下げる。第1の混合ガスまたは第2の混合ガスを用いることにより、従来のようにSiN膜層202のトレンチ部内でレジスト残渣を発生させることなく、PR層210及びBARC層209を確実に除去することができると共に、SiLK膜層203に所望の形状のエッチングを行うことができる。
【0031】
第1の混合ガスとしてNH3/CH3F/O2を用いる場合には、混合ガス中、O2/NH3の流量比が10/1500より大きく300/1500より小さいことが好ましい。また、CH3F/NH3の流量比が1/1500〜10/1500の範囲がより更に好ましい。O2/NH3の流量比が10/1500以下になるとエッチング残渣が発生する虞があり、300/1500を超えるとボーイングを形成する虞がある。また、第2の混合ガスとしてN2/H2/CH3Fを用いる場合には、混合ガス中、CH3F/(N2+H2)の流量比が1/1800〜10/1800の範囲が好ましい。
【0032】
PR層210及びBARC層209を除去した後、エッチングガスをSiO2膜層201に対して高い選択比を示す混合ガス(例えば、CH2F2/Ar/O2またはCF4/CH2F2/Ar/O2)に切り換えて、SiO2膜層201をハードマスクとしてSiN膜層202をエッチングしてトレンチパターン213を形成すると共にSiLK膜層203のビアホール212を掘り下げ、図4の(a)に示すようにSiO2膜層201及びSiN膜層202からなるトレンチ形成用のハードマスクを形成する。引き続き、SiO2膜層201及びSiN膜層202に対して高い選択比を示すエッチングガス(例えば、N2/H2)に切り換え、同図の(b)に示すようにSiO2膜層201及びSiN膜層202をハードマスクとしてSiLK膜層203をエッチングしてトレンチ213を更に掘り下げると共にビアホール212を下層のSiN膜層204に達するまで掘り下げる。
【0033】
引き続き、図4の(c)に示すように、ハードマスク、SiLK膜層203及びCu層205に対して高い選択比を示す混合ガス(例えば、CH2F2/Ar/O2)を用い、Cu層205上のSiN膜層204をエッチングしてビアホール212を貫通させる。この際、SiLK膜層203のトレンチ213も更に深くなる。
【0034】
以上のエッチング処理工程を纏めて示したものが図5である。図5中の番号はエッチング工程の順序を示している。この一連のエッチング工程においてSiLK膜層203に所望形状のデュアルダマシン構造のビアホール212及びトレンチ213を形成することができる。これらのビアホール212及びトレンチ213に銅等の配線材料を埋め込むことにより配線工程を終了する。
【0035】
以上説明したように本実施形態によれば、ビアホール形成用の有機膜層(PR層210、BARC層209)の下に形成されたハードマスク層(SiO2膜層201及びSiN膜層202)と、このハードマスク層の下に形成されたSiLK膜層203を基にデュアルダマシン構造を形成する工程において、PR層210とBARC層209からなる有機膜層及びSiLK膜層203のエッチングガスとして、N、Hを含むガス(例えば、NH3)、CF系ガス(例えば、CH3F、CH2F2、CHF3、C4F6、C4F8、C5F8等)及びO2を混合した第1の混合ガス、またはN2ガス、H2ガス及びCF系ガス(例えば、CH3F、CH2F2、CHF3、C4F6、C4F8、C5F8等)を混合した第2の混合ガスを用いるようにしたため、SiN膜層202のトレンチ部にレジスト残渣を発生させることなく、PR層210及びBARC層209を確実に除去し、同時にSiLK膜層203に所望形状のビアホール212のエッチングを行うことができる。このため、その後のSiN膜層202のトレンチ部のエッチングにおいてレジスト残渣によるSiN膜層202エッチングの形状不良やその後のSiLK膜層203のエッチング時の残渣を抑制することができる。
【0036】
また、上記有機膜層は、PR層210と、このPR層210の下面に形成されたBARC層209とを含んでいるため、フォトリソグラフィ工程においてビアホール形成用のパターン211を高精度に形成することができる。また、ハードマスク層はSiN膜層202を含んでいるため、SiO2膜層201に対して高い選択比を有するエッチングガスを用いてSiN膜層202をエッチングしてトレンチ213を高精度に形成することができる。第1の混合ガスとしてNH3/CH3F/O2を用い、O2/NH3を10/1500より大きく300/1500より小さく設定することにより、PR層210及びBARC層209をより確実に除去することができる。
【0037】
次に、図3の(b)、(c)に示す工程の実施例を具体的に示す。
実施例1
本実施例では300mmウエハ対応のプラズマ処理装置を用いると共に、エッチングガスとして第1の混合ガス(NH3/CH3F/O2)を用いて下記のプロセス条件に設定し、26秒間処理してPR層210をアッシングすると共にSiLK膜層203をエッチングしてビアホール212の一部を形成した。この結果、トレンチ部のSiN膜層202上にはレジスト残渣が認められなかった。また、SiLK膜層及びPR層のエッチング速度がそれぞれ6830オングストローム/分及び8605オングストローム/分であり、PR層210のエッチングの面内均一性は±5.2%であり、エッチング速度が高く、しかもPR層210のエッチングの面内均一性に優れていることが判った。
[プロセス条件]
1.チャンバー内圧力:400mTorr
2.第1の高周波電源:2MHz、3000W
3.第2の高周波電源:60MHz、3000W
4.上下両電極間の隙間寸法:50mm
5.B/T/Wの温度:0℃/60℃/60℃
但し、Bは下部電極の温度、Tは上部電極の温度、Wはチャンバー壁面の温度を示す。
6.バックサイドガスの圧力(中央部/周縁部):10/35Torr
7.エッチングガス:NH3/CH3F/O2=1500/3/20sccm
【0038】
実施例2
本実施例では300mmウエハ対応のプラズマ処理装置を用いると共に、エッチングガスとして第2の混合ガス(N2/H2/CH3F)を用い、その流量をN2/H2/CH3F=1500/300/3sccmに設定すると共にチャンバー内の圧力を300〜400mTorrに設定した以外は、実施例1と同一のプロセス条件でPR層210及びSiLK膜層203を42秒間エッチングした。この結果、トレンチ部のSiN膜層202上にはレジスト残渣が認められなかった。また、SiLK膜層及びPR層のエッチング速度はそれぞれ3171オングストローム/分及び3265オングストローム/分であり、PR層210のエッチングの面内均一性は±27.2%であった。
【0039】
比較例1
本比較例ではエッチングガスとして実施例1の場合よりもO2の流量を減らした第1の混合ガスを用い、各ガスの流量をNH3/CH3F/O2=1500/3/10sccmに設定した以外は、実施例1と同一のプロセス条件でPR層210及びSiLK膜層203を23秒間エッチングした。この結果、トレンチ部のSiN膜層202上にはレジスト残渣が認められた。SiLK膜層203及びPR層310のエッチング速度がそれぞれ6887オングストローム/分及び8331オングストローム/分であり、PR層210のエッチングの面内均一性は±6.6%であった。
【0040】
比較例2
本比較例ではエッチングガスとして実施例1の混合ガスのO2を除いたNH3及びCH3Fの混合ガスを用い、各ガスの流量をNH3/CH3F=1500/3sccmに設定した以外は、実施例1と同一のプロセス条件でPR層210及びSiLK膜層203を27秒間エッチングした。この結果、トレンチにはレジスト残渣が認められた。また、SiLK膜層203及びPR層210のエッチング速度がそれぞれ6975オングストローム/分及び8111オングストローム/分であり、PR層のエッチングの面内均一性は±12.6%であった。
【0041】
比較例3
本比較例では200mmウエハ対応のプラズマ処理装置を用いると共にエッチングガスとして従来の混合ガス(N2、H2の混合ガス)を用い、下記のプロセス条件に設定し、PR層210及びSiLK膜層203を45秒間エッチングした。この結果、トレンチ部のSiN膜層202上にはレジスト残渣が認められた。また、SiLK膜層及びPR層のエッチング速度がそれぞれ2200オングストローム/分及び3700オングストローム/分で、実施例1と比較してエッチング速度が極めて低いことが判った。尚、PR層210のエッチングの面内均一性は10%であった。
[プロセス条件]
1.チャンバー内圧力:100mTorr
2.第1の高周波電源:2MHz、800W
3.第2の高周波電源:60MHz、1500W
4.下部電極と上部電極間の寸法:45mm
5.B/T/Wの温度:0℃/30℃/50℃
6.バックサイドガスの圧力(中央部/周縁部):10/35Torr
7.エッチングガス:N2/H2=300/300sccm
【0042】
尚、本発明は上記実施形態に何等制限されるものではない。本実施例ではビアホール212を形成する工程に本発明を適用した場合について説明したが、ハードマスク層の上に形成された配線パターン形成用の有機膜層と、有機Low−k膜層を同時にエッチングして配線形成用の有機膜層を完全に除去する工程であれば本発明を適用することができ、トレンチ構造を形成する場合にも本発明を適用することができる。また、例えば、デュアルダマシン構造の各膜層の材料は必要に応じて適宜変更することができる。反射防止膜層はPR層上に形成したものであっても良い。
【0043】
【発明の効果】
本発明によれば、デュアルダマシン構造を形成するために、レジスト膜層とその下側に形成された反射防止膜層からなる有機膜層と、この有機膜層の下層として形成されたシリコン酸化膜層とその下側のシリコン窒化膜層からなるトレンチ形成用のハードマスク層と、このハードマスク層の下層として形成された有機Low−k膜層と、を有する積層膜をエッチングする方法において、上記シリコン酸化膜層が上記窒化シリコン膜層上に配線パターン形成用のトレンチを有するハードマスクとして形成され、上記シリコン酸化膜層と上記トレンチにおいて露出する上記シリコン窒化膜層の上に上記レジスト膜層と上記反射防止膜層が形成され、更に、上記レジスト膜層に形成されたビアホール形成用のパターンを介して上記有機Low−k膜層の上部までビアホールが形成された状態で、上記レジスト膜層と上記反射防止膜層の双方をエッチングガスによって除去すると共に上記ビアホールから上記有機Low−k膜層をエッチングする際に、上記エッチングガスとして、N2ガス、H2ガス及びCH3Fガスの混合ガス(N2/H2/CH3F)、またはNH3ガス、CH3 Fガス及びO2ガスの混合ガス(NH3/CH3F/O2)を用いるため、エッチングによる配線形成工程において、シリコン酸化膜層のトレンチ内にレジスト残渣及び反射防止膜層の残渣を残すことなくレジスト膜層と反射防止膜層の双方をハードマスクから確実に除去することができ、延いては、その後のエッチング工程において有機Low−k膜層(有機層間絶縁膜層)を所望の形状にエッチングすることができるエッチング方法を提供することができる。
【図面の簡単な説明】
【図1】本発明のエッチング方法に用いられるプラズマ処理装置の一例を示す断面図である。
【図2】図1に示すプラズマ処理装置を用いてトレンチ用のハードマスクを形成する工程を示す工程図である。
【図3】図1に示すプラズマ処理装置を用いてビアホール用のハードマスクを形成する工程を示す工程図である。
【図4】図1に示すプラズマ処理装置を用いてビアホール及びトレンチを形成する工程を示す工程図である。
【図5】図2〜図4に示す工程を纏めて示す工程図である。
【図6】従来のエッチング方法によりビアホール用のハードマスクを形成する工程を示す工程図である。
【符号の説明】
201 SiO2膜層(ハードマスク層)
202 SiN膜層(ハードマスク層)
203 SiLK膜層(有機Low−k膜層、有機膜層)
209 BARC層(有機膜層)
210 PR層(有機膜層)
212 ビアホール
Claims (4)
- デュアルダマシン構造を形成するために、レジスト膜層とその下側に形成された反射防止膜層からなる有機膜層と、この有機膜層の下層として形成されたシリコン酸化膜層とその下側のシリコン窒化膜層からなるトレンチ形成用のハードマスク層と、このハードマスク層の下層として形成された有機Low−k膜層と、を有する積層膜をエッチングする方法において、上記シリコン酸化膜層が上記窒化シリコン膜層上に配線パターン形成用のトレンチを有するハードマスクとして形成され、上記シリコン酸化膜層と上記トレンチにおいて露出する上記シリコン窒化膜層の上に上記レジスト膜層と上記反射防止膜層が形成され、更に、上記レジスト膜層に形成されたビアホール形成用のパターンを介して上記有機Low−k膜層の上部までビアホールが形成された状態で、上記レジスト膜層と上記反射防止膜層の双方をエッチングガスによって除去すると共に上記ビアホールから上記有機Low−k膜層をエッチングする際に、上記エッチングガスとして、N2ガス、H2ガス及びCH3Fガスの混合ガス(N2/H2/CH3F)を用いることを特徴とするエッチング方法。
- デュアルダマシン構造を形成するために、レジスト膜層とその下側に形成された反射防止膜層からなる有機膜層と、この有機膜層の下層として形成されたシリコン酸化膜層とその下側のシリコン窒化膜層からなるトレンチ形成用のハードマスク層と、このハードマスク層の下層として形成された有機Low−k膜層と、を有する積層膜をエッチングする方法において、上記シリコン酸化膜層が上記窒化シリコン膜層上に配線パターン形成用のトレンチを有するハードマスクとして形成され、上記シリコン酸化膜層と上記トレンチにおいて露出する上記シリコン窒化膜層の上に上記レジスト膜層と上記反射防止膜層が形成され、更に、上記レジスト膜層に形成されたビアホール形成用のパターンを介して上記有機Low−k膜層の上部までビアホールが形成された状態で、上記レジスト膜層と上記反射防止膜層の双方をエッチングガスによって除去すると共に上記ビアホールから上記有機Low−k膜層をエッチングする際に、上記エッチングガスとして、NH3ガス、CH3Fガス及びO2ガスの混合ガス(NH3/CH3F/O2)を用いることを特徴とするエッチング方法。
- 上記混合ガス(N 2 /H 2 /CH 3 F)は、CH 3 F/(N 2 +H 2 )の流量比が1/1800〜10/1800であることを特徴とする請求項1に記載のエッチング方法。
- 上記混合ガス(NH 3 /CH 3 F/O 2 )は、O2/NH3の流量比が10/1500より大きく、300/1500より小さいことを特徴とする請求項2に記載のエッチング方法。
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US20040171260A1 (en) * | 2002-06-14 | 2004-09-02 | Lam Research Corporation | Line edge roughness control |
US7547635B2 (en) | 2002-06-14 | 2009-06-16 | Lam Research Corporation | Process for etching dielectric films with improved resist and/or etch profile characteristics |
US7344991B2 (en) | 2002-12-23 | 2008-03-18 | Tokyo Electron Limited | Method and apparatus for multilayer photoresist dry development |
US8048325B2 (en) | 2003-03-31 | 2011-11-01 | Tokyo Electron Limited | Method and apparatus for multilayer photoresist dry development |
KR100989107B1 (ko) * | 2003-03-31 | 2010-10-25 | 인터내셔널 비지니스 머신즈 코포레이션 | 다층 포토레지스트 건식 현상을 위한 방법 및 장치 |
JP4295730B2 (ja) | 2003-04-28 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
US7517801B1 (en) * | 2003-12-23 | 2009-04-14 | Lam Research Corporation | Method for selectivity control in a plasma processing system |
US7153778B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Methods of forming openings, and methods of forming container capacitors |
US8222155B2 (en) | 2004-06-29 | 2012-07-17 | Lam Research Corporation | Selectivity control in a plasma processing system |
JP4250584B2 (ja) * | 2004-11-30 | 2009-04-08 | アンリツ株式会社 | 半導体装置の製造方法 |
US8193096B2 (en) | 2004-12-13 | 2012-06-05 | Novellus Systems, Inc. | High dose implantation strip (HDIS) in H2 base chemistry |
JP4694249B2 (ja) | 2005-04-20 | 2011-06-08 | 株式会社日立ハイテクノロジーズ | 真空処理装置及び試料の真空処理方法 |
US7244313B1 (en) * | 2006-03-24 | 2007-07-17 | Applied Materials, Inc. | Plasma etch and photoresist strip process with intervening chamber de-fluorination and wafer de-fluorination steps |
US8635971B2 (en) | 2006-03-31 | 2014-01-28 | Lam Research Corporation | Tunable uniformity in a plasma processing system |
US7718543B2 (en) * | 2006-12-08 | 2010-05-18 | Applied Materials, Inc. | Two step etching of a bottom anti-reflective coating layer in dual damascene application |
US7563719B2 (en) * | 2007-03-15 | 2009-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual damascene process |
US7894927B2 (en) * | 2008-08-06 | 2011-02-22 | Tokyo Electron Limited | Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures |
US8110342B2 (en) * | 2008-08-18 | 2012-02-07 | United Microelectronics Corp. | Method for forming an opening |
US8591661B2 (en) * | 2009-12-11 | 2013-11-26 | Novellus Systems, Inc. | Low damage photoresist strip method for low-K dielectrics |
SG178435A1 (en) * | 2009-08-25 | 2012-03-29 | Silverbrook Res Pty Ltd | Method of removing photoresist and etch-residues from vias |
US20110143548A1 (en) | 2009-12-11 | 2011-06-16 | David Cheung | Ultra low silicon loss high dose implant strip |
US8323877B2 (en) * | 2010-11-16 | 2012-12-04 | United Microelectronics Corp. | Patterning method and method for fabricating dual damascene opening |
TWI489550B (zh) * | 2010-11-30 | 2015-06-21 | United Microelectronics Corp | 圖案化方法以及雙重金屬鑲嵌開口的製造方法 |
US9613825B2 (en) | 2011-08-26 | 2017-04-04 | Novellus Systems, Inc. | Photoresist strip processes for improved device integrity |
JP6177601B2 (ja) * | 2013-06-25 | 2017-08-09 | 東京エレクトロン株式会社 | クリーニング方法及び基板処理装置 |
JP2014131086A (ja) * | 2014-04-10 | 2014-07-10 | Hitachi High-Technologies Corp | プラズマ処理方法 |
US9514954B2 (en) | 2014-06-10 | 2016-12-06 | Lam Research Corporation | Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films |
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US6180518B1 (en) * | 1999-10-29 | 2001-01-30 | Lucent Technologies Inc. | Method for forming vias in a low dielectric constant material |
US6683002B1 (en) * | 2000-08-10 | 2004-01-27 | Chartered Semiconductor Manufacturing Ltd. | Method to create a copper diffusion deterrent interface |
US6632707B1 (en) * | 2001-01-31 | 2003-10-14 | Advanced Micro Devices, Inc. | Method for forming an interconnect structure using a CVD organic BARC to mitigate via poisoning |
US6841483B2 (en) * | 2001-02-12 | 2005-01-11 | Lam Research Corporation | Unique process chemistry for etching organic low-k materials |
US6617257B2 (en) * | 2001-03-30 | 2003-09-09 | Lam Research Corporation | Method of plasma etching organic antireflective coating |
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