JP4250584B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000005530 etching Methods 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 51
- 239000004020 conductor Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 18
- 239000007789 gas Substances 0.000 claims description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 7
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 7
- 229910001882 dioxygen Inorganic materials 0.000 claims description 7
- 229910052731 fluorine Inorganic materials 0.000 claims description 7
- 239000011737 fluorine Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910004286 SiNxOy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
半導体素子を含む回路素子(1)が形成されている基板(10)の表面を絶縁膜で覆って平坦化する絶縁膜形成工程(S2)と、前記絶縁膜に対するエッチング処理で孔(30)を形成し、前記回路素子の一部(1a)を露出させる孔形成工程(S3)と、前記絶縁膜の表面側から前記孔を埋めるように導電材(31)を蒸着して、前記回路素子の一部に導通する配線部(32)を形成する配線部形成工程(S4)とを含む半導体装置の製造方法において、
前記絶縁膜形成工程は、
前記基板の表面を、酸化珪素、窒化珪素、酸化窒化珪素のいずれかである珪素系の第1の絶縁層で覆う段階(S2a)と、
前記第1の絶縁層の表面を有機系の第2の絶縁層で覆って該表面全体を平坦化する段階(S2b)と、
前記第2の絶縁層の表面を前記珪素系の第3の絶縁層で覆う段階(S2c)とを含み、
前記孔形成工程は、
前記第3の絶縁層の表面に、前記孔の形成予定部を除く部分にレジスト(24)を形成する段階(S3a)と、
前記レジストの表面側から前記基板の厚さ方向に異方性エッチング処理を行い、前記第3の絶縁層のうち前記レジストで覆われていない部分を厚さ方向に除去して前記第2の絶縁層を露出させる第1エッチング段階(S3b)と、
前記レジストの表面側から、等方性エッチングと異方性エッチングとの中間のエッチングで、且つ厚さ方向へのエッチングの強さがそれと直交する方向へのエッチングの強さより大である異方性の強いエッチング処理を行い、前記露出した前記第2の絶縁層を厚さ方向に除去して前記第1の絶縁層を露出させるとともに、前記レジストを前記第3の絶縁層に対して後退させる第2エッチング段階(S3c)と、
前記レジストの表面側から異方性エッチング処理を行い、前記露出した前記第1の絶縁層を厚さ方向に除去して前記回路素子の一部を露出させるととともに、前記第3の絶縁層のうち前記後退したレジストから露出している部分を除去し、さらに、前記第2の絶縁層に段部(29)を形成し、前記基板側に向かって凸型の孔を形成する第3エッチング段階(S3d)とを含んでいることを特徴としている。
前記孔形成工程は、
前記第3エッチング段階の後に前記第2エッチング段階で用いた異方性の強いエッチング処理を行い、前記第2の絶縁層の前記段部の位置を前記第1の絶縁層側に移動させる第4エッチング段階(S3e)を含んでいることを特徴としている。
前記回路素子にはヘテロ接合バイポーラトランジスタが含まれ、該トランジスタの電極が前記配線部の導通対象であることを特徴とする。
前記第2の絶縁層がベンゾシクロブテンによって形成されていることを特徴とする。
前記第1エッチング段階および第3エッチング段階の前記異方性エッチングがフッ素系ガスを用いたエッチングであることを特徴とする。
前記第2エッチング段階および第4エッチング段階の前記異方性の強いエッチングが酸素ガスを用いたエッチングであることを特徴とする。
図1は、本発明を適用した半導体装置の製造方法を示すフローチャートであり、図2〜図5は、製造過程中の半導体装置の局部的な断面図である。以下、図1のフローチャートと図2〜図5に基づいて本発明の実施形態を説明する。
Claims (6)
- 半導体素子を含む回路素子(1)が形成されている基板(10)の表面を絶縁膜で覆って平坦化する絶縁膜形成工程(S2)と、前記絶縁膜に対するエッチング処理で孔(30)を形成し、前記回路素子の一部(1a)を露出させる孔形成工程(S3)と、前記絶縁膜の表面側から前記孔を埋めるように導電材(31)を蒸着して、前記回路素子の一部に導通する配線部(32)を形成する配線部形成工程(S4)とを含む半導体装置の製造方法において、
前記絶縁膜形成工程は、
前記基板の表面を、酸化珪素、窒化珪素、酸化窒化珪素のいずれかである珪素系の第1の絶縁層で覆う段階(S2a)と、
前記第1の絶縁層の表面を有機系の第2の絶縁層で覆って該表面全体を平坦化する段階(S2b)と、
前記第2の絶縁層の表面を前記珪素系の第3の絶縁層で覆う段階(S2c)とを含み、
前記孔形成工程は、
前記第3の絶縁層の表面に、前記孔の形成予定部を除く部分にレジスト(24)を形成する段階(S3a)と、
前記レジストの表面側から異方性エッチング処理を行い、前記第3の絶縁層のうち前記レジストで覆われていない部分を厚さ方向に除去して前記第2の絶縁層を露出させる第1エッチング段階(S3b)と、
前記レジストの表面側から、等方性エッチングと異方性エッチングとの中間のエッチングで、且つ厚さ方向へのエッチングの強さがそれと直交する方向へのエッチングの強さより大である異方性の強いエッチング処理を行い、前記露出した前記第2の絶縁層を厚さ方向に除去して前記第1の絶縁層を露出させるとともに、前記レジストを前記第3の絶縁層に対して後退させる第2エッチング段階(S3c)と、
前記レジストの表面側から異方性エッチング処理を行い、前記露出した前記第1の絶縁層を厚さ方向に除去して前記回路素子の一部を露出させるととともに、前記第3の絶縁層のうち前記後退したレジストから露出している部分を除去し、さらに、前記第2の絶縁層に段部(29)を形成し、前記基板側に向かって凸型の孔を形成する第3エッチング段階(S3d)とを含んでいることを特徴とする半導体装置の製造方法。 - 前記孔形成工程は、
前記第3エッチング段階の後に前記異方性の強いエッチング処理を行い、前記第2の絶縁層の前記段部の位置を前記第1の絶縁層側に移動させる第4エッチング段階(S3e)を含んでいることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記回路素子にはヘテロ接合バイポーラトランジスタが含まれ、該トランジスタの電極が前記配線部の導通対象であることを特徴とする請求項1または請求項2記載の半導体装置の製造方法。
- 前記第2の絶縁層がベンゾシクロブテンによって形成されていることを特徴とする請求項1〜3のいずれかに記載の半導体装置の製造方法。
- 前記第1エッチング段階および第3エッチング段階の前記異方性エッチングがフッ素系ガスを用いたエッチングであることを特徴とする請求項1〜4のいずれかに記載の半導体装置の製造方法。
- 前記第2エッチング段階および第4エッチング段階の前記異方性の強いエッチングが酸素ガスを用いたエッチングであることを特徴とする請求項1〜5のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004346231A JP4250584B2 (ja) | 2004-11-30 | 2004-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004346231A JP4250584B2 (ja) | 2004-11-30 | 2004-11-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006156768A JP2006156768A (ja) | 2006-06-15 |
JP4250584B2 true JP4250584B2 (ja) | 2009-04-08 |
Family
ID=36634657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004346231A Active JP4250584B2 (ja) | 2004-11-30 | 2004-11-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4250584B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3501280B2 (ja) * | 1998-08-31 | 2004-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
JP3634976B2 (ja) * | 1999-03-11 | 2005-03-30 | 株式会社日立製作所 | 半導体装置,その製造方法,高周波電力増幅装置および無線通信装置 |
JP2000349152A (ja) * | 1999-03-29 | 2000-12-15 | Sony Corp | 半導体装置の製造方法 |
JP2001298031A (ja) * | 2000-04-13 | 2001-10-26 | Advantest Corp | 接合型バイポーラトランジスタおよびその製造方法、半導体集積回路装置 |
JP2001326284A (ja) * | 2000-05-17 | 2001-11-22 | Nec Corp | 化合物半導体集積回路およびその製造方法 |
JP5038567B2 (ja) * | 2001-09-26 | 2012-10-03 | 東京エレクトロン株式会社 | エッチング方法 |
JP2003243409A (ja) * | 2002-02-15 | 2003-08-29 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-11-30 JP JP2004346231A patent/JP4250584B2/ja active Active
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Publication number | Publication date |
---|---|
JP2006156768A (ja) | 2006-06-15 |
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