JP5037285B2 - Pulse signal time measuring device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse signal time measuring instrument for measuring time elapsed from a changing point of a pulse signal inputted from a clock signal generator with its frequency variable and corresponding to a prescribed setting value. <P>SOLUTION: This pulse signal time measuring instrument 100 is equipped with a measurement starting means 30 with an input pulse signal S1 outputted by an inverter circuit 300 being inputted thereinto while detecting the changing point of the inputted pulse signal S1 to output a measurement starting signal S3, an addition means 10 starting an addition by inputting the starting signal S3 thereinto while outputting an additional value D2 obtained by thereto adding a prescribed additional value D1 in each clock cycle of a clock signal Sc, a measurement reaching means 20 outputting a measurement reaching signal S2 when the additional value D2 has reached the setting value Ds, a prescribed additional value calculation means 40 for setting the additional value D1 in the addition means 10, and a control means 50 for setting the setting value Ds in the reaching means 20. An output of the reaching signal S2 can be used for measuring time having elapsed since the changing point of the pulse signal S1 and corresponding to the setting value Ds. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、パルス信号時間計測装置に関する。特に、本発明は、入力パルス信号の変化点からの所定の設定値に対応した時間を計測できるパルス信号時間計測装置に関する。   The present invention relates to a pulse signal time measuring apparatus. In particular, the present invention relates to a pulse signal time measuring apparatus capable of measuring a time corresponding to a predetermined set value from a changing point of an input pulse signal.

従来、インバータ回路が電力の変換に用いられている。この種の回路は、例えば効率良くモータの制御を行うことができる。   Conventionally, inverter circuits are used for power conversion. This type of circuit can efficiently control the motor, for example.

図６に、従来の例によるインバータ回路を示す。このインバータ回路では、Ｕ相及びＸ相の信号により駆動される上下一対のトランジスタと、Ｖ相及びＹ相の信号により駆動される上下一対のトランジスタとが、コイルを介して接続されている。Ｕ相、Ｘ相、Ｖ相及びＹ相それぞれから所定の信号を各トランジスタのドライバに供給することにより、所望の交流電力を発生することができる。   FIG. 6 shows an inverter circuit according to a conventional example. In this inverter circuit, a pair of upper and lower transistors driven by U-phase and X-phase signals and a pair of upper and lower transistors driven by V-phase and Y-phase signals are connected via a coil. By supplying a predetermined signal from each of the U phase, X phase, V phase, and Y phase to the driver of each transistor, desired AC power can be generated.

ここで、図７（ａ）に示すように、Ｕ相及びＸ相の信号により駆動される上下一対のトランジスタを同時にオン状態（飽和状態）にすると、２つのトランジスタが短絡して大電流が流れる結果、これらのトランジスタが壊れてしまう場合がある。図７（ａ）の例では、時間ｔ１からｔ２の間において、Ｕ相及びＸ相の信号が共にハイ状態があり、上下一対のトランジスタを同時にオン状態となっている。   Here, as shown in FIG. 7A, when a pair of upper and lower transistors driven by U-phase and X-phase signals are simultaneously turned on (saturated), the two transistors are short-circuited and a large current flows. As a result, these transistors may be broken. In the example of FIG. 7A, between the times t1 and t2, both the U-phase and X-phase signals are in the high state, and the pair of upper and lower transistors are in the on state at the same time.

上下一対のトランジスタが共にオン状態になることを回避する手法としては、例えば、Ｕ相及びＸ相が共にハイ状態になることを禁止するロジックをインバータ回路に組み込む必要がある。このロジックをインバータ回路に組み込めば、例えば、Ｕ相の信号の時間ｔ１からｔ２の間の部分のハイ状態をロー状態（点線の部分）にすることができる。その結果、上側のトランジスタがオフ状態（遮断状態）となる。   As a technique for avoiding the pair of upper and lower transistors from being turned on, for example, it is necessary to incorporate in the inverter circuit a logic that prohibits the U phase and the X phase from both being in the high state. If this logic is incorporated into an inverter circuit, for example, the high state of the portion of the U-phase signal between times t1 and t2 can be changed to the low state (dotted line portion). As a result, the upper transistor is turned off (cut off).

上記ロジックをインバータ回路に組み込んだ場合には、図７（ｂ）に示すように、Ｕ相及びＸ相の信号が共にハイ状態になることを回避することができる。しかし、時間ｔ２において、ドライバ又はトランジスタの特性等により、Ｕ相又はＸ相の位置が変動して、一瞬ではあるものの、上下一対のトランジスタが共にオン状態になる可能性がある。   When the logic is incorporated in an inverter circuit, it can be avoided that both U-phase and X-phase signals are in a high state, as shown in FIG. However, at time t2, the U-phase or X-phase position may fluctuate due to the characteristics of the driver or transistor, etc., and there is a possibility that both the upper and lower pair of transistors are turned on, although it is instantaneous.

そこで、上下一対のトランジスタが共にオン状態になることを確実に回避する手法として、図７（ｃ）に示すように、上下一対のトランジスタが共にオン状態になることを防止する同時導通防止時間値Ｔｏを信号に設けることが行われている。図７（ｃ）に示す例では、Ｘ相の信号の立下り時間ｔ１を、Ｕ相の立ち上がり時間ｔ２より時間値Ｔｏだけ前の位置にずらしている。この同時導通防止時間値Ｔｏを信号に設けることにより、上下一対のトランジスタが共にオン状態になることを確実に回避できる。   Therefore, as a method for reliably avoiding that the pair of upper and lower transistors are both turned on, as shown in FIG. 7C, the simultaneous conduction prevention time value for preventing both the pair of upper and lower transistors from being turned on. To is provided in the signal. In the example shown in FIG. 7C, the fall time t1 of the X-phase signal is shifted to a position before the U-phase rise time t2 by a time value To. By providing the simultaneous conduction prevention time value To in the signal, it is possible to reliably avoid the pair of upper and lower transistors from being turned on.

また、図８（ａ）に示すように、上下一対のトランジスタを同時にオン及びオフ状態にする場合には、図８（ｂ）に示すように、Ｘ相の信号の立ち上がり時、及び、Ｕ相の信号の立下り時、それぞれに、上記同時導通防止時間値Ｔｏを設けることが行われる。図８（ｂ）に示す例では、Ｘ相の信号において、時間ｔ１から時間ｔ２までの間と、時間ｔ３から時間ｔ４までの間それぞれに、上記同時導通防止時間値Ｔｏが設けられている。   Further, as shown in FIG. 8A, when the pair of upper and lower transistors are turned on and off at the same time, as shown in FIG. The simultaneous conduction prevention time value To is provided for each falling edge of the signal. In the example shown in FIG. 8B, in the X-phase signal, the simultaneous conduction prevention time value To is provided between time t1 and time t2 and between time t3 and time t4.

上述した同時導通防止時間値を信号に設けることは、特定の用途のためのインバータ回路であれば用意に設計することができる。また、汎用のクロック信号発生装置（パルス信号発生装置ともいう）を用いて、インバータ回路に信号を供給する場合でも、供給する信号の周波数が一定であれば、各周波数に対して同時導通防止時間値を設定したパルスパターンを設定することにより、各パルスパターンを有する信号を供給してインバータ回路を駆動することができる。   Providing the above-described simultaneous conduction prevention time value in the signal can be easily designed as long as it is an inverter circuit for a specific application. Even when a signal is supplied to the inverter circuit using a general-purpose clock signal generator (also referred to as a pulse signal generator), if the frequency of the supplied signal is constant, the simultaneous conduction prevention time for each frequency By setting a pulse pattern in which values are set, a signal having each pulse pattern can be supplied to drive the inverter circuit.

一方、周波数が可変であるクロック信号発生装置を用いることにより、シームレス（継ぎ目なく）に周波数制御を行うことができる。   On the other hand, frequency control can be performed seamlessly (seamlessly) by using a clock signal generator having a variable frequency.

しかし、周波数が可変であるクロック信号発生装置を用いて、インバータ回路に信号を供給する場合には、周波数の変化に対応した同時導通防止時間値を信号に設定することが困難である。   However, when a signal is supplied to an inverter circuit using a clock signal generator having a variable frequency, it is difficult to set a simultaneous conduction prevention time value corresponding to a change in frequency in the signal.

周波数が可変であるクロック信号発生装置を用いて、インバータ回路に信号を供給する場合には、まず、信号に設定した所定の同時導通防止時間値を確認するために、周波数ごとに、設定された同時導通防止時間値を計測する必要がある。例えば、同時導通防止時間値の計測だけならば、クロック周波数が固定された固定クロック信号を用いて計測することが可能であるが、クロック信号発生装置がインバータ回路に供給する信号のクロック信号と、上記固定クロック信号とが同期していないので、この手法を用いてトランジスタの駆動信号に同時導通防止時間値を設定すると、駆動信号にジッタが常に発生する。   When a signal is supplied to an inverter circuit using a clock signal generator having a variable frequency, first, a predetermined simultaneous conduction prevention time value set for the signal is set for each frequency. It is necessary to measure the simultaneous conduction prevention time value. For example, if only the measurement of the simultaneous conduction prevention time value can be measured using a fixed clock signal with a fixed clock frequency, the clock signal of the signal supplied to the inverter circuit by the clock signal generator, Since the fixed clock signal is not synchronized, if this method is used to set the simultaneous conduction prevention time value for the transistor drive signal, jitter will always occur in the drive signal.

そこで、本発明は、周波数が可変であるクロック信号発生装置から入力したパルス信号の変化点からの所定の設定値に対応した時間を計測できるパルス信号時間計測装置を提供することを目的とする。ここで、上記パルス信号の変化点は、例えば、パルス信号の立ち上がり時点又は立ち下がり時点である。また、上記所定の設定値は、例えば、同時導通防止時間値である。   Therefore, an object of the present invention is to provide a pulse signal time measuring device capable of measuring a time corresponding to a predetermined set value from a changing point of a pulse signal input from a clock signal generating device having a variable frequency. Here, the change point of the pulse signal is, for example, the rise time or the fall time of the pulse signal. The predetermined set value is, for example, a simultaneous conduction prevention time value.

上記の課題を解決するために、本発明に係るパルス信号時間計測装置は、入力パルス信号の変化点から加算を開始し、クロック信号のクロック周期毎に加算所定値を加算した加算値を出力する加算手段と、上記加算値が設定値に達したとき、計測到達信号を出力する計測到達手段と、を備え、上記計測到達信号の出力により、上記入力パルス信号の変化点からの上記設定値に対応した時間を計測できることを特徴とする。   In order to solve the above problems, the pulse signal time measuring apparatus according to the present invention starts addition from the changing point of the input pulse signal, and outputs an addition value obtained by adding a predetermined addition value for each clock cycle of the clock signal. And an addition means and a measurement arrival means for outputting a measurement arrival signal when the addition value reaches a set value. The output of the measurement arrival signal causes the set value from the change point of the input pulse signal to be set. It can measure the corresponding time.

上述した本発明に係るパルス信号時間計測装置によれば、周波数が可変であるクロック信号発生装置から入力したパルス信号の変化点からの所定の設定値に対応した時間を計測できる。   According to the above-described pulse signal time measuring apparatus according to the present invention, it is possible to measure a time corresponding to a predetermined set value from a change point of a pulse signal input from a clock signal generating apparatus having a variable frequency.

以下、本発明に係るパルス信号時間計測装置の好ましい一実施形態を、図面を参照して説明する。図１は、本発明に係るパルス信号時間計測装置の一実施形態を示すブロック図である。   Hereinafter, a preferred embodiment of a pulse signal time measuring apparatus according to the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a pulse signal time measuring apparatus according to the present invention.

本実施形態のパルス信号時間計測装置１００は、インバータ回路３００が出力した入力パルス信号Ｓ１を入力し、入力した入力パルス信号Ｓ１の変化点を検出して計測開始信号Ｓ３を出力する計測開始手段３０と、計測開始信号Ｓ３の入力により加算を開始し、クロック信号Ｓｃのクロック周期毎に加算所定値Ｄ１を加算した加算値Ｄ２を出力する加算手段１０と、加算値Ｄ２が設定値Ｄｓに達したとき、計測到達信号Ｓ２を出力する計測到達手段２０と、加算手段１０に上記加算所定値Ｄ１を設定する加算所定値算出手段４０と、計測到達手段２０に上記設定値Ｄｓを設定する制御手段５０と、を備えている。
また、本実施形態のパルス信号時間計測装置１００は、計測到達信号Ｓ２の出力により、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間を計測できる。 The pulse signal time measuring apparatus 100 according to the present embodiment receives the input pulse signal S1 output from the inverter circuit 300, detects a change point of the input pulse signal S1 and outputs a measurement start signal S3. The addition means 10 that starts addition upon input of the measurement start signal S3 and outputs the addition value D2 obtained by adding the addition predetermined value D1 every clock cycle of the clock signal Sc, and the addition value D2 reaches the set value Ds The measurement arrival means 20 that outputs the measurement arrival signal S2, the addition predetermined value calculation means 40 that sets the addition predetermined value D1 in the addition means 10, and the control means 50 that sets the set value Ds in the measurement arrival means 20 And.
Further, the pulse signal time measuring apparatus 100 of the present embodiment can measure the time corresponding to the set value Ds from the changing point of the input pulse signal S1 by the output of the measurement arrival signal S2.

本実施形態のパルス信号時間計測装置１００の計測開始手段３０は、インバータ回路３００から、このインバータ回路３００が出力した入力パルス信号Ｓ１を入力する。この入力パルス信号Ｓ１は、図２に示すように、インバータ回路３００のトランジスタを駆動する駆動信号である。入力パルス信号Ｓ１は、例えば、Ｘ相の信号又はＵ相の信号である。また、入力パルス信号Ｓ１の変化点は、例えば、Ｘ相の信号の時間ｔ１における立下り時点か、又は、Ｕ相の信号の時間ｔ２における立ち下り時点である。ここで、図２は、上述した図７又は図８と同様の波形を意味する。また、上記設定値Ｄｓは、例えば、インバータ回路における同時導通防止時間値である。 The measurement start means 30 of the pulse signal time measuring apparatus 100 of the present embodiment receives the input pulse signal S1 output from the inverter circuit 300 from the inverter circuit 300. The input pulse signal S1 is a drive signal for driving the transistors of the inverter circuit 300 as shown in FIG. The input pulse signal S1 is, for example, an X-phase signal or a U-phase signal. The change point of the input pulse signal S1 is, for example, the falling point at the time t1 of the X-phase signal or the falling point at the time t2 of the U-phase signal. Here, FIG. 2 means the same waveform as that of FIG. 7 or FIG. 8 described above. The set value Ds is, for example, a simultaneous conduction prevention time value in the inverter circuit.

また、本実施形態のパルス信号時間計測装置１００は、上記加算値Ｄ２が設定値Ｄｓに達した時、計測到達信号Ｓ２を出力し、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間値（以下、計測時間値ともいう）を計測する。この計測到達信号Ｓ２は、インバータ回路３００に供給される。インバータ回路３００は、所定の同時導通防止時間値を設定するために、入力した計測到達信号Ｓ２を用いる。即ち、計測到達信号Ｓ２は、インバータ回路３００においては、例えば、Ｘ相の信号の時間ｔ１における立下り時点からの所定の時間が経過した時点を意味しており、上記計測時間値を計測することにより、設定された同時導通防止時間値と対応しているのかどうかが判断される。   Further, the pulse signal time measuring apparatus 100 of the present embodiment outputs a measurement arrival signal S2 when the added value D2 reaches the set value Ds, and corresponds to the set value Ds from the changing point of the input pulse signal S1. A time value (hereinafter also referred to as a measurement time value) is measured. The measurement arrival signal S2 is supplied to the inverter circuit 300. The inverter circuit 300 uses the input measurement arrival signal S2 in order to set a predetermined simultaneous conduction prevention time value. That is, in the inverter circuit 300, the measurement arrival signal S2 means, for example, a time when a predetermined time has elapsed from the falling time of the X-phase signal at the time t1, and the measurement time value is measured. Thus, it is determined whether or not it corresponds to the set simultaneous conduction prevention time value.

上記加算手段１０及び計測到達手段２０それぞれには、装置外部のクロック信号発生手段２００からクロック周波数が可変なクロック信号Ｓｃが供給される。クロック信号発生手段２００は、可変クロック信号Ｓｃをインバータ回路３００にも供給しており、インバータ回路３００は、この可変クロック信号Ｓｃに基づいた信号を用いる。即ち、上記入力パルス信号Ｓ１のクロック周波数は、この可変クロック信号Ｓｃと同じである。従って、クロック信号Ｓｃのクロック周波数の変更に応じて、入力パルス信号Ｓ１の変化点が変更される。   Each of the adding means 10 and the measurement reaching means 20 is supplied with a clock signal Sc having a variable clock frequency from a clock signal generating means 200 outside the apparatus. The clock signal generating means 200 also supplies the variable clock signal Sc to the inverter circuit 300, and the inverter circuit 300 uses a signal based on the variable clock signal Sc. That is, the clock frequency of the input pulse signal S1 is the same as that of the variable clock signal Sc. Therefore, the changing point of the input pulse signal S1 is changed according to the change of the clock frequency of the clock signal Sc.

上記クロック信号発生手段２００としては、例えば、クロック周波数が可変な公知のパルス信号発生装置を用いることができる。   As the clock signal generating means 200, for example, a known pulse signal generating device having a variable clock frequency can be used.

加算所定値算出手段４０は、詳しくは後述するが、可変クロック信号Ｓｃのクロック周波数に対応した加算所定値Ｄ１を算出して、該加算所定値Ｄ１を加算手段１０に設定する。   As will be described in detail later, the predetermined addition value calculation means 40 calculates an addition predetermined value D1 corresponding to the clock frequency of the variable clock signal Sc, and sets the addition predetermined value D1 in the addition means 10.

上記制御手段５０は、少なくともＣＰＵ、ＲＯＭ、ＲＡＭ、表示部及び操作入力部（図示せず）を有し、予め記憶されているプログラムに従って、計測到達手段２０の制御を行う。制御手段５０は、パルス信号時間計測装置１００の他の構成要素の制御を兼ねていても良い。   The control means 50 includes at least a CPU, a ROM, a RAM, a display unit, and an operation input unit (not shown), and controls the measurement arrival unit 20 according to a program stored in advance. The control means 50 may also serve as control of other components of the pulse signal time measuring apparatus 100.

以下、上述した本実施形態のパルス信号時間計測装置１００の一実施例を、図面を参照しながら説明する。図３は、図１のパルス信号時間計測装置１００の実施例を示すブロック図である。   Hereinafter, an example of the pulse signal time measuring apparatus 100 of the present embodiment described above will be described with reference to the drawings. FIG. 3 is a block diagram showing an embodiment of the pulse signal time measuring apparatus 100 of FIG.

本実施例のパルス信号時間計測装置１００は、図３に示すように、可変クロック信号Ｓｃを供給するクロック信号発生手段２００と、入力パルス信号Ｓ１を供給すると共に計測到達信号Ｓ２が供給されるインバータ回路３００とを備えている。   As shown in FIG. 3, the pulse signal time measuring apparatus 100 of this embodiment includes a clock signal generating means 200 that supplies a variable clock signal Sc, and an inverter that supplies an input pulse signal S1 and a measurement arrival signal S2. Circuit 300.

クロック信号発生手段２００は、可変クロック信号Ｓｃを発生して、パルス信号時間計測装置１００及びインバータ回路３００に供給する。本実施形態では、可変クロック信号Ｓｃを供給するクロック信号発生手段２００として、ダイレクト・ディジタル・シンセサイザー（ＤＤＳ）を用いる。   The clock signal generating means 200 generates a variable clock signal Sc and supplies it to the pulse signal time measuring device 100 and the inverter circuit 300. In the present embodiment, a direct digital synthesizer (DDS) is used as the clock signal generating means 200 that supplies the variable clock signal Sc.

本実施例のクロック信号発生手段２００は、図３に示すように、デジタル制御手段２１０が出力するクロック周波数に対応するクロック周波数情報Ｆｄを入力して、正弦波形の周波数可変な信号を発生するＤＤＳ発振手段２２０と、ＤＤＳ発振手段２２０が出力した信号を入力して不要な周波数成分を除去した信号をコンパレータ２４０に出力するローパスフィルタ２３０と、ローパスフィルタ２３０が出力した正弦波形の信号を一方の入力部に入力し、他方の入力部から入力した所定の基準値と比較して矩形波の可変クロック信号Ｓｃを出力するコンパレータ２４０と、ＤＤＳ発振手段２２０を制御する上記デジタル制御手段２１０とで構成される。   As shown in FIG. 3, the clock signal generating means 200 of this embodiment receives the clock frequency information Fd corresponding to the clock frequency output from the digital control means 210 and generates a sine waveform frequency variable signal. One input is an oscillation means 220, a low-pass filter 230 that inputs a signal output from the DDS oscillation means 220 and removes unnecessary frequency components to the comparator 240, and a sine waveform signal output from the low-pass filter 230. And a comparator 240 that outputs a rectangular variable clock signal Sc in comparison with a predetermined reference value input from the other input unit, and the digital control unit 210 that controls the DDS oscillation unit 220. The

クロック信号発生手段２００は、水晶発振器を備えており、５０ＭＨｚ〜１００ＭＨｚの範囲のクロック周波数を有する可変クロック信号Ｓｃを発生することができる。デジタル制御手段２１０は、５０ＭＨｚ〜１００ＭＨｚの範囲に相当するクロック周波数情報Ｆｄを、ＤＤＳ発振手段２２０に出力すると共に、パルス信号時間計測装置１００にも出力する。   The clock signal generating means 200 includes a crystal oscillator and can generate a variable clock signal Sc having a clock frequency in the range of 50 MHz to 100 MHz. The digital control unit 210 outputs clock frequency information Fd corresponding to the range of 50 MHz to 100 MHz to the DDS oscillation unit 220 and also to the pulse signal time measuring apparatus 100.

クロック信号発生手段２００は、デジタル制御手段２１０が出力するクロック周波数情報Ｆｄを変化させることにより、発生する可変クロック信号Ｓｃのクロック周波数を変化させる。   The clock signal generation means 200 changes the clock frequency of the generated variable clock signal Sc by changing the clock frequency information Fd output from the digital control means 210.

具体的には、ＤＤＳ発振手段２２０は、入力したクロック周波数情報Ｆｄに基づいて、相当するクロック周波数を有する信号を発生する。この入力するクロック周波数情報Ｆｄが変化すると、このクロック周波数情報Ｆｄの変化に対応して、ＤＤＳ発振手段２２０が発生する信号の周波数も変化する。   Specifically, the DDS oscillation means 220 generates a signal having a corresponding clock frequency based on the input clock frequency information Fd. When the input clock frequency information Fd changes, the frequency of the signal generated by the DDS oscillation means 220 also changes corresponding to the change of the clock frequency information Fd.

次に、パルス信号時間計測装置１００の各構成要素について以下に詳述する。   Next, each component of the pulse signal time measuring apparatus 100 will be described in detail below.

まず、加算所定値算出手段４０について、以下に説明する。
加算所定値算出手段４０は、図３に示すように、デジタル制御手段２１０が発生したクロック周波数情報Ｆｄを入力し、加算所定値Ｄ１を算出する所定値算出手段４１と、所定値算出手段４１が算出した加算所定値Ｄ１を記憶し、記憶した加算所定値Ｄ１を加算手段１０に出力する加算所定値レジスタ４２とで構成される。 First, the addition predetermined value calculation means 40 will be described below.
As shown in FIG. 3, the addition predetermined value calculation means 40 receives the clock frequency information Fd generated by the digital control means 210, and the predetermined value calculation means 41 and the predetermined value calculation means 41 calculate the addition predetermined value D1. An addition predetermined value register 42 that stores the calculated addition predetermined value D1 and outputs the stored addition predetermined value D1 to the adding means 10 is constituted.

所定値算出手段４１は、加算所定値レジスタ４２に設定される加算所定値Ｄ１を、デジタル制御手段２１０から出力されるクロック周波数情報Ｆｄと特定クロック周波数とに基づいて算出する。可変クロック信号Ｓｃのクロック周波数と、クロック周波数情報Ｆｄとは線形の関係にある。   The predetermined value calculation means 41 calculates the predetermined addition value D1 set in the addition predetermined value register 42 based on the clock frequency information Fd output from the digital control means 210 and the specific clock frequency. The clock frequency of the variable clock signal Sc and the clock frequency information Fd have a linear relationship.

本実施例では、上記特定クロック周波数を、クロック信号発生手段２００が供給する周波数範囲の下限値である５０ＭＨｚとした。以下、この特定クロック周波数５０ＭＨｚに相当するクロック周波数情報をＦｄ（５０）ともいう。なお、上記特定クロック周波数は、他のクロック周波数であっても良い。   In this embodiment, the specific clock frequency is set to 50 MHz, which is the lower limit value of the frequency range supplied by the clock signal generating means 200. Hereinafter, the clock frequency information corresponding to the specific clock frequency of 50 MHz is also referred to as Fd (50). The specific clock frequency may be another clock frequency.

具体的には、所定値算出手段４１は、特定クロック周波数に相当するクロック周波数情報Ｆｄ（５０）を基準として、可変クロック信号Ｓｃのクロック周波数に相当する入力したクロック周波数情報Ｆｄとの比を求めて、加算所定値Ｄ１を算出する。   Specifically, the predetermined value calculation means 41 obtains a ratio with the input clock frequency information Fd corresponding to the clock frequency of the variable clock signal Sc with reference to the clock frequency information Fd (50) corresponding to the specific clock frequency. Then, the predetermined addition value D1 is calculated.

即ち、加算所定値Ｄ１は、以下の式により求められる。
Ｄ１ ＝ Ｆｄ（５０） ／ 入力したクロック周波数情報Ｆｄ That is, the predetermined addition value D1 is obtained by the following equation.
D1 = Fd (50) / input clock frequency information Fd

可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚの場合には、加算所定値Ｄ１は１であり、可変クロック信号Ｓｃのクロック周波数が１００ＭＨｚの場合には、加算所定値Ｄ１は０．５となる。従って、本実施例では、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚ〜１００ＭＨｚの範囲で変化した場合、上記加算所定値Ｄ１は１〜０．５の範囲で変化する。   When the clock frequency of the variable clock signal Sc is 50 MHz, the predetermined addition value D1 is 1. When the clock frequency of the variable clock signal Sc is 100 MHz, the predetermined addition value D1 is 0.5. Therefore, in this embodiment, when the clock frequency of the variable clock signal Sc changes in the range of 50 MHz to 100 MHz, the predetermined addition value D1 changes in the range of 1 to 0.5.

所定値算出手段４１は、上述したように算出した加算所定値Ｄ１を加算所定値レジスタ４２に設定する。そして、加算所定値レジスタ４２は、設定された加算所定値Ｄ１を加算手段１０に出力する。   The predetermined value calculation means 41 sets the addition predetermined value D1 calculated as described above in the addition predetermined value register 42. Then, the addition predetermined value register 42 outputs the set addition predetermined value D1 to the adding means 10.

本実施例では、加算所定値Ｄ１のデータ長は２１ビットであり、所定値算出手段４１と加算所定値レジスタ４２とを接続する信号線、及び、加算所定値レジスタ４２と加算手段１０とを接続する信号線、それぞれは、２１ビットのデータ長を有する。図３の各信号線に表示された数字は、このビット数を表わしている。   In this embodiment, the data length of the predetermined addition value D1 is 21 bits, the signal line connecting the predetermined value calculation means 41 and the addition predetermined value register 42, and the addition predetermined value register 42 and the addition means 10 are connected. Each signal line has a data length of 21 bits. The numbers displayed on each signal line in FIG. 3 represent the number of bits.

この加算所定値Ｄ１のデータ長は以下のように定めることができる。クロック周波数の小数部の有効数字を６桁まで扱えば、一般的な水晶発振器の発振する周波数を十分に精度良く表わすことができる。そして、１０-6は２-20に対応するので、小数部のデータ長は２０ビットを用意すれば良いことになる。一方、クロック周波数の整数部は、１ビットだけ用意すれば良い。従って、整数部と小数部とを併せて、加算所定値Ｄ１のデータ長は２１ビットとなる。 The data length of the predetermined addition value D1 can be determined as follows. By handling up to six significant digits of the decimal part of the clock frequency, the frequency at which a general crystal oscillator oscillates can be expressed with sufficient accuracy. Since 10 −6 corresponds to 2 −20 , it is sufficient to prepare 20 bits for the data length of the decimal part. On the other hand, only one bit of the integer part of the clock frequency is prepared. Therefore, the data length of the predetermined addition value D1 is 21 bits by combining the integer part and the decimal part.

上記所定値算出手段４１は、公知の除算回路を用いて構成することができる。この除算を行う回路としては、例えば、ニュートン法を使用した回路を用いることが、高速で正確な除算値を求める上で好ましい。   The predetermined value calculation means 41 can be configured using a known division circuit. As a circuit for performing this division, for example, a circuit using Newton's method is preferably used for obtaining a high-speed and accurate division value.

ニュートン法を使用した除算回路を用いた場合、４回の反復計算により、小数部の有効数字６桁を有する加算所定値Ｄ１を求めることができる。この場合、一回の反復計算に３クロック数を必要とするので、除算計算の前後の処理を含めて計１４クロック数で上記除算が完了する。例えば、デジタル制御手段２１０が、１μｓ毎にクロック周波数情報Ｆｄを変更する場合、所定値算出回路は、可変クロック信号Ｓｃが５０ＭＨｚの時には、２０ｎｓ×１４クロック数、即ち２８０ｎｓの演算時間で上記除算を完了して新たな加算所定値Ｄ１を算出できる。この除算速度は、比較的高速でクロック周波数を変化させて周波数制御を行う場合にも十分に対応できる。   When a division circuit using the Newton method is used, the predetermined addition value D1 having 6 significant digits of the decimal part can be obtained by four iterations. In this case, since 3 clocks are required for one repetitive calculation, the above division is completed in a total of 14 clocks including the processes before and after the division calculation. For example, when the digital control unit 210 changes the clock frequency information Fd every 1 μs, the predetermined value calculation circuit performs the above division by the calculation time of 20 ns × 14 clocks, that is, 280 ns when the variable clock signal Sc is 50 MHz. Upon completion, a new addition predetermined value D1 can be calculated. This division speed can sufficiently cope with the case where frequency control is performed by changing the clock frequency at a relatively high speed.

なお、高速な周波数制御が行われない場合には、所定値算出手段４１を、２のマイナスべき乗の減算を所定のビット数だけ反復して行う除算回路を用いて構成しても良い。また、所定の除算プログラムを実行するＣＰＵを用いて、所定値算出手段４１を構成しても良い。   If high-speed frequency control is not performed, the predetermined value calculation means 41 may be configured using a division circuit that repeatedly subtracts a negative power of 2 by a predetermined number of bits. Further, the predetermined value calculation means 41 may be configured using a CPU that executes a predetermined division program.

次に、加算手段１０について以下に説明する。
加算手段１０は、図３に示すように、所定値加算手段１１と加算値レジスタ１２とで構成される。 Next, the adding means 10 will be described below.
As shown in FIG. 3, the adding means 10 includes a predetermined value adding means 11 and an added value register 12.

所定値加算手段１１は、一方の入力部には、加算所定値レジスタ４２から読み出された加算所定値Ｄ１が入力され、他方の入力部には、加算値レジスタ１２が出力する加算値Ｄ２がフィードバックして入力される。そして、所定値加算手段１１は、入力した加算所定値Ｄ１とフィードバックして入力された加算値Ｄ２とを加算し、その加算した値を新たな加算値Ｄ２として加算値レジスタ１２に出力する。   In the predetermined value adding means 11, an addition predetermined value D1 read from the addition predetermined value register 42 is input to one input unit, and an addition value D2 output from the addition value register 12 is input to the other input unit. Input with feedback. Then, the predetermined value adding means 11 adds the inputted addition predetermined value D1 and the addition value D2 inputted by feedback, and outputs the added value to the addition value register 12 as a new addition value D2.

加算値レジスタ１２は、所定値加算手段１１が出力する加算値Ｄ２を入力する。また、加算値レジスタ１２は、記憶している加算値Ｄ２を計測到達手段２０と、所定値加算手段１１の上記他方の入力部に出力する。また、加算値レジスタ１２は、クロック信号発生手段２００のコンパレータ２４０が出力する可変クロック信号Ｓｃを入力している。また、加算値レジスタ１２は、計測開始手段３０が出力する計測開始信号Ｓ３を入力する。   The addition value register 12 receives the addition value D2 output from the predetermined value addition means 11. The addition value register 12 outputs the stored addition value D2 to the measurement arrival unit 20 and the other input unit of the predetermined value addition unit 11. Further, the addition value register 12 receives the variable clock signal Sc output from the comparator 240 of the clock signal generating means 200. Further, the addition value register 12 receives a measurement start signal S3 output from the measurement start means 30.

加算値レジスタ１２は、計測開始手段３０が出力する計測開始信号Ｓ３を入力するまでは、加算所定値Ｄ１で初期化され続ける。一方、加算値レジスタ１２は、計測開始信号Ｓ３を入力した後は、可変クロック信号Ｓｃに同期して、その記憶内容が所定値加算手段１１から入力する加算値Ｄ２により更新される。つまり、加算値レジスタ１２は、最初に加算所定値Ｄ１を入力して記憶した後、計測開始信号Ｓ３を入力するまでは、加算所定値Ｄ１の値を保持し続ける。即ち、加算手段１０は、計測開始手段３０が出力する計測開始信号Ｓ３を、加算値レジスタ１２が入力することにより加算を開始する。   The addition value register 12 is continuously initialized with the addition predetermined value D1 until the measurement start signal S3 output from the measurement start means 30 is input. On the other hand, after the input of the measurement start signal S3, the addition value register 12 is updated with the addition value D2 inputted from the predetermined value addition means 11 in synchronization with the variable clock signal Sc. That is, the addition value register 12 continues to hold the value of the addition predetermined value D1 until the measurement start signal S3 is input after the addition predetermined value D1 is first input and stored. That is, the addition means 10 starts addition when the addition value register 12 inputs the measurement start signal S3 output from the measurement start means 30.

本実施例では、加算値Ｄ２のデータ長は４７ビットであり、所定値加算手段１１と加算値レジスタ１２とを接続する信号線、及び、加算値レジスタ１２と所定値加算手段１１の上記他方の入力部とを接続する信号線、それぞれは、４７ビットのデータ長を有する。   In this embodiment, the data length of the addition value D2 is 47 bits, the signal line connecting the predetermined value addition means 11 and the addition value register 12, and the other of the addition value register 12 and the predetermined value addition means 11 described above. Each of the signal lines connecting the input unit has a data length of 47 bits.

この加算値Ｄ２のデータ長は以下のように定めることができる。設定値Ｄｓに対応した時間として、最大１秒間の同時導通保持時間値を計測する場合、可変クロック信号Ｓｃが５０ＭＨｚのクロック周波数を有する時には、整数部として２７ビットが必要となる。小数部としては、上述したように、２０ビットが必要である。従って、整数部と小数部とを併せて、加算値Ｄ２のデータ長は４７ビットとなる。   The data length of the added value D2 can be determined as follows. When measuring the simultaneous conduction holding time value for a maximum of 1 second as the time corresponding to the set value Ds, when the variable clock signal Sc has a clock frequency of 50 MHz, 27 bits are required as an integer part. As the decimal part, 20 bits are required as described above. Therefore, the data length of the added value D2 is 47 bits by combining the integer part and the decimal part.

図４（ａ）に、加算値レジスタ１２が記憶する加算値Ｄ２の例を示す。図４（ａ）は、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚの場合を示しており、上述したように、加算所定値Ｄ１は１．０となる。加算値レジスタ１２は、計測開始信号Ｓ３を入力する前は、初期値として加算所定値Ｄ１を、即ち１．０を、保持している。加算値レジスタ１２は、計測開始信号Ｓ３を入力した後は、可変クロック信号Ｓｃのクロック周期ごとに、即ち２０ｎｓごとに、記憶内容を更新する。従って、所定値加算手段１０は、可変クロック信号Ｓｃのクロック周期ごとに、フィードバックされた加算値Ｄ２と加算所定値Ｄ１とを加算して加算値レジスタ１２に出力するので、加算値Ｄ２は、図４（ａ）に示すように、２０ｎｓごとに、加算所定値１の変化幅でステップ状に単調に増加する。   FIG. 4A shows an example of the addition value D2 stored in the addition value register 12. FIG. 4A shows a case where the clock frequency of the variable clock signal Sc is 50 MHz. As described above, the predetermined addition value D1 is 1.0. The addition value register 12 holds the addition predetermined value D1 as an initial value, that is, 1.0 before inputting the measurement start signal S3. After the input of the measurement start signal S3, the addition value register 12 updates the stored content every clock cycle of the variable clock signal Sc, that is, every 20 ns. Accordingly, the predetermined value adding means 10 adds the fed back added value D2 and the added predetermined value D1 for each clock cycle of the variable clock signal Sc and outputs the result to the added value register 12, so that the added value D2 is As shown in FIG. 4A, every 20 ns, it increases monotonously in a stepped manner with a change width of the predetermined addition value 1.

次に、計測開始手段３０について以下に説明する。
計測開始手段３０は、インバータ回路３００が出力した入力パルス信号Ｓ１を入力する。この入力パルス信号Ｓ１は、図２に示すように、インバータ回路のトランジスタを駆動するパルス信号の立ち上がり又は立下りを含んでいる。計測開始手段３０は、入力した入力パルス信号Ｓ１の立ち上がり又は立下りの時点を検出し、計測開始信号Ｓ３を発生して、加算値レジスタ１２に出力する。本実施例では、計測開始手段３０は、制御手段５０により制御されており、入力した入力パルス信号Ｓ１の立ち上がり又は立下りの時点のどちらを検出するのかは、制御手段５０により選択されるようになされている。 Next, the measurement start means 30 will be described below.
The measurement start means 30 receives the input pulse signal S1 output from the inverter circuit 300. As shown in FIG. 2, the input pulse signal S1 includes rising or falling of a pulse signal that drives a transistor of the inverter circuit. The measurement start means 30 detects the rising or falling time of the input pulse signal S1 that is input, generates a measurement start signal S3, and outputs it to the added value register 12. In the present embodiment, the measurement start means 30 is controlled by the control means 50, and it is selected by the control means 50 whether to detect the rising or falling time of the input pulse signal S1. Has been made.

次に、計測到達手段２０について以下に説明する。
計測到達手段２０は、図３に示すように、比較手段２１と、設定値レジスタ２２と、検出手段２３とで構成される。 Next, the measurement reaching means 20 will be described below.
As shown in FIG. 3, the measurement reaching unit 20 includes a comparison unit 21, a set value register 22, and a detection unit 23.

比較手段２１は、加算値レジスタ１２が出力した加算値Ｄ２のうち整数部の２７ビットを、一方の入力部に入力する。また、比較手段２１は、設定レジスタ２２が出力する設定値Ｄｓを、他方の入力部に入力する。そして、比較手段２１は、加算値Ｄ２と設定値Ｄｓとを比較し、加算値Ｄ２が設定値Ｄｓに達したか又は超えたとき、計測到達信号Ｓ２を、検出手段２３を介して出力する。比較手段２１は、例えばデジタルコンパレータを用いて構成することができる。   The comparison means 21 inputs 27 bits of the integer part of the addition value D2 output from the addition value register 12 to one input part. Further, the comparison means 21 inputs the set value Ds output from the setting register 22 to the other input unit. The comparison unit 21 compares the addition value D2 with the set value Ds, and outputs the measurement arrival signal S2 via the detection unit 23 when the addition value D2 reaches or exceeds the set value Ds. The comparison means 21 can be configured using, for example, a digital comparator.

比較手段２１の出力信号は、ハイ状態と、ロー状態の２つの状態を有するが、ロー状態の信号値には振れが生じる場合があるので、本実施例では、上記信号値が所定の基準値以上の場合に計測到達信号Ｓ２を出力する検出手段２３を設けてある。この検出手段２３は、可変クロック信号Ｓｃを入力しており、信号値の検出は、この可変クロック信号Ｓｃのクロック周期と同期して行う。検出手段２３は、比較手段２１のハイ状態の出力信号値が所定の基準値に達すると、次入力の１クロックの間、計測到達信号Ｓ２をインバータ回路３００に出力する。   Although the output signal of the comparison means 21 has two states, a high state and a low state, the signal value in the low state may fluctuate. Therefore, in this embodiment, the signal value is a predetermined reference value. In the above case, the detection means 23 for outputting the measurement arrival signal S2 is provided. The detection means 23 receives the variable clock signal Sc, and the signal value is detected in synchronization with the clock cycle of the variable clock signal Sc. When the output signal value in the high state of the comparison unit 21 reaches a predetermined reference value, the detection unit 23 outputs the measurement arrival signal S2 to the inverter circuit 300 for one clock of the next input.

そして、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間値（計測時間値）は、計測開始信号Ｓ３を入力した時点から、計測到達信号Ｓ２が出力されるまでの間として計測される。本実施例では、制御手段５０が、パルス信号時間計測装置１００の他の構成要素の処理を制御しており、上記計測時間値を計測する。   The time value (measurement time value) corresponding to the set value Ds from the changing point of the input pulse signal S1 is measured from the time when the measurement start signal S3 is input until the measurement arrival signal S2 is output. The In the present embodiment, the control means 50 controls processing of other components of the pulse signal time measuring apparatus 100 and measures the measurement time value.

設定値レジスタ２２には、制御手段５０によって設定値Ｄｓが設定される。本実施例では、設定値Ｄｓがインバータ回路３００の同時導通防止時間値に対応する。制御手段５０は、同時導通防止時間値を上記特定クロック周波数のクロック周期で除算して設定値Ｄｓを求め、この設定値Ｄｓを設定値レジスタ２２に設定する。制御手段５０には、同時導通防止時間値が、例えば、インバータ回路３００から供給される。   A set value Ds is set in the set value register 22 by the control means 50. In this embodiment, the set value Ds corresponds to the simultaneous conduction prevention time value of the inverter circuit 300. The control means 50 obtains a set value Ds by dividing the simultaneous conduction prevention time value by the clock period of the specific clock frequency, and sets the set value Ds in the set value register 22. For example, the simultaneous conduction prevention time value is supplied from the inverter circuit 300 to the control unit 50.

例えば、同時導通防止時間値が１００ｎｓ（ナノ秒）である場合、上記特定クロック周波数（５０ＭＨｚ）のクロック周期は２０ｎｓとなり、設定値Ｄｓは５．０となる。   For example, when the simultaneous conduction prevention time value is 100 ns (nanoseconds), the clock period of the specific clock frequency (50 MHz) is 20 ns, and the set value Ds is 5.0.

本実施例では、加算値Ｄ２の整数部のデータ長は２７ビットであり、比較手段２１で比較される設定値Ｄｓも整数であってデータ長は２７ビットである。加算値レジスタ１２から出力された加算値Ｄ２は、所定値加算手段１１へ分岐した後、整数部の２７ビット分だけが比較手段２１の一方の入力部へ入力している。また、設定値レジスタ２２と比較手段２１の他方の入力部とを接続する信号線は、２７ビットのデータ長を有する。   In this embodiment, the data length of the integer part of the added value D2 is 27 bits, and the set value Ds compared by the comparison means 21 is also an integer, and the data length is 27 bits. After the addition value D2 output from the addition value register 12 branches to the predetermined value addition means 11, only 27 bits of the integer part is input to one input part of the comparison means 21. The signal line connecting the set value register 22 and the other input section of the comparison means 21 has a data length of 27 bits.

次に、比較手段２１の動作を、図４（ａ）の例を用いて、以下に説明する。図４（ａ）には、上述したように、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚであり、比較手段１２の設定値レジスタ２２には、設定値Ｄｓとして、１００ｎｓ（ナノ秒）の同時導通防止時間値に対応する５．０が設定されている。比較手段１２の一方の入力部には、加算値レジスタ１２から加算値Ｄ２の整数部が入力される。この加算値Ｄ２の整数部は、図４（ａ）に示すように、初期値の１．０から、可変クロック信号Ｓｃのクロック周期ごとに加算所定値Ｄ１の１．０ずつが加算されて、２．０、３．０、４．０、５．０と単調に増加する。そして、加算値Ｄ２の整数部が設定値Ｄｓである５．０に達した時、比較手段２１が検出手段２３を介して計測到達信号Ｓ２を発生する。   Next, operation | movement of the comparison means 21 is demonstrated below using the example of Fig.4 (a). In FIG. 4A, as described above, the clock frequency of the variable clock signal Sc is 50 MHz, and the set value register 22 of the comparison means 12 has a set value Ds of 100 ns (nanoseconds) to prevent simultaneous conduction. 5.0 corresponding to the time value is set. The integer part of the addition value D2 is input from the addition value register 12 to one input part of the comparison means 12. As shown in FIG. 4A, the integer part of the added value D2 is obtained by adding 1.0 of the predetermined addition value D1 from the initial value of 1.0 to each clock cycle of the variable clock signal Sc. It increases monotonously with 2.0, 3.0, 4.0, and 5.0. When the integer part of the added value D2 reaches the set value Ds of 5.0, the comparison unit 21 generates the measurement arrival signal S2 via the detection unit 23.

次に、可変クロック信号Ｓｃのクロック周期が１００ＭＨｚの場合の例を、図４（ｂ）に示す。この例では、可変クロック信号Ｓｃのクロック周期が１０ｎｓであり、加算所定値Ｄ１が０．５となる点を除いて、図４（ａ）の例と同様である。図４（ｂ）では、比較手段１２の一方の入力部に入力される加算値Ｄ２の整数部は、初期値の０．５から、可変クロック信号Ｓｃのクロック周期ごとに加算所定値Ｄ１の０．５ずつが加算されて、１．０、１．５、２．０、２．５、・・・５．０と単調に増加する。そして、加算値Ｄ２の整数部が設定値Ｄｓである５．０に達した時、比較手段２１が計測到達信号Ｓ２を発生する。   Next, an example in which the clock cycle of the variable clock signal Sc is 100 MHz is shown in FIG. This example is the same as the example of FIG. 4A except that the clock cycle of the variable clock signal Sc is 10 ns and the predetermined addition value D1 is 0.5. In FIG. 4B, the integer part of the addition value D2 input to one input part of the comparison means 12 is changed from the initial value 0.5 to 0 of the addition predetermined value D1 every clock cycle of the variable clock signal Sc. .5 is added and increases monotonously as 1.0, 1.5, 2.0, 2.5,... 5.0. When the integer part of the added value D2 reaches 5.0, which is the set value Ds, the comparison means 21 generates the measurement arrival signal S2.

このように、本実施例の計測到達手段２０は、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚ〜１００ＭＨｚの範囲で変化しても、同様に、同じ設定値Ｄｓを計測することが可能である。   As described above, the measurement arrival unit 20 of the present embodiment can measure the same set value Ds in the same manner even when the clock frequency of the variable clock signal Sc changes in the range of 50 MHz to 100 MHz.

上述した本実施例のパルス信号時間計測装置１００の動作の一例を、図５に示すタイミング図を参照して、以下に説明する。図５は、図４（ａ）に示した場合のパルス信号時間計測装置１００の動作を示している。即ち、図５では、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚであり、同時導通防止時間値が１００ｎｓ、即ち設定値Ｄｓが５．０である。   An example of the operation of the above-described pulse signal time measuring apparatus 100 of the present embodiment will be described below with reference to the timing chart shown in FIG. FIG. 5 shows the operation of the pulse signal time measuring apparatus 100 in the case shown in FIG. That is, in FIG. 5, the clock frequency of the variable clock signal Sc is 50 MHz, the simultaneous conduction prevention time value is 100 ns, that is, the set value Ds is 5.0.

図５において、（ａ）は、可変クロック信号Ｓｃを示し、（ｂ）は、計測開始信号Ｓ３を示し、（ｃ）は、加算値レジスタ１２が記憶する加算値Ｄ２を示し、（ｄ）は、比較手段２１の出力信号を示し、（ｅ）は、計測到達信号Ｓ２を示している。   5, (a) shows the variable clock signal Sc, (b) shows the measurement start signal S3, (c) shows the addition value D2 stored in the addition value register 12, and (d) shows The output signal of the comparison means 21 is shown, and (e) shows the measurement arrival signal S2.

（ｂ）の計測開始信号Ｓ３を入力する時間ｔ１よりも前の時点では、加算値レジスタ１２が記憶する加算値Ｄ２は、加算所定値Ｄ１であるａの値を保持している。ここでａは１．０である。加算値レジスタ１２は、（ｂ）に示すように、時間ｔ１において、計測開始信号Ｓ３を入力すると、可変クロック信号Ｓｃのクロック周期と同期して記憶する加算値Ｄ２の更新を開始する。（ｃ）の加算値Ｄ２は、可変クロック信号Ｓｃのクロック周期と同期して、ａ、２ａ、３ａ、４ａ、５ａと単調に増加する。時間ｔ２において、加算値Ｄ２が設定値の５．０に達すると、（ｄ）に示すように、比較手段２１が出力信号を出力する。そして、（ｅ）に示すように、時間ｔ３において、検出手段２３が計測到達信号Ｓ２を１クロックの間出力する。時間ｔ４において、制御手段５０は、計測開始手段３０の計測開始信号Ｓ３の出力を停止する。   At a time before the time t1 when the measurement start signal S3 in (b) is input, the addition value D2 stored in the addition value register 12 holds the value a which is the addition predetermined value D1. Here, a is 1.0. As shown in (b), when the measurement start signal S3 is input at time t1, the addition value register 12 starts to update the addition value D2 stored in synchronization with the clock cycle of the variable clock signal Sc. The added value D2 of (c) monotonously increases a, 2a, 3a, 4a, 5a in synchronization with the clock cycle of the variable clock signal Sc. When the addition value D2 reaches the set value 5.0 at time t2, the comparison means 21 outputs an output signal as shown in (d). Then, as shown in (e), at time t3, the detection means 23 outputs the measurement arrival signal S2 for one clock. At time t4, the control means 50 stops outputting the measurement start signal S3 from the measurement start means 30.

本実施例では、上記計測時間値は、計測開始信号Ｓ３の立ち上がり時点の時間ｔ１から、計測到達信号Ｓ２の立ち上がり時点の時間ｔ３までの間である。この計測時間値は、制御手段５０により計測される。   In this embodiment, the measurement time value is from the time t1 when the measurement start signal S3 rises to the time t3 when the measurement arrival signal S2 rises. This measurement time value is measured by the control means 50.

なお、計測開始信号Ｓ３が発生するタイミングを、比較手段２１が出力信号を出力するタイミングと同じにする場合には、設定値Ｄ２から加算所定値Ｄ１を減じた値を、設定値レジスタ２２に設定にすれば良い。   If the timing at which the measurement start signal S3 is generated is the same as the timing at which the comparator 21 outputs the output signal, a value obtained by subtracting the predetermined addition value D1 from the set value D2 is set in the set value register 22. You can do it.

上述した本実施例のパルス信号時間計測装置１００によれば、周波数が可変であるパルス信号発生装置から入力した入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間（計測時間値）を計測できる。具体的には、可変クロック信号Ｓｃのクロック周波数が変化しても、一定の設定値Ｄｓに対応した上記計測時間値を計測することができる。   According to the pulse signal time measuring apparatus 100 of this embodiment described above, the time (measurement time value) corresponding to the set value Ds from the changing point of the input pulse signal S1 input from the pulse signal generating apparatus having a variable frequency is obtained. It can be measured. Specifically, even if the clock frequency of the variable clock signal Sc changes, the measurement time value corresponding to the constant set value Ds can be measured.

また、上記計測時間値の計測中に可変クロック信号Ｓｃのクロック周波数が変更された場合にも、加算所定値算出手段４０が、常に加算所定値Ｄ１を更新しているので、可変クロック信号Ｓｃのクロック周波数の変更と、加算所定値Ｄ１の更新を同時に行うため、一定の設定値Ｄｓの計測が常に可能である。従って、クロック信号発生装置２００の発生する可変クロック信号Ｓｃのクロック周波数の変更に対応して、シームレスに設定値Ｄｓとしての同時導通防止時間値の計測を行うことが可能となる。   Further, even when the clock frequency of the variable clock signal Sc is changed during the measurement time value measurement, the addition predetermined value calculation means 40 constantly updates the addition predetermined value D1, so that the variable clock signal Sc Since the change of the clock frequency and the update of the predetermined addition value D1 are performed at the same time, it is possible to always measure the constant set value Ds. Accordingly, it is possible to seamlessly measure the simultaneous conduction prevention time value as the set value Ds in response to the change of the clock frequency of the variable clock signal Sc generated by the clock signal generator 200.

本発明のパルス信号時間計測装置は、上述した実施形態又は実施例に制限されることなく、本発明の趣旨を逸脱しない限り適宜変更が可能である。   The pulse signal time measuring device of the present invention is not limited to the above-described embodiments or examples, and can be appropriately changed without departing from the spirit of the present invention.

例えば、本発明のパルス信号時間計測装置は、入力パルス信号の変化点からの上記設定値に対応した時間を計測できる装置であり、この設定値は、上述した同時導通防止時間値に限られるものではない。   For example, the pulse signal time measuring device of the present invention is a device that can measure the time corresponding to the set value from the changing point of the input pulse signal, and this set value is limited to the above-described simultaneous conduction prevention time value. is not.

また、本発明のパルス信号時間計測装置は、入力パルス信号のクロック周波数が可変ではなく、固定されていても良い。   In the pulse signal time measuring device of the present invention, the clock frequency of the input pulse signal is not variable and may be fixed.

また、上述した図５のタイミング図において、計測開始信号Ｓ３の出力を、計測到達信号Ｓ２の立下りの時点で停止しているが、計測開始信号Ｓ３の出力は別のタイミングで停止しても良い。   Further, in the timing diagram of FIG. 5 described above, the output of the measurement start signal S3 is stopped at the time of the fall of the measurement arrival signal S2, but the output of the measurement start signal S3 may be stopped at another timing. good.

また、本発明のパルス信号時間計測装置１００は、インバータ回路の方式やスイッチング素子の種類に制限されることなく、同時導通防止時間値の計測を行うことができる。例えば、インバータ回路３００は、トランジスタをスイッチング素子として用いていたが、スイッチング素子としては、ＭＯＳＦＥＴ、ＩＧＢＴ等の半導体素子、又は、ＳＩＣを用いた半導体素子を用いても良い。   Moreover, the pulse signal time measuring apparatus 100 of the present invention can measure the simultaneous conduction prevention time value without being limited by the method of the inverter circuit and the type of the switching element. For example, although the inverter circuit 300 uses a transistor as a switching element, a semiconductor element such as a MOSFET or IGBT, or a semiconductor element using an SIC may be used as the switching element.

本発明に係るパルス信号時間計測装置の一実施形態を示すブロック図である。It is a block diagram showing one embodiment of a pulse signal time measuring device concerning the present invention. 図１の入力パルス信号の変化点を説明する波形図である。It is a wave form diagram explaining the change point of the input pulse signal of FIG. 図１のパルス信号時間計測装置の一実施例を示すブロック図である。It is a block diagram which shows one Example of the pulse signal time measuring apparatus of FIG. （ａ）は、可変クロック信号のクロック周波数が５０ＭＨｚの場合の加算値の変化を示しており、（ｂ）は、可変クロック信号のクロック周波数が１００ＭＨｚの場合の加算値の変化を示す。(A) shows the change of the addition value when the clock frequency of the variable clock signal is 50 MHz, and (b) shows the change of the addition value when the clock frequency of the variable clock signal is 100 MHz. 図３のパルス信号時間計測装置の動作を説明するタイミング図である。FIG. 4 is a timing chart for explaining the operation of the pulse signal time measuring apparatus of FIG. 3. 従来の例のインバータ回路を説明する図である。It is a figure explaining the inverter circuit of the conventional example. 図６のインバータ回路の動作の一例を説明する図である。It is a figure explaining an example of operation | movement of the inverter circuit of FIG. 図６のインバータ回路の動作の他の例を説明する図である。It is a figure explaining the other example of operation | movement of the inverter circuit of FIG.

符号の説明Explanation of symbols

１００ パルス信号時間計測装置
１０ 加算手段
１１ 所定値加算手段
１２ 加算値レジスタ
２０ 計測到達手段
２１ 比較手段
２２ 設定値レジスタ
２３ 検出手段
３０ 計測開始手段
４０ 加算所定値算出手段
４１ 所定値算出手段
４２ 加算所定値レジスタ
５０ 制御手段
２００ クロック信号発生手段
２１０ デジタル制御手段
２２０ ＤＤＳ発振手段
２３０ ローパスフィルタ
２４０ プログラマブルコンパレータ
３００ インバータ回路
Ｓ１ 入力パルス信号
Ｓ２ 測定到達信号
Ｓ３ 計測開始信号
Ｓｃ クロック信号
Ｄ１ 加算所定値
Ｄ２ 加算値
Ｄｓ 設定値
Ｆｄ クロック周波数情報 DESCRIPTION OF SYMBOLS 100 Pulse signal time measuring device 10 Addition means 11 Predetermined value addition means 12 Addition value register 20 Measurement arrival means 21 Comparison means 22 Set value register 23 Detection means 30 Measurement start means 40 Addition predetermined value calculation means 41 Predetermined value calculation means 42 Predetermined addition value 42 Value register 50 Control means 200 Clock signal generation means 210 Digital control means 220 DDS oscillation means 230 Low-pass filter 240 Programmable comparator 300 Inverter circuit S1 Input pulse signal S2 Measurement arrival signal S3 Measurement start signal Sc Clock signal D1 Addition predetermined value D2 Addition value Ds Set value Fd Clock frequency information

Claims (4)

入力パルス信号の変化点から加算を開始し、クロック信号のクロック周期毎に加算所定値を加算した加算値を出力する加算手段と、
前記加算値が設定値に達したとき、計測到達信号を出力する計測到達手段と、を備え、
前記計測到達信号の出力により、前記入力パルス信号の変化点からの前記設定値に対応した時間を計測でき、
前記クロック信号は、デジタル制御手段のクロック周波数情報に従ってクロック周波数が変更されるダイレクト・デジタル・シンセサイザーから供給され、
前記クロック信号のクロック周波数は可変であり、該クロック周波数の変更に応じて、前記入力パルス信号の変化点が変更され、
前記加算手段が加算する前記加算所定値は、前記クロック信号の特定クロック周波数を基準とした前記クロック信号のクロック周波数の比で加算所定値レジスタに設定され、
前記加算所定値レジスタから読み出された前記加算所定値が、前記加算手段に出力されることを特徴とするパルス信号時間計測装置。 Addition means for starting addition from the change point of the input pulse signal and outputting an addition value obtained by adding a predetermined addition value every clock cycle of the clock signal;
A measurement arrival means for outputting a measurement arrival signal when the addition value reaches a set value; and
Wherein the output of the measuring arrival signal, can a time corresponding to the set value from the change point of the input pulse signal measurement,
The clock signal is supplied from a direct digital synthesizer whose clock frequency is changed according to the clock frequency information of the digital control means,
The clock frequency of the clock signal is variable, and the change point of the input pulse signal is changed according to the change of the clock frequency,
The predetermined addition value added by the adding means is set in an addition predetermined value register by a ratio of clock frequencies of the clock signal with reference to a specific clock frequency of the clock signal,
The pulse signal time measuring device , wherein the predetermined addition value read from the addition predetermined value register is output to the addition means . 前記加算所定値レジスタに設定される前記加算所定値は、前記デジタル制御手段から出力される前記クロック周波数情報と前記特定クロック周波数とに基づいて算出されることを特徴とする請求項１に記載のパルス信号時間計測装置。 The addition predetermined value set to the sum prescribed value register according to claim 1, characterized in that calculated on the basis of said clock frequency information and the specific clock frequency output from the digital control unit Pulse signal time measuring device. 複数の前記入力パルス信号を有し、該入力パルス信号は、電力変換回路の直列接続された複数のスイッチング素子それぞれを駆動する信号であり、前記設定値は、前記複数のスイッチング素子それぞれの同時導通を防止する同時導通防止時間値に対応しており、
前記設定値は、前記同時導通防止時間値が前記特定クロック周波数のクロック周期で除算され、設定値レジスタに設定されることを特徴とする請求項１又は２に記載のパルス信号時間計測装置。 A plurality of the input pulse signals, and the input pulse signals are signals for driving the plurality of switching elements connected in series in the power conversion circuit, and the set value is the simultaneous conduction of each of the plurality of switching elements. It corresponds to the simultaneous conduction prevention time value to prevent
3. The pulse signal time measuring apparatus according to claim 1, wherein the set value is set in a set value register by dividing the simultaneous conduction prevention time value by a clock period of the specific clock frequency. 4. 前記計測到達手段は、前記加算値と前記設定値とを比較する比較手段を有し、前記加算値が前記設定値に達したとき、該比較手段が前記計測到達信号を出力することを特徴とする請求項１から３の何れか一項に記載のパルス信号時間計測装置。 The measurement reaching means has a comparison means for comparing the added value and the set value, and when the added value reaches the set value, the comparing means outputs the measurement arrival signal. The pulse signal time measuring device according to any one of claims 1 to 3 .
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