JP5037285B2 - パルス信号時間計測装置 - Google Patents

Description

本発明は、パルス信号時間計測装置に関する。特に、本発明は、入力パルス信号の変化点からの所定の設定値に対応した時間を計測できるパルス信号時間計測装置に関する。

従来、インバータ回路が電力の変換に用いられている。この種の回路は、例えば効率良くモータの制御を行うことができる。

図６に、従来の例によるインバータ回路を示す。このインバータ回路では、Ｕ相及びＸ相の信号により駆動される上下一対のトランジスタと、Ｖ相及びＹ相の信号により駆動される上下一対のトランジスタとが、コイルを介して接続されている。Ｕ相、Ｘ相、Ｖ相及びＹ相それぞれから所定の信号を各トランジスタのドライバに供給することにより、所望の交流電力を発生することができる。

ここで、図７（ａ）に示すように、Ｕ相及びＸ相の信号により駆動される上下一対のトランジスタを同時にオン状態（飽和状態）にすると、２つのトランジスタが短絡して大電流が流れる結果、これらのトランジスタが壊れてしまう場合がある。図７（ａ）の例では、時間ｔ１からｔ２の間において、Ｕ相及びＸ相の信号が共にハイ状態があり、上下一対のトランジスタを同時にオン状態となっている。

上下一対のトランジスタが共にオン状態になることを回避する手法としては、例えば、Ｕ相及びＸ相が共にハイ状態になることを禁止するロジックをインバータ回路に組み込む必要がある。このロジックをインバータ回路に組み込めば、例えば、Ｕ相の信号の時間ｔ１からｔ２の間の部分のハイ状態をロー状態（点線の部分）にすることができる。その結果、上側のトランジスタがオフ状態（遮断状態）となる。

上記ロジックをインバータ回路に組み込んだ場合には、図７（ｂ）に示すように、Ｕ相及びＸ相の信号が共にハイ状態になることを回避することができる。しかし、時間ｔ２において、ドライバ又はトランジスタの特性等により、Ｕ相又はＸ相の位置が変動して、一瞬ではあるものの、上下一対のトランジスタが共にオン状態になる可能性がある。

そこで、上下一対のトランジスタが共にオン状態になることを確実に回避する手法として、図７（ｃ）に示すように、上下一対のトランジスタが共にオン状態になることを防止する同時導通防止時間値Ｔｏを信号に設けることが行われている。図７（ｃ）に示す例では、Ｘ相の信号の立下り時間ｔ１を、Ｕ相の立ち上がり時間ｔ２より時間値Ｔｏだけ前の位置にずらしている。この同時導通防止時間値Ｔｏを信号に設けることにより、上下一対のトランジスタが共にオン状態になることを確実に回避できる。

また、図８（ａ）に示すように、上下一対のトランジスタを同時にオン及びオフ状態にする場合には、図８（ｂ）に示すように、Ｘ相の信号の立ち上がり時、及び、Ｕ相の信号の立下り時、それぞれに、上記同時導通防止時間値Ｔｏを設けることが行われる。図８（ｂ）に示す例では、Ｘ相の信号において、時間ｔ１から時間ｔ２までの間と、時間ｔ３から時間ｔ４までの間それぞれに、上記同時導通防止時間値Ｔｏが設けられている。

上述した同時導通防止時間値を信号に設けることは、特定の用途のためのインバータ回路であれば用意に設計することができる。また、汎用のクロック信号発生装置（パルス信号発生装置ともいう）を用いて、インバータ回路に信号を供給する場合でも、供給する信号の周波数が一定であれば、各周波数に対して同時導通防止時間値を設定したパルスパターンを設定することにより、各パルスパターンを有する信号を供給してインバータ回路を駆動することができる。

一方、周波数が可変であるクロック信号発生装置を用いることにより、シームレス（継ぎ目なく）に周波数制御を行うことができる。

しかし、周波数が可変であるクロック信号発生装置を用いて、インバータ回路に信号を供給する場合には、周波数の変化に対応した同時導通防止時間値を信号に設定することが困難である。

周波数が可変であるクロック信号発生装置を用いて、インバータ回路に信号を供給する場合には、まず、信号に設定した所定の同時導通防止時間値を確認するために、周波数ごとに、設定された同時導通防止時間値を計測する必要がある。例えば、同時導通防止時間値の計測だけならば、クロック周波数が固定された固定クロック信号を用いて計測することが可能であるが、クロック信号発生装置がインバータ回路に供給する信号のクロック信号と、上記固定クロック信号とが同期していないので、この手法を用いてトランジスタの駆動信号に同時導通防止時間値を設定すると、駆動信号にジッタが常に発生する。

そこで、本発明は、周波数が可変であるクロック信号発生装置から入力したパルス信号の変化点からの所定の設定値に対応した時間を計測できるパルス信号時間計測装置を提供することを目的とする。ここで、上記パルス信号の変化点は、例えば、パルス信号の立ち上がり時点又は立ち下がり時点である。また、上記所定の設定値は、例えば、同時導通防止時間値である。

上記の課題を解決するために、本発明に係るパルス信号時間計測装置は、入力パルス信号の変化点から加算を開始し、クロック信号のクロック周期毎に加算所定値を加算した加算値を出力する加算手段と、上記加算値が設定値に達したとき、計測到達信号を出力する計測到達手段と、を備え、上記計測到達信号の出力により、上記入力パルス信号の変化点からの上記設定値に対応した時間を計測できることを特徴とする。

上述した本発明に係るパルス信号時間計測装置によれば、周波数が可変であるクロック信号発生装置から入力したパルス信号の変化点からの所定の設定値に対応した時間を計測できる。

以下、本発明に係るパルス信号時間計測装置の好ましい一実施形態を、図面を参照して説明する。図１は、本発明に係るパルス信号時間計測装置の一実施形態を示すブロック図である。

本実施形態のパルス信号時間計測装置１００は、インバータ回路３００が出力した入力パルス信号Ｓ１を入力し、入力した入力パルス信号Ｓ１の変化点を検出して計測開始信号Ｓ３を出力する計測開始手段３０と、計測開始信号Ｓ３の入力により加算を開始し、クロック信号Ｓｃのクロック周期毎に加算所定値Ｄ１を加算した加算値Ｄ２を出力する加算手段１０と、加算値Ｄ２が設定値Ｄｓに達したとき、計測到達信号Ｓ２を出力する計測到達手段２０と、加算手段１０に上記加算所定値Ｄ１を設定する加算所定値算出手段４０と、計測到達手段２０に上記設定値Ｄｓを設定する制御手段５０と、を備えている。
また、本実施形態のパルス信号時間計測装置１００は、計測到達信号Ｓ２の出力により、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間を計測できる。

本実施形態のパルス信号時間計測装置１００の計測開始手段３０は、インバータ回路３００から、このインバータ回路３００が出力した入力パルス信号Ｓ１を入力する。この入力パルス信号Ｓ１は、図２に示すように、インバータ回路３００のトランジスタを駆動する駆動信号である。入力パルス信号Ｓ１は、例えば、Ｘ相の信号又はＵ相の信号である。また、入力パルス信号Ｓ１の変化点は、例えば、Ｘ相の信号の時間ｔ１における立下り時点か、又は、Ｕ相の信号の時間ｔ２における立ち下り時点である。ここで、図２は、上述した図７又は図８と同様の波形を意味する。また、上記設定値Ｄｓは、例えば、インバータ回路における同時導通防止時間値である。

また、本実施形態のパルス信号時間計測装置１００は、上記加算値Ｄ２が設定値Ｄｓに達した時、計測到達信号Ｓ２を出力し、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間値（以下、計測時間値ともいう）を計測する。この計測到達信号Ｓ２は、インバータ回路３００に供給される。インバータ回路３００は、所定の同時導通防止時間値を設定するために、入力した計測到達信号Ｓ２を用いる。即ち、計測到達信号Ｓ２は、インバータ回路３００においては、例えば、Ｘ相の信号の時間ｔ１における立下り時点からの所定の時間が経過した時点を意味しており、上記計測時間値を計測することにより、設定された同時導通防止時間値と対応しているのかどうかが判断される。

上記加算手段１０及び計測到達手段２０それぞれには、装置外部のクロック信号発生手段２００からクロック周波数が可変なクロック信号Ｓｃが供給される。クロック信号発生手段２００は、可変クロック信号Ｓｃをインバータ回路３００にも供給しており、インバータ回路３００は、この可変クロック信号Ｓｃに基づいた信号を用いる。即ち、上記入力パルス信号Ｓ１のクロック周波数は、この可変クロック信号Ｓｃと同じである。従って、クロック信号Ｓｃのクロック周波数の変更に応じて、入力パルス信号Ｓ１の変化点が変更される。

上記クロック信号発生手段２００としては、例えば、クロック周波数が可変な公知のパルス信号発生装置を用いることができる。

加算所定値算出手段４０は、詳しくは後述するが、可変クロック信号Ｓｃのクロック周波数に対応した加算所定値Ｄ１を算出して、該加算所定値Ｄ１を加算手段１０に設定する。

上記制御手段５０は、少なくともＣＰＵ、ＲＯＭ、ＲＡＭ、表示部及び操作入力部（図示せず）を有し、予め記憶されているプログラムに従って、計測到達手段２０の制御を行う。制御手段５０は、パルス信号時間計測装置１００の他の構成要素の制御を兼ねていても良い。

以下、上述した本実施形態のパルス信号時間計測装置１００の一実施例を、図面を参照しながら説明する。図３は、図１のパルス信号時間計測装置１００の実施例を示すブロック図である。

本実施例のパルス信号時間計測装置１００は、図３に示すように、可変クロック信号Ｓｃを供給するクロック信号発生手段２００と、入力パルス信号Ｓ１を供給すると共に計測到達信号Ｓ２が供給されるインバータ回路３００とを備えている。

クロック信号発生手段２００は、可変クロック信号Ｓｃを発生して、パルス信号時間計測装置１００及びインバータ回路３００に供給する。本実施形態では、可変クロック信号Ｓｃを供給するクロック信号発生手段２００として、ダイレクト・ディジタル・シンセサイザー（ＤＤＳ）を用いる。

本実施例のクロック信号発生手段２００は、図３に示すように、デジタル制御手段２１０が出力するクロック周波数に対応するクロック周波数情報Ｆｄを入力して、正弦波形の周波数可変な信号を発生するＤＤＳ発振手段２２０と、ＤＤＳ発振手段２２０が出力した信号を入力して不要な周波数成分を除去した信号をコンパレータ２４０に出力するローパスフィルタ２３０と、ローパスフィルタ２３０が出力した正弦波形の信号を一方の入力部に入力し、他方の入力部から入力した所定の基準値と比較して矩形波の可変クロック信号Ｓｃを出力するコンパレータ２４０と、ＤＤＳ発振手段２２０を制御する上記デジタル制御手段２１０とで構成される。

クロック信号発生手段２００は、水晶発振器を備えており、５０ＭＨｚ〜１００ＭＨｚの範囲のクロック周波数を有する可変クロック信号Ｓｃを発生することができる。デジタル制御手段２１０は、５０ＭＨｚ〜１００ＭＨｚの範囲に相当するクロック周波数情報Ｆｄを、ＤＤＳ発振手段２２０に出力すると共に、パルス信号時間計測装置１００にも出力する。

クロック信号発生手段２００は、デジタル制御手段２１０が出力するクロック周波数情報Ｆｄを変化させることにより、発生する可変クロック信号Ｓｃのクロック周波数を変化させる。

具体的には、ＤＤＳ発振手段２２０は、入力したクロック周波数情報Ｆｄに基づいて、相当するクロック周波数を有する信号を発生する。この入力するクロック周波数情報Ｆｄが変化すると、このクロック周波数情報Ｆｄの変化に対応して、ＤＤＳ発振手段２２０が発生する信号の周波数も変化する。

次に、パルス信号時間計測装置１００の各構成要素について以下に詳述する。

まず、加算所定値算出手段４０について、以下に説明する。
加算所定値算出手段４０は、図３に示すように、デジタル制御手段２１０が発生したクロック周波数情報Ｆｄを入力し、加算所定値Ｄ１を算出する所定値算出手段４１と、所定値算出手段４１が算出した加算所定値Ｄ１を記憶し、記憶した加算所定値Ｄ１を加算手段１０に出力する加算所定値レジスタ４２とで構成される。

所定値算出手段４１は、加算所定値レジスタ４２に設定される加算所定値Ｄ１を、デジタル制御手段２１０から出力されるクロック周波数情報Ｆｄと特定クロック周波数とに基づいて算出する。可変クロック信号Ｓｃのクロック周波数と、クロック周波数情報Ｆｄとは線形の関係にある。

本実施例では、上記特定クロック周波数を、クロック信号発生手段２００が供給する周波数範囲の下限値である５０ＭＨｚとした。以下、この特定クロック周波数５０ＭＨｚに相当するクロック周波数情報をＦｄ（５０）ともいう。なお、上記特定クロック周波数は、他のクロック周波数であっても良い。

具体的には、所定値算出手段４１は、特定クロック周波数に相当するクロック周波数情報Ｆｄ（５０）を基準として、可変クロック信号Ｓｃのクロック周波数に相当する入力したクロック周波数情報Ｆｄとの比を求めて、加算所定値Ｄ１を算出する。

即ち、加算所定値Ｄ１は、以下の式により求められる。
Ｄ１ ＝ Ｆｄ（５０） ／ 入力したクロック周波数情報Ｆｄ

可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚの場合には、加算所定値Ｄ１は１であり、可変クロック信号Ｓｃのクロック周波数が１００ＭＨｚの場合には、加算所定値Ｄ１は０．５となる。従って、本実施例では、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚ〜１００ＭＨｚの範囲で変化した場合、上記加算所定値Ｄ１は１〜０．５の範囲で変化する。

所定値算出手段４１は、上述したように算出した加算所定値Ｄ１を加算所定値レジスタ４２に設定する。そして、加算所定値レジスタ４２は、設定された加算所定値Ｄ１を加算手段１０に出力する。

本実施例では、加算所定値Ｄ１のデータ長は２１ビットであり、所定値算出手段４１と加算所定値レジスタ４２とを接続する信号線、及び、加算所定値レジスタ４２と加算手段１０とを接続する信号線、それぞれは、２１ビットのデータ長を有する。図３の各信号線に表示された数字は、このビット数を表わしている。

この加算所定値Ｄ１のデータ長は以下のように定めることができる。クロック周波数の小数部の有効数字を６桁まで扱えば、一般的な水晶発振器の発振する周波数を十分に精度良く表わすことができる。そして、１０^-6は２^-20に対応するので、小数部のデータ長は２０ビットを用意すれば良いことになる。一方、クロック周波数の整数部は、１ビットだけ用意すれば良い。従って、整数部と小数部とを併せて、加算所定値Ｄ１のデータ長は２１ビットとなる。

上記所定値算出手段４１は、公知の除算回路を用いて構成することができる。この除算を行う回路としては、例えば、ニュートン法を使用した回路を用いることが、高速で正確な除算値を求める上で好ましい。

ニュートン法を使用した除算回路を用いた場合、４回の反復計算により、小数部の有効数字６桁を有する加算所定値Ｄ１を求めることができる。この場合、一回の反復計算に３クロック数を必要とするので、除算計算の前後の処理を含めて計１４クロック数で上記除算が完了する。例えば、デジタル制御手段２１０が、１μｓ毎にクロック周波数情報Ｆｄを変更する場合、所定値算出回路は、可変クロック信号Ｓｃが５０ＭＨｚの時には、２０ｎｓ×１４クロック数、即ち２８０ｎｓの演算時間で上記除算を完了して新たな加算所定値Ｄ１を算出できる。この除算速度は、比較的高速でクロック周波数を変化させて周波数制御を行う場合にも十分に対応できる。

なお、高速な周波数制御が行われない場合には、所定値算出手段４１を、２のマイナスべき乗の減算を所定のビット数だけ反復して行う除算回路を用いて構成しても良い。また、所定の除算プログラムを実行するＣＰＵを用いて、所定値算出手段４１を構成しても良い。

次に、加算手段１０について以下に説明する。
加算手段１０は、図３に示すように、所定値加算手段１１と加算値レジスタ１２とで構成される。

所定値加算手段１１は、一方の入力部には、加算所定値レジスタ４２から読み出された加算所定値Ｄ１が入力され、他方の入力部には、加算値レジスタ１２が出力する加算値Ｄ２がフィードバックして入力される。そして、所定値加算手段１１は、入力した加算所定値Ｄ１とフィードバックして入力された加算値Ｄ２とを加算し、その加算した値を新たな加算値Ｄ２として加算値レジスタ１２に出力する。

加算値レジスタ１２は、所定値加算手段１１が出力する加算値Ｄ２を入力する。また、加算値レジスタ１２は、記憶している加算値Ｄ２を計測到達手段２０と、所定値加算手段１１の上記他方の入力部に出力する。また、加算値レジスタ１２は、クロック信号発生手段２００のコンパレータ２４０が出力する可変クロック信号Ｓｃを入力している。また、加算値レジスタ１２は、計測開始手段３０が出力する計測開始信号Ｓ３を入力する。

加算値レジスタ１２は、計測開始手段３０が出力する計測開始信号Ｓ３を入力するまでは、加算所定値Ｄ１で初期化され続ける。一方、加算値レジスタ１２は、計測開始信号Ｓ３を入力した後は、可変クロック信号Ｓｃに同期して、その記憶内容が所定値加算手段１１から入力する加算値Ｄ２により更新される。つまり、加算値レジスタ１２は、最初に加算所定値Ｄ１を入力して記憶した後、計測開始信号Ｓ３を入力するまでは、加算所定値Ｄ１の値を保持し続ける。即ち、加算手段１０は、計測開始手段３０が出力する計測開始信号Ｓ３を、加算値レジスタ１２が入力することにより加算を開始する。

本実施例では、加算値Ｄ２のデータ長は４７ビットであり、所定値加算手段１１と加算値レジスタ１２とを接続する信号線、及び、加算値レジスタ１２と所定値加算手段１１の上記他方の入力部とを接続する信号線、それぞれは、４７ビットのデータ長を有する。

この加算値Ｄ２のデータ長は以下のように定めることができる。設定値Ｄｓに対応した時間として、最大１秒間の同時導通保持時間値を計測する場合、可変クロック信号Ｓｃが５０ＭＨｚのクロック周波数を有する時には、整数部として２７ビットが必要となる。小数部としては、上述したように、２０ビットが必要である。従って、整数部と小数部とを併せて、加算値Ｄ２のデータ長は４７ビットとなる。

図４（ａ）に、加算値レジスタ１２が記憶する加算値Ｄ２の例を示す。図４（ａ）は、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚの場合を示しており、上述したように、加算所定値Ｄ１は１．０となる。加算値レジスタ１２は、計測開始信号Ｓ３を入力する前は、初期値として加算所定値Ｄ１を、即ち１．０を、保持している。加算値レジスタ１２は、計測開始信号Ｓ３を入力した後は、可変クロック信号Ｓｃのクロック周期ごとに、即ち２０ｎｓごとに、記憶内容を更新する。従って、所定値加算手段１０は、可変クロック信号Ｓｃのクロック周期ごとに、フィードバックされた加算値Ｄ２と加算所定値Ｄ１とを加算して加算値レジスタ１２に出力するので、加算値Ｄ２は、図４（ａ）に示すように、２０ｎｓごとに、加算所定値１の変化幅でステップ状に単調に増加する。

次に、計測開始手段３０について以下に説明する。
計測開始手段３０は、インバータ回路３００が出力した入力パルス信号Ｓ１を入力する。この入力パルス信号Ｓ１は、図２に示すように、インバータ回路のトランジスタを駆動するパルス信号の立ち上がり又は立下りを含んでいる。計測開始手段３０は、入力した入力パルス信号Ｓ１の立ち上がり又は立下りの時点を検出し、計測開始信号Ｓ３を発生して、加算値レジスタ１２に出力する。本実施例では、計測開始手段３０は、制御手段５０により制御されており、入力した入力パルス信号Ｓ１の立ち上がり又は立下りの時点のどちらを検出するのかは、制御手段５０により選択されるようになされている。

次に、計測到達手段２０について以下に説明する。
計測到達手段２０は、図３に示すように、比較手段２１と、設定値レジスタ２２と、検出手段２３とで構成される。

比較手段２１は、加算値レジスタ１２が出力した加算値Ｄ２のうち整数部の２７ビットを、一方の入力部に入力する。また、比較手段２１は、設定レジスタ２２が出力する設定値Ｄｓを、他方の入力部に入力する。そして、比較手段２１は、加算値Ｄ２と設定値Ｄｓとを比較し、加算値Ｄ２が設定値Ｄｓに達したか又は超えたとき、計測到達信号Ｓ２を、検出手段２３を介して出力する。比較手段２１は、例えばデジタルコンパレータを用いて構成することができる。

比較手段２１の出力信号は、ハイ状態と、ロー状態の２つの状態を有するが、ロー状態の信号値には振れが生じる場合があるので、本実施例では、上記信号値が所定の基準値以上の場合に計測到達信号Ｓ２を出力する検出手段２３を設けてある。この検出手段２３は、可変クロック信号Ｓｃを入力しており、信号値の検出は、この可変クロック信号Ｓｃのクロック周期と同期して行う。検出手段２３は、比較手段２１のハイ状態の出力信号値が所定の基準値に達すると、次入力の１クロックの間、計測到達信号Ｓ２をインバータ回路３００に出力する。

そして、入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間値（計測時間値）は、計測開始信号Ｓ３を入力した時点から、計測到達信号Ｓ２が出力されるまでの間として計測される。本実施例では、制御手段５０が、パルス信号時間計測装置１００の他の構成要素の処理を制御しており、上記計測時間値を計測する。

設定値レジスタ２２には、制御手段５０によって設定値Ｄｓが設定される。本実施例では、設定値Ｄｓがインバータ回路３００の同時導通防止時間値に対応する。制御手段５０は、同時導通防止時間値を上記特定クロック周波数のクロック周期で除算して設定値Ｄｓを求め、この設定値Ｄｓを設定値レジスタ２２に設定する。制御手段５０には、同時導通防止時間値が、例えば、インバータ回路３００から供給される。

例えば、同時導通防止時間値が１００ｎｓ（ナノ秒）である場合、上記特定クロック周波数（５０ＭＨｚ）のクロック周期は２０ｎｓとなり、設定値Ｄｓは５．０となる。

本実施例では、加算値Ｄ２の整数部のデータ長は２７ビットであり、比較手段２１で比較される設定値Ｄｓも整数であってデータ長は２７ビットである。加算値レジスタ１２から出力された加算値Ｄ２は、所定値加算手段１１へ分岐した後、整数部の２７ビット分だけが比較手段２１の一方の入力部へ入力している。また、設定値レジスタ２２と比較手段２１の他方の入力部とを接続する信号線は、２７ビットのデータ長を有する。

次に、比較手段２１の動作を、図４（ａ）の例を用いて、以下に説明する。図４（ａ）には、上述したように、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚであり、比較手段１２の設定値レジスタ２２には、設定値Ｄｓとして、１００ｎｓ（ナノ秒）の同時導通防止時間値に対応する５．０が設定されている。比較手段１２の一方の入力部には、加算値レジスタ１２から加算値Ｄ２の整数部が入力される。この加算値Ｄ２の整数部は、図４（ａ）に示すように、初期値の１．０から、可変クロック信号Ｓｃのクロック周期ごとに加算所定値Ｄ１の１．０ずつが加算されて、２．０、３．０、４．０、５．０と単調に増加する。そして、加算値Ｄ２の整数部が設定値Ｄｓである５．０に達した時、比較手段２１が検出手段２３を介して計測到達信号Ｓ２を発生する。

次に、可変クロック信号Ｓｃのクロック周期が１００ＭＨｚの場合の例を、図４（ｂ）に示す。この例では、可変クロック信号Ｓｃのクロック周期が１０ｎｓであり、加算所定値Ｄ１が０．５となる点を除いて、図４（ａ）の例と同様である。図４（ｂ）では、比較手段１２の一方の入力部に入力される加算値Ｄ２の整数部は、初期値の０．５から、可変クロック信号Ｓｃのクロック周期ごとに加算所定値Ｄ１の０．５ずつが加算されて、１．０、１．５、２．０、２．５、・・・５．０と単調に増加する。そして、加算値Ｄ２の整数部が設定値Ｄｓである５．０に達した時、比較手段２１が計測到達信号Ｓ２を発生する。

このように、本実施例の計測到達手段２０は、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚ〜１００ＭＨｚの範囲で変化しても、同様に、同じ設定値Ｄｓを計測することが可能である。

上述した本実施例のパルス信号時間計測装置１００の動作の一例を、図５に示すタイミング図を参照して、以下に説明する。図５は、図４（ａ）に示した場合のパルス信号時間計測装置１００の動作を示している。即ち、図５では、可変クロック信号Ｓｃのクロック周波数が５０ＭＨｚであり、同時導通防止時間値が１００ｎｓ、即ち設定値Ｄｓが５．０である。

図５において、（ａ）は、可変クロック信号Ｓｃを示し、（ｂ）は、計測開始信号Ｓ３を示し、（ｃ）は、加算値レジスタ１２が記憶する加算値Ｄ２を示し、（ｄ）は、比較手段２１の出力信号を示し、（ｅ）は、計測到達信号Ｓ２を示している。

（ｂ）の計測開始信号Ｓ３を入力する時間ｔ１よりも前の時点では、加算値レジスタ１２が記憶する加算値Ｄ２は、加算所定値Ｄ１であるａの値を保持している。ここでａは１．０である。加算値レジスタ１２は、（ｂ）に示すように、時間ｔ１において、計測開始信号Ｓ３を入力すると、可変クロック信号Ｓｃのクロック周期と同期して記憶する加算値Ｄ２の更新を開始する。（ｃ）の加算値Ｄ２は、可変クロック信号Ｓｃのクロック周期と同期して、ａ、２ａ、３ａ、４ａ、５ａと単調に増加する。時間ｔ２において、加算値Ｄ２が設定値の５．０に達すると、（ｄ）に示すように、比較手段２１が出力信号を出力する。そして、（ｅ）に示すように、時間ｔ３において、検出手段２３が計測到達信号Ｓ２を１クロックの間出力する。時間ｔ４において、制御手段５０は、計測開始手段３０の計測開始信号Ｓ３の出力を停止する。

本実施例では、上記計測時間値は、計測開始信号Ｓ３の立ち上がり時点の時間ｔ１から、計測到達信号Ｓ２の立ち上がり時点の時間ｔ３までの間である。この計測時間値は、制御手段５０により計測される。

なお、計測開始信号Ｓ３が発生するタイミングを、比較手段２１が出力信号を出力するタイミングと同じにする場合には、設定値Ｄ２から加算所定値Ｄ１を減じた値を、設定値レジスタ２２に設定にすれば良い。

上述した本実施例のパルス信号時間計測装置１００によれば、周波数が可変であるパルス信号発生装置から入力した入力パルス信号Ｓ１の変化点からの設定値Ｄｓに対応した時間（計測時間値）を計測できる。具体的には、可変クロック信号Ｓｃのクロック周波数が変化しても、一定の設定値Ｄｓに対応した上記計測時間値を計測することができる。

また、上記計測時間値の計測中に可変クロック信号Ｓｃのクロック周波数が変更された場合にも、加算所定値算出手段４０が、常に加算所定値Ｄ１を更新しているので、可変クロック信号Ｓｃのクロック周波数の変更と、加算所定値Ｄ１の更新を同時に行うため、一定の設定値Ｄｓの計測が常に可能である。従って、クロック信号発生装置２００の発生する可変クロック信号Ｓｃのクロック周波数の変更に対応して、シームレスに設定値Ｄｓとしての同時導通防止時間値の計測を行うことが可能となる。

本発明のパルス信号時間計測装置は、上述した実施形態又は実施例に制限されることなく、本発明の趣旨を逸脱しない限り適宜変更が可能である。

例えば、本発明のパルス信号時間計測装置は、入力パルス信号の変化点からの上記設定値に対応した時間を計測できる装置であり、この設定値は、上述した同時導通防止時間値に限られるものではない。

また、本発明のパルス信号時間計測装置は、入力パルス信号のクロック周波数が可変ではなく、固定されていても良い。

また、上述した図５のタイミング図において、計測開始信号Ｓ３の出力を、計測到達信号Ｓ２の立下りの時点で停止しているが、計測開始信号Ｓ３の出力は別のタイミングで停止しても良い。

また、本発明のパルス信号時間計測装置１００は、インバータ回路の方式やスイッチング素子の種類に制限されることなく、同時導通防止時間値の計測を行うことができる。例えば、インバータ回路３００は、トランジスタをスイッチング素子として用いていたが、スイッチング素子としては、ＭＯＳＦＥＴ、ＩＧＢＴ等の半導体素子、又は、ＳＩＣを用いた半導体素子を用いても良い。

本発明に係るパルス信号時間計測装置の一実施形態を示すブロック図である。 図１の入力パルス信号の変化点を説明する波形図である。 図１のパルス信号時間計測装置の一実施例を示すブロック図である。 （ａ）は、可変クロック信号のクロック周波数が５０ＭＨｚの場合の加算値の変化を示しており、（ｂ）は、可変クロック信号のクロック周波数が１００ＭＨｚの場合の加算値の変化を示す。 図３のパルス信号時間計測装置の動作を説明するタイミング図である。 従来の例のインバータ回路を説明する図である。 図６のインバータ回路の動作の一例を説明する図である。 図６のインバータ回路の動作の他の例を説明する図である。

符号の説明

１００ パルス信号時間計測装置
１０ 加算手段
１１ 所定値加算手段
１２ 加算値レジスタ
２０ 計測到達手段
２１ 比較手段
２２ 設定値レジスタ
２３ 検出手段
３０ 計測開始手段
４０ 加算所定値算出手段
４１ 所定値算出手段
４２ 加算所定値レジスタ
５０ 制御手段
２００ クロック信号発生手段
２１０ デジタル制御手段
２２０ ＤＤＳ発振手段
２３０ ローパスフィルタ
２４０ プログラマブルコンパレータ
３００ インバータ回路
Ｓ１ 入力パルス信号
Ｓ２ 測定到達信号
Ｓ３ 計測開始信号
Ｓｃ クロック信号
Ｄ１ 加算所定値
Ｄ２ 加算値
Ｄｓ 設定値
Ｆｄ クロック周波数情報

Claims (4)

1. 入力パルス信号の変化点から加算を開始し、クロック信号のクロック周期毎に加算所定値を加算した加算値を出力する加算手段と、
   前記加算値が設定値に達したとき、計測到達信号を出力する計測到達手段と、を備え、
   前記計測到達信号の出力により、前記入力パルス信号の変化点からの前記設定値に対応した時間を計測でき、
   前記クロック信号は、デジタル制御手段のクロック周波数情報に従ってクロック周波数が変更されるダイレクト・デジタル・シンセサイザーから供給され、
   前記クロック信号のクロック周波数は可変であり、該クロック周波数の変更に応じて、前記入力パルス信号の変化点が変更され、
   前記加算手段が加算する前記加算所定値は、前記クロック信号の特定クロック周波数を基準とした前記クロック信号のクロック周波数の比で加算所定値レジスタに設定され、
   前記加算所定値レジスタから読み出された前記加算所定値が、前記加算手段に出力されることを特徴とするパルス信号時間計測装置。
2. 前記加算所定値レジスタに設定される前記加算所定値は、前記デジタル制御手段から出力される前記クロック周波数情報と前記特定クロック周波数とに基づいて算出されることを特徴とする請求項１に記載のパルス信号時間計測装置。
3. 複数の前記入力パルス信号を有し、該入力パルス信号は、電力変換回路の直列接続された複数のスイッチング素子それぞれを駆動する信号であり、前記設定値は、前記複数のスイッチング素子それぞれの同時導通を防止する同時導通防止時間値に対応しており、
   前記設定値は、前記同時導通防止時間値が前記特定クロック周波数のクロック周期で除算され、設定値レジスタに設定されることを特徴とする請求項１又は２に記載のパルス信号時間計測装置。
4. 前記計測到達手段は、前記加算値と前記設定値とを比較する比較手段を有し、前記加算値が前記設定値に達したとき、該比較手段が前記計測到達信号を出力することを特徴とする請求項１から３の何れか一項に記載のパルス信号時間計測装置。

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