JP5025723B2 - 試験装置 - Google Patents
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Description
Claims (8)
- 被試験デバイスを試験する試験装置であって、
第1の試験周期に応じて第1の試験パターンに含まれる各パターンデータを順次伝播して、前記被試験デバイスに供給する第1のパイプラインと、
前記第1の試験周期とは異なる第2の試験周期に応じて、第2の試験パターンに含まれる各パターンデータを順次伝播して、前記被試験デバイスに供給する第2のパイプラインと、
前記第1のパイプラインにおいて、予め定められた第1の前記パターンデータの伝播を開始するタイミングと、前記第2のパイプラインにおいて、予め定められた第2の前記パターンデータの伝播を開始するタイミングとの少なくとも一方を、前記第1の試験周期及び前記第2の試験周期に基づいて制御し、第1の前記パターンデータ及び第2の前記パターンデータを、前記第1のパイプライン及び前記第2のパイプラインから前記被試験デバイスにそれぞれ同期させてそれぞれ出力させるタイミング制御部と、
前記被試験デバイスが出力する信号に基づいて、前記被試験デバイスの良否を判定する判定部と
を備える試験装置。 - 前記タイミング制御部は、前記第1のパイプライン及び前記第2のパイプラインのそれぞれの段数に更に基づいて、前記第1のパターンデータの伝播を開始するタイミングと、前記第2のパターンデータの伝播を開始するタイミングとの少なくとも一方を制御する
請求項1に記載の試験装置。 - 前記タイミング制御部は、前記第1の試験周期及び前記第1のパイプラインの段数の積と、前記第2の試験周期及び前記第2のパイプラインの段数の積との差分に基づいて、前記第1のパターンデータの伝播を開始するタイミングと、前記第2のパターンデータの伝播を開始するタイミングとの少なくとも一方を制御して、前記第1のパイプラインが前記第1のパターンデータを出力するタイミングと、前記第2のパイプラインが前記第2のパターンデータを出力するタイミングとを、略同一に制御する
請求項1に記載の試験装置。 - 前記第1のパターンデータ及び前記第2のパターンデータの伝播を開始する旨を示すコンティニュー信号を出力する統合制御部を更に備え、
前記タイミング制御部は、
設定される遅延量で前記コンティニュー信号を遅延させて、前記第1のパイプラインに供給する第1の個別制御部と、
設定される遅延量で前記コンティニュー信号を遅延させて、前記第2のパイプラインに供給する第2の個別制御部と、
前記第1の試験周期及び前記第1のパイプラインの段数の積と、前記第2の試験周期及び前記第2のパイプラインの段数の積との差分に基づいて、前記第1の個別制御部又は前記第2の個別制御部の少なくとも一方における遅延量を設定する遅延制御部と
を有する請求項3に記載の試験装置。 - 前記第1のパイプラインは、予め定められる一つ又は複数のループ用パターンデータを繰り返して生成して順次伝播し、前記コンティニュー信号に応じてループ用パターンデータの生成を停止して前記第1のパターンデータの伝播を開始し、
前記第2のパイプラインは、予め定められる一つ又は複数のループ用パターンデータを繰り返して生成して順次伝播し、前記コンティニュー信号に応じてループ用パターンデータの生成を停止して前記第2のパターンデータの伝播を開始する
請求項4に記載の試験装置。 - 前記第1のパイプラインは、前記ループ用パターンデータを繰り返して生成する繰り返し命令、及び前記コンティニュー信号に応じて前記繰り返し命令の実行を停止して前記第1のパターンデータを生成する命令を含む第1の試験シーケンスを実行する第1のパターン発生部を有し、
前記第2のパイプラインは、前記ループ用パターンデータを繰り返して生成する繰り返し命令、及び前記コンティニュー信号に応じて前記繰り返し命令の実行を停止して前記第2のパターンデータを生成する命令を含む第2の試験シーケンスを実行する第2のパターン発生部を有し、
前記統合制御部は、前記第1のパターン発生部及び前記第2のパターン発生部の双方が、前記繰り返し命令を実行している間に、前記コンティニュー信号を出力し、
前記第1の個別制御部は、遅延させた前記コンティニュー信号を前記第1のパターン発生部に供給し、
前記第2の個別制御部は、遅延させた前記コンティニュー信号を前記第2のパターン発生部に供給する
請求項5に記載の試験装置。 - 前記統合制御部は、前記第1のパターン発生部及び前記第2のパターン発生部の双方が、前記繰り返し命令の実行を開始してから、予め定められた待ち時間が経過した後に、前記コンティニュー信号を出力する
請求項6に記載の試験装置。 - 前記統合制御部は、前記第1のパターン発生部及び前記第2のパターン発生部の双方が、前記繰り返し命令を実行している間に、前記被試験デバイスが所定の状態となったことを条件として前記コンティニュー信号を出力する
請求項6または7に記載の試験装置。
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10227843A (ja) * | 1997-02-14 | 1998-08-25 | Advantest Corp | 試験パターン発生器 |
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---|---|---|---|---|
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JPH1010179A (ja) * | 1996-06-27 | 1998-01-16 | Toshiba Corp | 遅延素子試験装置および試験機能を有する集積回路 |
US5807763A (en) * | 1997-05-05 | 1998-09-15 | International Business Machines Corporation | Electric field test of integrated circuit component |
JPH1114714A (ja) | 1997-06-24 | 1999-01-22 | Advantest Corp | 半導体試験装置 |
US6028439A (en) * | 1997-10-31 | 2000-02-22 | Credence Systems Corporation | Modular integrated circuit tester with distributed synchronization and control |
JP3392029B2 (ja) * | 1997-12-12 | 2003-03-31 | 株式会社アドバンテスト | Icテスタの電圧印加電流測定回路 |
JP3453133B2 (ja) * | 1999-08-16 | 2003-10-06 | 株式会社アドバンテスト | Ic試験装置のタイミング校正方法及びその校正方法を用いた校正機能を有するic試験装置 |
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US6779140B2 (en) * | 2001-06-29 | 2004-08-17 | Agilent Technologies, Inc. | Algorithmically programmable memory tester with test sites operating in a slave mode |
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DE10392225T5 (de) * | 2002-01-18 | 2005-01-27 | Advantest Corp. | Prüfvorrichtung |
TWI284743B (en) * | 2002-07-13 | 2007-08-01 | Advantest Corp | Event pipeline and summing method and apparatus for event based test system |
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Patent Citations (1)
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