JP2009049681A - スキュー調整回路 - Google Patents

Abstract

【課題】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現すること。
【解決手段】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、全ての可変遅延回路の遅延発生動作が終了してから全ての可変遅延回路のリセット動作を行うことを特徴とするもの。
【選択図】 図１

Description

本発明は、スキュー調整回路に関し、詳しくは、ＬＳＩテストシステムなどで分配伝送される複数系統の信号間におけるタイミング調整に関するものである。

半導体デバイスを被検査デバイス（以下ＤＵＴという）として所定の検査信号を与えて検査を行うＬＳＩテストシステムでは、図６に示すように、１つの信号発生器ＳＧから複数のＤＵＴに向けて信号を分配するシェアード構成をとることがある。

このようなＬＳＩテストシステムにおいて、分配信号の最終出力端である各ＤＵＴへの分配信号の伝送に注目すると、伝送路ＴＬの物理的な長さの違いなどによる伝送遅延時間の相違が発生して、スキュー（各分配信号間のタイミング差）が生じることがある。このスキューは検査で行う各種処理のタイミング誤差の原因となり正確な検査の妨げとなるため、最終出力端のＤＵＴにおける各分配信号間のタイミングを揃えることが望ましい。そこで、分配信号系統毎に可変遅延回路ＤＬを挿入し、スキューの調整を行っている。

図７は、図６の各部におけるタイミングチャートである。（Ａ）に示す信号発生器ＳＧの出力信号ａは、分配信号系統毎に設けられた可変遅延回路ＤＬに分岐入力される。各可変遅延回路ＤＬは、スキューを補正するために分配系毎に設定された所定の遅延時間経過後に、（ｂ）〜（ｅ）に示すようなタイミング関係にある信号ｂ１〜ｂｎを出力する。これにより、最終出力端のＤＵＴには、（ｆ）〜（ｈ）に示すようにタイミングが揃った信号ｃ１〜ｃｎが与えられることになる。

ところで、代表的な可変遅延回路ＤＬとしては、ゲート（バッファ）の遅延時間を利用するものと、ランプ波形を発生してアナログ的に遅延を発生するものとがある。ランプ波形発生方式はゲート遅延方式と比較すると、回路規模が小さく高集積化が可能、遅延発生時に動作する部分が少ないため低消費電力化が可能、遅延設定分解能を微小にでき高分解能化が可能、リニアリティ精度が良いなどの特長がある一方で、ランプ波形への雑音干渉に弱いという弱点もある。

図８はランプ波形発生方式の可変遅延回路ＤＬの一例を示す回路図である。演算増幅器ＯＰはコンパレータとして動作するものであり、反転入力端子には切換スイッチＳＷを介して初期電圧源Ｅｓとディスチャージ電流源Ｉｄが接続されるとともに、遅延発生容量Ｃを介して共通電位点に接続されている。非反転入力端子にはスレッショルド電圧源Ｅｔｈが接続され、出力端子はフリップフロップＦＦのリセット端子Ｒに接続されている。フリップフロップＦＦのセット端子Ｓには伝送信号が入力され、フリップフロップＦＦの出力信号は切換スイッチＳＷに制御信号として入力されている。伝送信号は、演算増幅器ＯＰの出力端子から出力される。なお、以下の説明では、演算増幅器ＯＰの反転入力端子と遅延発生容量Ｃと切換スイッチＳＷの可動接点ａとの接続点を「遅延ノード」という。

図９は図８の動作説明図である。切換スイッチＳＷの可動接点ａは、フリップフロップＦＦのセット端子Ｓに伝送信号が入力されていない状態では固定接点ｂに接続され、遅延ノードには初期電圧源Ｅｓの出力電圧（初期電圧）が与えられている。

この状態でフリップフロップＦＦのセット端子Ｓに伝送信号が入力されると、切換スイッチＳＷの可動接点ａはフリップフロップＦＦの出力信号に基づいて固定接点ｃに切り換え接続される。これにより、遅延ノードにディスチャージ電流源Ｉｄが接続されて、ランプ波形が発生する。

遅延ノードの電圧がランプ波形にしたがって低下しスレッショルド電圧Ｅｔｈに到達すると、演算増幅器ＯＰの出力端子には入力信号に対して設定された遅延時間経過後に出力信号が発生する。この出力信号はフリップフロップＦＦのリセット端子Ｒに入力される。これにより、切換スイッチＳＷの可動接点ａは再び固定接点ｂに切り換え接続されて、次の信号入力・遅延発生に備えるため、遅延ノードの電圧を初期電圧に戻すリセット動作を行う。なお、遅延時間の調整には、スレッショルド電圧を調整するものの他、ランプ波形の傾きを調整するものやランプ波形の初期電圧を変更するものなどがある。

たとえば特許文献１に記載された半導体試験装置では、微調整用のデスキュー回路と直列に粗調整用の遅延時間調整回路を挿入し、微調整用のデスキュー回路では調整できない粗レベルの伝播遅延時間を調整するために、粗調整用の遅延時間調整回路の可変遅延量の単位時間を大きく設定している。

特許文献１の半導体試験装置では、デスキューに先立って時間測定器で伝播遅延時間が最も遅いピンを探し、その遅延時間と他のピンの遅延時間とを比較して、他のピンの遅延時間を最も遅いピンの遅延時間に合わせ込む粗調整を行っている。そして、その後デスキューによる微調整を行っている。
特開２０００−２０６２１２号公報（図１）

図１０は、図８の可変遅延回路ＤＬを図６の各可変遅延回路として用いる場合の簡略回路図であり、可変遅延回路Ａ，Ｂを例示している。これら可変遅延回路Ａ，Ｂのリセット動作は、次の信号入力時までに遅延ノードを初期電圧値に戻しておく必要があるため、高速に行われる。

前述のように遅延ノードにはランプ波形を発生させるために比較的大きな遅延発生容量Ｃが接続されているので、リセット動作はこの遅延発生容量Ｃの端子電圧を瞬時に変化させて大きな微分電流を発生させ、電源やグランド配線などに大きな雑音を発生させることになる。

しかし、図１０における各可変遅延回路Ａ，Ｂの遅延時間の設定は異なるため、遅延ノードのリセット動作は必ずしも同時には起こらない。この結果、たとえば図１１のタイミングチャートに示すように、遅延設定が小さい可変遅延回路Ａのリセット動作は、遅延設定が大きい可変遅延回路Ｂが遅延ノードでランプ波形Ｂを発生している最中、すなわち遅延時間発生中に起こることになる。

ランプ波形は遅延発生容量Ｃのチャージあるいはディスチャージにより発生するため、遅延発生容量Ｃに雑音電荷が印加されたり、チャージあるいはディスチャージ用の電流源Ｉｄに雑音が印加されると、ランプ波形が変化して遅延時間が変動してしまう。前述したように可変遅延回路のリセット動作は大きな雑音を発生するため、図１１に示すように可変遅延回路Ｂのランプ波形Ｂ発生中に可変遅延回路Ａがリセット動作を起こすと、その雑音により可変遅延回路Ｂのランプ波形Ｂが変化し、可変遅延回路Ｂの遅延時間が変動してしまうことになる。

本発明は、このような従来の問題点に着目したものであって、その目的は、ランプ波形発生方式のようなリセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現することにある。

このような課題を達成する請求項１の発明は、リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、全ての可変遅延回路の遅延発生動作が終了してから全ての可変遅延回路のリセット動作を行うことを特徴とする。

請求項２の発明は、請求項１記載のスキュー調整回路において、前記全ての可変遅延回路出力の論理積を前記リセット動作のリセット信号とすることを特徴とする。

請求項３の発明は、請求項１記載のスキュー調整回路において、遅延設定の最も大きい可変遅延回路の出力を前記リセット動作のリセット信号とすることを特徴とする。

請求項４の発明は、請求項１から請求項３のいずれかに記載のスキュー調整回路において、前記可変遅延回路は、ランプ波形電圧が所定のスレッショルド電圧に到達することにより遅延信号を出力するランプ波形発生方式で構成されていることを特徴とする。

請求項５の発明は、請求項４記載のスキュー調整回路において、前記スレッショルド電圧を変化させて遅延時間を変化させることを特徴とする。

請求項６の発明は、請求項５記載のスキュー調整回路において、遅延発生用コンパレータとリセット用コンパレータを設け、リセット用コンパレータのスレッショルド電圧を全ての可変遅延回路の遅延設定最大値以上の遅延時間となるように設定することを特徴とする。

これらにより、リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現できる。

以下、本発明について、図面を用いて説明する。図１は本発明に基づくスキュー調整回路の具体例を示す回路図であり、図１０と共通する部分には同一の符号を付けている。図１と図１０の相違点は、各可変遅延回路Ａ，Ｂをリセット動作させるためのリセット信号系統にある。すなわち、図１０では各可変遅延回路Ａ，Ｂをリセット動作させるためのリセット信号として、それぞれの遅延信号出力をそれぞれのフリップフロップのリセット端子Ｒに帰還入力している。これに対し、図１では、各可変遅延回路Ａ，Ｂを含む全ての可変遅延回路の遅延信号出力が入力されているアンドゲートＡＮＤの論理積出力を前記リセット動作のリセット信号として、それぞれのフリップフロップのリセット端子Ｒに共通に帰還入力している。

図２は図１の動作説明図である。各可変遅延回路Ａ，Ｂのフリップフロップのセット端子Ｓに伝送信号が入力されることにより、各可変遅延回路Ａ，Ｂのランプ波形発生器はそれぞれランプ波形Ａ，Ｂを発生する。これらランプ波形Ａ，Ｂの電圧が各可変遅延回路Ａ，Ｂに設定されているスレッショルド電圧ＥｔｈＡ，ＥｔｈＢに到達することにより、各可変遅延回路Ａ，Ｂのコンパレータから出力信号が出力される。

すなわち、可変遅延回路Ａの出力信号は可変遅延回路Ａのランプ波形Ａが可変遅延回路Ａのスレッショルド電圧ＥｔｈＡに到達することにより出力され、可変遅延回路Ｂの出力信号は可変遅延回路Ｂのランプ波形Ｂが可変遅延回路Ｂのスレッショルド電圧ＥｔｈＢに到達することにより出力される。これにより、可変遅延回路Ａの出力信号はスレッショルド電圧ＥｔｈＡに対応した遅延時間経過後に出力され、可変遅延回路Ｂの出力信号はスレッショルド電圧ＥｔｈＢに対応した遅延時間経過後に出力されることになる。図２の例では、可変遅延回路Ａの遅延時間は可変遅延回路Ｂの遅延時間よりも短く設定されている。

これら可変遅延回路Ａ，Ｂの出力信号は、それぞれのフリップフロップのリセット端子Ｒにリセット信号が入力されるまで保持される。図１の構成では、リセット信号として、各可変遅延回路Ａ，Ｂを含む全ての可変遅延回路の遅延信号出力が入力されるアンドゲートＡＮＤの論理積出力を用いている。すなわち、全ての可変遅延回路の出力信号が出揃ってから、全ての可変遅延回路に対して同時にリセット動作が行われることになる。

したがって、リセット動作の雑音は設定されている遅延時間の経過後に発生することになり、他の可変遅延回路のリセット動作時の雑音干渉によって遅延時間が変動することはなく、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現できる。

図３は本発明の他の実施例を示す回路図であり、図１のアンドゲートＡＮＤの代わりにマルチプレクサＭＵＸを使用している。マルチプレクサＭＵＸは、全可変遅延回路の中から設定遅延時間の最も大きい可変遅延回路の出力を選択し、全可変遅延回路のリセット信号としてそれぞれのフリップフロップのリセット端子Ｒに共通に帰還入力している。これにより、図１の構成と同様の効果を得ることができる

図４も本発明の他の実施例を示す回路図であり、各可変遅延回路Ａ，Ｂを含む全ての可変遅延回路に、遅延発生用コンパレータとリセット用コンパレータを設けたものである。

図５は図４の動作説明図である。各可変遅延回路Ａ，Ｂの遅延時間の設定にあたり、所望の遅延時間になるようにそれぞれの遅延発生用コンパレータのスレッショルド電圧を調整する。リセット信号の設定にあたっては、各可変遅延回路Ａ，Ｂのリセット用コンパレータのスレッショルド電圧を、全可変遅延回路の遅延設定最大値以上の遅延時間となるように設定する。これにより、図１や図３と同様の効果を得ることができる

なお、上記実施例では、可変遅延回路がランプ波形発生方式で構成されている例について説明したが、本発明はリセット動作時に大きな雑音を発生する他の方式を用いた可変遅延回路にも適用することにより、リセット動作時の雑音干渉を防止できる。

以上説明したように、本発明によれば、リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現でき、ＬＳＩテストシステムなどで分配伝送される複数系統の信号間におけるタイミング調整に好適である。

本発明に基づくスキュー調整回路の具体例を示す回路図である。 図１の動作説明図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 図４の動作説明図である。 従来のＬＳＩテストシステムにおける複数のＤＵＴへの信号分配例を示すブロック図である。 図６の各部におけるタイミングチャートである。 ランプ波形発生方式の可変遅延回路ＤＬの一例を示す回路図である。 図８の動作説明図である。 図８の可変遅延回路ＤＬを図６の各可変遅延回路として用いる場合の簡略回路図である。 図１０の動作説明図である。

符号の説明

ＤＬ 可変遅延回路
ＯＰ 演算増幅器
ＳＷ 切換スイッチ
Ｃ 遅延発生容量
Ｉｄ ディスチャージ電流源
ＦＦ フリップフロップ
Ｅｓ 初期電圧源
Ｅｔｈ スレッショルド電圧源

Claims (6)

1. リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、
   全ての可変遅延回路の遅延発生動作が終了してから全ての可変遅延回路のリセット動作を行うことを特徴とするスキュー調整回路。
2. 前記全ての可変遅延回路出力の論理積を前記リセット動作のリセット信号とすることを特徴とする請求項１記載のスキュー調整回路。
3. 遅延設定の最も大きい可変遅延回路の出力を前記リセット動作のリセット信号とすることを特徴とする請求項１記載のスキュー調整回路。
4. 前記可変遅延回路は、ランプ波形電圧が所定のスレッショルド電圧に到達することにより遅延信号を出力するランプ波形発生方式で構成されていることを特徴とする請求項１から請求項３のいずれかに記載のスキュー調整回路。
5. 前記スレッショルド電圧を変化させて遅延時間を変化させることを特徴とする請求項４記載のスキュー調整回路。
6. 遅延発生用コンパレータとリセット用コンパレータを設け、リセット用コンパレータのスレッショルド電圧を全ての可変遅延回路の遅延設定最大値以上の遅延時間となるように設定することを特徴とする請求項５記載のスキュー調整回路。

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